JPH0222693A - ダイナミックフィードバックスクランブル技術キーストリーム発生装置 - Google Patents

ダイナミックフィードバックスクランブル技術キーストリーム発生装置

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JPH0222693A
JPH0222693A JP1120634A JP12063489A JPH0222693A JP H0222693 A JPH0222693 A JP H0222693A JP 1120634 A JP1120634 A JP 1120634A JP 12063489 A JP12063489 A JP 12063489A JP H0222693 A JPH0222693 A JP H0222693A
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デイビッド・エス・ブラウン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、２進データのスクランブルに関するもので
あり、特に１以上のフィードバックシフトレジスタ構造
を使用するキーストリーム発生装置に関するものである
。
［従来の技術］ ２進データはキーストリームによって２進データを処理
することによってスクランブル（暗号化）されることか
できる。典型的には２進データおよびキーストリームは
スクランブルされた２進デ一タ信号を生成するために排
他的オア（以下ＸＯＲという）ゲート論理素子によって
１ビットづつモジュロ２加算される。キーストリーム発
生装置は典型的には複数のキーデータビットを含む初期
化２進暗号キーを処理することによってキーストリムを
生成する。スクランブルされた２進デ一タ信号は、同じ
２進暗号キーにより初期化される同一のキーストリーム
発生装置により同期的に発生される同一のキーストリー
ムをスクランブルされた信号にモジュロ２加算すること
によってスクランブルからもとへ戻される。
フィードバックシフトレジスタ構・造を使用する従来の
キーストリーム発生装置は、入力と、クロック信号に応
じて直列にデータビットがシフトされる中間レジスタ段
および出力レジスタ段と、レジスタ段の予め定められた
対間にそれぞれ位置された複数の論理素子と、多項式コ
ードにしたがって出力段から入力段へおよび論理素子の
予め定められたものへシフトされたデータビットを供給
する手段と、Ｐめ定められた段からシフトされたデータ
ビットを処理してキーストリームを出力する手段とを具
備しているフィードバックシフトレジスタを具備し、そ
れにおいて論理素子は入力に対する多項式コードにした
がって出力段から後続するレジスタ段にフィードバック
されたデータビットにより先行する段からシフトされた
データビットを処理している。暗号キーのキーデータビ
ットは、キーストリーム発生装置の動作を初期化するた
めにシフトレジスタ構造中に並列に負荷される。
処理手段は読取り専用メモリ（ＲＯＭ）のようなメモリ
を備え、それはシフトレジスタの複数の段からシフトさ
れたデータビットで構成されたメモリアドレスにしたが
って個々のキーストリームビットを与える。そのような
従来技術にょるキーストリーム発生装置の一例では２個
の別々のフィードバックシフトレジスタからシフトされ
たデータビットが結合されてメモリアドレスを構成して
いる。
［発明の解決すべき課題］ この発明は、正当でない人により複製されることが従来
のものよりも困難な、ダイナミックフィードバックスク
ランブル技術（ＤＦＡＳＴ）キーストリーム発生装置を
提供することを目的とするものである。
［課題解決のための手段および作用］ この発明のキーストリーム発生装置は、入力と、クロッ
ク信号に応じて直列にデータビットがシフトされる中間
レジスタ段および出力レジスタ段と、レジスタ段の予め
定められた対間にそれぞれ位置された段数の論理素子と
、多項式コードにしたがって出力段から入力段へおよび
論理素子の予め定められたものへシフトされたデータビ
ットを供給する手段とを具備し、論理素子は入力に対す
る多項式コードにしたがって出力段から後続する゛レジ
スタ段にフィードバックされたデータビットにより先行
する段からシフトされたデータビットを処理し、さらに
キーストリームを与えるために予め定められた段からシ
フトされたデータビットを処理する手段と、予め定めら
れたレジスタ段がらシフトされたデータビットの内容に
したがって変化する多項式コード信号を論理素子に供給
することによって多項式コードを変化させる手段とを具
備しているフィードバックシフトレジスタを備えている
。したがって多項式コードが変化しない場合よりも正当
でない者がキーストリームを複製することがさらに困難
になる。
この発明のキーストリーム発生装置は正当でない者がキ
ーストリームを複製することの困難性をさらに高めるた
めに以下のような付加的な特徴をさらに備えていてもよ
い。
ａ、多項式コード信号を変化させるビットがキーストリ
ーム中に含まれない。
ｂ、キーストリーム発生装置はさらにプレキーストリー
ムを与えるために予め定められたレジスタ段からシフト
されたデータビットを処理する手段を具備し、それにお
いてプレキーストリームからの交互のビットが多項式コ
ード信号を変化させるように処理され、キーストリーム
を与えるためにプレキーストリームの残りのビットの少
なくともいくつかのものが処理される。
Ｃ，キーストリーム発生装置はさらにプレキーストリー
ムを与えるために複数の予め定められたレジスタ段から
シフトされたデータビットを処理する手段を具備し、そ
れにおいて多項式コード信号を変化させる手段がプレキ
ーストリームの交互のビットの内容にしたがって動作し
、キーストリームを与える手段がプレキーストリームの
残りのビットの少なくともいくつかのものを処理するこ
とによってそのような動作を行う。
ｄ、プレキーストリームを与える手段は、多ビットアド
レス信号の内容にしたがって個々のプレキーストリーム
ビットを与える第１のメモリ手段と、前記予め定められ
たレジスタ段のいくつかからのシフトされたデータビッ
トの内容にしたがつてアドレス信号のビットのい（つか
を与える第２のメモリ手段とを具備し、それにおいては
前記多ビットアドレス信号のビットの一つが前記予め定
められたレジスタ段の１つから直接与えられる。
ｅ、キーストリーム発生装置はさらに、第２のメモリ手
段をアドレスするためのアドレスビットを与えるために
前記予め定められたレジスタ段の別々のものからシフト
されたデータビットの間から選択する多重化手段を具備
している。
ｆ、Ｐめ定められたレジスタ段の別々のものからシフト
されたデータビット間の多重化手段による選択は異なる
予め定められたレジスタ段からシフトされたデータビッ
トに応じて制御される。
ｇ、キーストリーム発生装置はさらに、多ビットアドレ
ス信号の内容にしたがって個々のコードストリームビッ
トを与える第３のメモリ手段と、入力に対するコードス
トリーム中のビットにより出力レジスタ段から入力段お
よび多項式コード信号によってエネーブルにされたシフ
トレジスタ構造の論理素子の予め定められたものへシフ
トされた各データビットを処理する論理手段とを具備し
ていてる。
好ましい実施例においては、キーストリーム発生装置は
、２個のフィードバックシフトレジスタ構造を具備し、
２個のシフトレジスタ構造の一つだけの多項式コードが
多項式コード信号によって変化される。各シフトレジス
タ構造の複数の予め定められた段からシフトされたデー
タビットは結合され、処理されてプレキーストリームを
与え、一つのシフトレジスタ構造の異なる予め定められ
た段からシフトされたデータビット間の多重化手段によ
る選択は、他のシフトレジスタ構造の予め定められた段
からシフトされたデータビットに応じて制御される。別
の態様では２シフトレジスタ構造の実施例は１シフトレ
ジスタ構造の実施例に関して上述した特徴を利用するこ
とができる。
［実施例］ 第１ａ図および第１ｂ図を参照すると、この発明の１実
施例のキーストリーム発生装置は、ダイナミックフィー
ドバックシフトレジスタ構造１０、スタチックフィード
バンクシフトレジスタ構造１２、大力バッファ１４、複
数のＲＯＭＩＧ、　１７．１８．１９゜２０、複数のマ
ルチプレクサ（ＭＵＸ）　２１．２２．２３゜２４、２
５．２Ｇ、　２７．２ｇ、プレキーストリームレジスタ
２９、キーストリームバッファ３０、選択チエインバッ
ファ３１、デコード論理装置３２、コードストリームレ
ジスタ３３、およびＸＯＲゲート３４を備えている。
入力データキー３５は入力バッファ１４によってバッフ
ァされる。入力データキー３５のビットの半分は入カバ
ンファ１４からダイナミックフィードバックシフトレジ
スタ構造ｌＯへ並列に負荷され、入力データキー３５の
ビットの残りの半分は入力バッファ１４からスタチック
フィードバックシフトレジスタ構造１２へ並列に負荷さ
れる。
第２図を参照すると、ダイナミックフィードバックシフ
トレジスタ構造１０はｎ個の段を具備し、段ｎは入力段
であり、段１は出力段であり、段２乃至ｎ−１は中間段
である。ダイナミックフィードバックシフトレジスタ構
造１０中では、ＣＬＫ＠子に供給されるクロック信号に
応じてデータビットは各段から直列にシフトされる。レ
ジスタ段からシフトされたデータビットはそれぞれ出力
端子ＲＧＩ乃至ＲＧｎで出力される。複数のＸＯＲゲー
ト３Ｂがそれぞれレジスタ段の予め定められた対の間に
位置している。各ＸＯＲゲート３Ｂの１入力は先行する
レジスタ段から与えられ、各ＸＯＲゲート３６の他方の
入力はアンドゲート３８を介して出力段１の出力端子Ｒ
ＧＩからフィードバックされる。デコード論理装置３２
から出力される多項式コード信号はオアゲート３９のい
くつかのものを通ってアンドゲート３８の各ＳＥＬ端子
へ供給され、図に示されるような多項式コード信号が供
給されるアンドゲート３８だけが出力レジスタ段１の出
力端子からフィードバックされたデータビットＲＧＩが
それに接続されているＸＯＲゲート３６へ通過すること
を許容する。どのアンドゲートがエネーブルされるかを
示すオアゲート３９を通る多項式コド信号の供給はデコ
ード論理装置３２による多項式コード信号の生成に関す
る以下の説明において論じられる。
先行するレジスタ段からシフトされたデータビットは各
アンドゲート３８により通過されたフィードバックデー
タビットにより各ＸＯＲゲート３Ｂにより処理され、Ｘ
ＯＲゲート３６からの出力ビットは後続するレジスタ段
にクロックされる。ＸＯＲゲート３６とアンドゲート３
８との組合わせはレジスタ段の６対の間に配置されても
よく、或いはレジスタ段のある予め定められた対の間だ
けに配置されてもよい。
第３図を参照すると、スタチックフィードバックシフト
レジスタ構造１２はｎ個の段を具備し、段ｎは入力段で
あり、段１は出力段であり、段２乃至ｎ−１は中間段で
ある。スタチックフィードバックシフトレジスタ構造１
２中では、ＣＬ　Ｋ端子に供給されるクロック信号に応
じてデータビットは各段から直列にシフトされる。レジ
スタ段からシフトされたデータビットはそれぞれ出力端
子ＲＧＩ乃至ＲＧｎで出力される。複数のＸＯＲゲート
４０がそれぞれレジスタ段の予め定められた対の間に位
置している。各ＸＯＲゲート４０の１入力は先行するレ
ジスタ段から与えられ、各ＸＯＲゲート４０の他方の入
力は出力段１の出力端子ＲＧ■からフィードバックされ
る。ＸＯＲゲート４０はレジスタ段の６対の間に位置・
せずに多項式コード信号にしたがってレジスタ段の予め
定められた対の間にのみ配置されている。先行するレジ
スタ段からシフトされたデータビットはレジスタ出力段
出力端子ＲＧＩからのフィードバックデータビットとＸ
ＯＲゲート４０によって処理され、ＸＯＲゲート４０か
らの出力ビットは後続する段ヘクロツクされる。
再び第１ａ図および第１ｂ図を参照すると、ＲＯＭＩＧ
は入力端子Ａｎ乃至Ａ５に与えられるアドレス信号の内
容にしたがって出力端子Ｙからライン４２上に個々のプ
レキーストリームビットを出力する。ＲＯＭ　１Ｂは２
×６４ビットのＲＯＭであり、６４の異なった共通アド
レスに応じて各出力端子ＹおよびＹＯに異なった組合わ
せ出力を与える。本質的にＲＯＭ１［ｉは共通アドレス
に対して別々に応答する２重ＲＯＭである。
ＲＯＭ　ｌ１ｌｉに供給されるアドレス信号中の４ビッ
トはそれぞれ４個のＲＯＭ１７．１８．１９．２０の出
力から供給され、ＲＯＭ１Ｂに供給されるアドレス信号
の他の２ビットは２個のレジスタ構造ｌＯおよび１２の
各出力端子から直接供給される。これらの２つのビット
は各シフトレジスタ構造１０および１２の中間段からの
シフトされたデータビットのようにメモリ手段によって
中間的に処理されないと言う意味で直接与えられる。
各ＲＯＭ１７．１８．　１９．２０は各シフトレジスタ
構造ｌＯおよび１２の異なる予め定められた段からのシ
フトされたデータビットによって与えられるアドレス信
号にしたがってＲＯＭ１Ｂに供給されるアドレス信号の
個々のビットを与える。第１図における“ＲにＡ”はビ
ットがＡシフトレジスタ構造ＩＯのある段からシフトさ
れることを示し、“ＲＧＢ”はビットがＢシフトレジス
タ構造１２のある段からシフトされることを示す。ＲＯ
Ｍ１７．１８．１９．２０のそれぞれに対するアドレス
において、アドレスビットの２つはＡシフトレジスタ構
造１０の別々の段から直接シフトされ、アドレスビット
の２つはＢシフトレジスタ構造１２の別々の段から直接
シフトされ、アドレスビットの１つはＢシフトレジスタ
構造１２の１つの段からシフトされたデータビットに応
答してＡシフトレジスタ構造１０の別々の段からシフト
された２つのビットの間でマルチプレクサ２１．２３．
２５．２７によって選択され、アドレスビットの１つは
Ａシフトレジスタ構造ＩＯの１つの段からシフトされた
データビットに応答してＢシフトレジスタ構造１２の別
々の段からシフトされた２つのビットの間でマルチプレ
クサ２２．２４．２８゜２８によって選択される。ＲＯ
Ｍ１Ｂ、　１７．１ｇ、　１９゜２０へ与えられたアド
レスビットの全てはシフトレジスタ構造１０．１２の別
々の段からシフトされる。
ライン４２上のプレキーストリームはシステムクロック
速度でプレキーストリームレジスタ２９中へクロックさ
れる。プレキーストリームの交互のビットはシステムク
ロック速度の半分の速度で反転された１／２クロック信
号により選択チエインバッファ３１中ヘクロツクされ、
プレキーストリームの残りのビットはシステムクロック
速度の半分の速度で１／２クロック信号によりキースト
リームバッファ３０中ヘクロツクされる。キーストリー
ムバッファ３０中のビットの全てまたはサブセットはラ
イン４４上のキーストリーム出力信号として要求される
ように出力される。これはライン４２上のプレキースト
リームの隣接ビットをライン４４上のキーストリーム中
に与えることを避ける。これはまたキーストリームビッ
トが多項式コード信号の選択を制御するための信号とし
て使用されないことを確実にする。
選択チエインバッファ３１およびデコード論理装置３２
の組合わせは第４図に詳細に示されている。
選択チエインバッファ３１は段１乃至ｍのｍ個の段を有
する直列シフトレジスタであり、それを通ってプレキー
ストリームレジスタ２９からの交互の（１つおきの）ビ
ットはＣＬＫ端子に供給される反転１／２クロック信号
によりシステムクロック速度の半分でクロックされる。
チエインビット、すなわちチエイン１．チエイン２．・
・・チエインｍは選択チエインバッファ３１の各段から
クロックされてデコード論理装置３２に供給される。１
実施例では、デコード論理装置３２はＲＯＭであり、そ
れはｍのチエインビットによって与えられた２ｍの異な
るＲＯＭアドレスに応答して２ｍの異なる多項式コード
信号、多項式ｌ、多項式２．多項式３゜・・・多項式２
ｍまで与えることができる。デコード論理装置３２は特
定の多項式をデコードするために選択チエインバッファ
３１によって蓄積されたビットを使用し、特定の多項式
の“真”に対応する単一信号を設定し、−万全ての他の
多項式信号の“偽“を維持する。
選択チエインバッフ７ビットを適当な多項式コード信号
を選択する信号にデコードするために任意の規則が使用
されることができ、固定された１：１または２：１マツ
ピングが行われる。選択チエインバッファ３１中に存在
する毎信号パターンに対して、ただ１つの“真”の多項
式コード信号がａ在することかできる。しかしながら、
特定の多項式コード信号は選択チエインバッファ３１中
の２個の異なるビットパターンによって選択されること
ができる。この後者の場合は使用された多項式の数が２
の偶数乗でない時に生じる。
選択チエインバッファ３１は所望数の多項式コード信号
間の選択に必要な数の連続する交互のビットをプレキー
ストリームレジスタ２９から蓄積する。
チエインの大きさは、２ｍ−１が多項式コード信号の数
より小さいようなｍの最高値であり、２ｍは多項式コー
ド信号の数量上である。例えばもしも７つの異なる多項
式が所望されるならば、ｍ−３段を有する選択チエイン
バッファ３１が設けられる。それは２３−８でそれは７
よりも大きく、２２−４は７よりも小さいからである。
選択された多項式コード信号はダイナミックフィードバ
ックシフトレジスタ構造ＩＯのレジスタ段選択入力論理
装置に与えられる。ダイナミックフィードバックシフト
レジスタ構造ｌＯのレジスタ段選択入力論理装置は第２
図に示すようにアンドゲート３８およびオアゲート３９
を備えている。所定のレジスタ段に関係する論理素子（
３Ｂ、　３８．３９）に含まれているオアゲート３９は
デコード論理装置３２に接続され、出力レジスタ段から
フィートノく・ツクされたデータビットＲＧＩを処理す
るためにそのレジスタ段に対して論理素子３６．３８を
エネーブルにする多項式コード信号のみを受ける。
したがってレジスタ選択論理は単なる論理オア機能であ
る。グイナミソクフイードバ・ツクシフトレジスタ構造
１０内の所定のレジスタ段のために、その段に対する選
択装置へのフィードパ・ツクの選択は次の式にしたがっ
て行われる。
選択−レジスタ段が多項式の一部ならば真そうでなけれ
ば　　　　　　　　偽 それ故、各ＳＥＬ　（選択）信号はレジスタ段が含まれ
ている多数の多項式コード信号の論理的オアである。
選択信号Ｓ　Ｅ　Ｌ　ｎ−１・・・、５ＥＬＩは関係す
るレジスタ段のオアゲート３９がデコード論理装置３２
から真の多項式コード信号を受けるなせば論理１（真）
である。これはフィードパ・ツクビットＲＧＩがアンド
ゲート３８によってＸＯＲゲート３６へ供給されること
を許容する。選択信号が偽であれば、関係するアンドゲ
ート３８の出力もまた偽であり、関係するＸＯＲゲート
は後続するレジスタ段への入力から効果的に除去される
。個々のアンドゲート３８に供給された多項式コード信
号成分はＳＥＬ口＝多項式ｌ＋・・・十多項式但である
。ただしｎはレジスタ段の数、ｍは使用される異なる多
項式の数、士は論理的オアてあり、その特定のレジスタ
段に供給された多項式だけが含まれる。多項式信号は選
択チエインバッファ３１からのデコドビットによって発
生される。
したがって、異なる多項式はデコード論理装置３２とオ
アゲート３９の出力端子との間の接続によって定められ
、異なるオアゲート３９の入力端子はデコード論理装置
３２出力の異なった端子セットと接続されている。
別の好ましい実施例では、ただ２個の異なる多項式コー
ド信号がデコード論理装置３２によって与えられる。各
多項式コードは原始的で縮小できないものであり、その
ためそれぞれ自分で最大長シーケンスを発生する。
この実施例の選択チエインバッファはただ１段必要であ
る。それはダイナミックフィードバックシフトレジスタ
構造ｌＯではただ２個の異なる多項式コード信号しか使
用されないためである。それ故、この場合には１つおき
のプレキーストリームビットが多項式コード信号間の選
択に直接使用され、デコード論理装置３２は単純な論理
インバータゲートを備えている。したがって選択チエイ
ンバッファ３１のＣドー段の出力は多項式コード信号“
多項式１″となり、その反転は多項式コード信号“多項
式２”となる。この実施例ではオアゲート３９はレジス
タ段選択入力論理装置中に含まれていない。それはただ
１個の多項式コード信号によって示されたアンドゲート
へのＳＥＬ入力はそのような多項式コード信号を出力す
るデコード論理装置３２の出力に直接接続され、両方の
多項式コード状態により示されたそれらの段に対しては
アンドゲート３８もまた除去され、フィードバックデー
タビットＲＧＩは直接ＸＯＲゲート３６に供給される。
いずれの多項式コード信号によっても示されないレジス
タ段は直接先行する段の出力に接続される。　フィード
バックデータビットＲＧＩは多項式コード信号が使用さ
れるか否かには関係なく入力レジスタ段ｎの入力に供給
される。
多項式コード信号はシステムクロック速度の半分よりも
頻繁に変化することはできないから、交互のプレキース
トリームビットが選択チエインバッファ３１中ヘクロツ
クされる速度にしたがって各多項式コード信号によりダ
イナミックフィードバックシフトレジスタ構造ＩＯに供
給された多項式コードは２システムクロック期間にわた
って供給可能のままである。
コードストリームレジスタ３３はＲＯＭ１Ｂに供給され
たアドレス信号に応答してＲＯＭ１ＢのＹＯ出力端子か
らライン４５でコードストリームを受ける。
コードストリームビットはコードストリームレジスタ３
３を介してライン４６ヘクロツクされ、ＸＯＲゲート３
４によりダイナミックフィードバックシフトレジスタ構
造１０のＬＳＢ出力段（段１）からシフトされたデータ
ビットとモジュロ２加算され、ライン４Ｂ上にデータビ
ットＲＧＩを与え、それは供給される多項式コードにし
たがってダイナミックフィードバックシフトレジスタ構
造ｌＯの入力段（段ｎ）および予め定められた中間段に
フィードバックされる。ライン４８上のデータビットは
また供給される多ビットアドレスの一部としてＲＯＭ１
６へ供給される。
好ましい実施例では、各フィードバックシフトレジスタ
構造ＩＯおよび１２は３２の段を有している。
スタチックフィードバックシフトレジスタ構造１２は長
さ２３２−１の最大長２進シーケンスを発生するために
３２度の原始的で縮小できない多項式を構成する。これ
は反復される前にキーストリーム出力シーレンスの長さ
が少なくとも２３２　１であることを保証する。
フィードバックシフトレジスタ構造ｌＯおよび１２（全
体で４０の出力）のそれぞれからの３２のレジスタ出力
端子の２０は入力としてＲＯＭ１６．１７゜１８、１９
．２０およびＭＵＸ２１．２２．２３．２４．２５．２
８゜２７、　Ｈへ分岐される。各分岐点はただ１度だけ
入力として分岐される。
この構造は３２度の任意の数の異なる多項式を構成する
ことを可能にする。
特定のＲＯＭ１７．１８．１９．２０への２個の入力が
間に１以上のＸＯＲゲート３８．４０を有するレジスタ
段からシフトされることも好ましい。
各ＲＯＭｌｌ１．１７．１８．１９．２０の出カマツブ
は次の規則に従うことが好ましい。
すなわち、 それらは等しい数の１とＯを含んでいなければならない
。
１（したがって０）はマツプの大きさの平方根に等しい
行／列フォーマットで均等に分布されなければならない
。図では６４のマツプサイズを示し、したがって１およ
び０の数は８つの位置の各グループ毎に等しくなければ
ならない。それらはまた各８つの位置で均等に分布され
なければならない。換言すれば、内容が左上から右下に
等しい数の行および列で書込まれるならば、全ての行お
よび全ての列は等しい数の１およびＯを有し、したがっ
て４個の１と４個のＯを有している。
平方根のサイズのパターンは２回より多く使用されるこ
とはなく、一つは行として、一つは列としてである。８
ビット行パターンは行として反復されず、８ビット列パ
ターンは列として反復されない。もしももつと大きいマ
ツピング関数が使用されるならば、各平方根サイズパタ
ーンはただ１回使用されることが望ましいが、サイズ６
４のマツプではこれは可能ではない。
数は有限であるがこれらの要求に合致する多くのマツピ
ング関数の組合わせがある。事実６４のマツプサイズに
対しては、２進セツトにおいて８位置に４個の１を配置
する７０の特有の方法がある。好ましい実施例は６４の
位置の６マツプを効果的に要求するから７０の可能なパ
ターンの４８だけが行として必要である。これは１度よ
り多く行を使用する必要がないことを意味し、したがっ
て行は１回しか使用されない。あるパターンは１度は行
としてまた１度は列として現われるけれども、同様に各
列はただ１回しか使用されない。
好ましい実施例のキーストリーム発生装置の動作は次の
通りである。６４ビットの初期値を有するキー３５は入
力バッファ１４により２個のフィードバックシフトレジ
スタ構造ｌＯおよび１２に負荷される。フィードバック
シフトレジスタ構造ｌＯおよび１２はシステムクロック
信号の各連続するサイクルでシフトされる。事実キース
トリーム発生装置はシステムクロック信号と同期される
。各クロックサイクル中に個々のプレキーストリームビ
ットがライン４２によりプレキーストリームレジスタ２
９に与えられる。
プレキーストリームレジスタ２９に登録されたプレキー
ストリームは交互の１／２クロツクおよび反転１／２ク
ロツク入力により分割されてキーストリームバッファ３
０および選択チエインバッファ３１へ送られ、ライン４
４上に暗号および暗号解読に使用するためのキーストリ
ームを生成し、各種の予め定められた多項式コード信号
間の選択のための選択チエインバッファ３１の内容を生
成する。
【図面の簡単な説明】
第１ａ図および第１ｂ図はこの発明の１実施例のキース
トリーム発生装置のブロック図である。 第２図は第１図のキーストリーム発生装置中に含まれる
ダイナミックフィードバックシフトレジスタ構造のブロ
ツク図である。第３図は第１図のキーストリーム発生装
置中に含まれるスタチックフィードバックシフトレジス
タ構造のブロック図である。第４図は第１図のキースト
リーム発生装置中に含まれる選択チェインカバッファお
よびデコード論理装置のブロック図である。 出願人代理人　弁理士　鈴江武彦 ９櫂 ベー ＦＩＧ。

Claims (11)

    【特許請求の範囲】
  1. （１）入力と、クロック信号に応じて直列にデータビッ
    トがシフトされる中間レジスタ段および出力レジスタ段
    と、レジスタ段の予め定められた対間にそれぞれ位置さ
    れた複数の論理素子と、多項式コードにしたがつて出力
    段から入力段へおよび論理素子の予め定められたものへ
    シフトされたデータを供給する手段とを具備し、論理素
    子は入力に対する多項式コードにしたがつて出力段から
    後続するレジスタ段にフィードバックされたデータビッ
    トにより先行する段からシフトされたデータビットを処
    理するフィードバックシフトレジスタ構造を有するキー
    ストリーム発生装置において、キーストリームを与える
    ために予め定められた段からシフトされたデータビット
    を処理する手段と、 予め定められたレジスタ段からシフトされたデータビッ
    トの内容にしたがつて変化するエネーブル多項式コード
    信号を論理素子に供給することによつて多項式コードを
    変化させる手段とを具備していることを特徴とするキー
    ストリーム発生装置。
  2. （２）それぞれ入力と、クロック信号に応じて直列にデ
    ータビットがシフトされる中間レジスタ段および出力レ
    ジスタ段と、レジスタ段の予め定められた対間にそれぞ
    れ位置された複数の論理素子と、多項式コードにしたが
    つて出力段から入力段へおよび論理素子の予め定められ
    たものへシフトされたデータを供給する手段とを具備し
    、論理素子は入力に対する多項式コードにしたがつて出
    力段から後続するレジスタ段にフィードバックされたデ
    ータビットにより先行する段からシフトされたデータビ
    ットを処理する２個以上のフィードバックシフトレジス
    タ構造を有するキーストリーム発生装置において、 キーストリームを与えるために各シフトレジスタの予め
    定められた段からシフトされたデータビットを処理する
    手段と、 予め定められたレジスタ段からシフトされたデータビッ
    トの内容にしたがつて変化するエネーブル多項式コード
    信号を論理素子に供給することによつてシフトレジスタ
    構造の１以上のものの多項式コードを変化させる手段と
    を具備していることを特徴とするキーストリーム発生装
    置。
  3. （３）シフトレジスタ構造の１つの多項式コードは多項
    式コード信号に応じて変化されない特許請求の範囲第２
    項記載のキーストリーム発生装置。
  4. （４）多項式コード信号を変化させるビットがキースト
    リーム中に含まれていない特許請求の範囲第１項または
    第２項記載のキーストリーム発生装置。
  5. （５）コードストリームを与えるために複数の予め定め
    られたレジスタ段からシフトされたデータビットを処理
    する手段と、 入力に対するコードストリーム中の１ビットにより出力
    レジスタ段から入力段および多項式コード信号によりエ
    ネーブルにされたシフトレジスタ構造の論理素子の予め
    定められたものへシフトされた各データビットを処理す
    る論理手段とを具備している特許請求の範囲第１項また
    は第２項記載のキーストリーム発生装置。
  6. （６）プレキーストリームを与えるために複数の予め定
    められたレジスタ段からシフトされたデータビットを処
    理する手段を具備し、 多項式コード信号を変化させる手段がプレキーストリー
    ムの交互のビットの内容にしたがつて動作し、 キーストリームを与える手段がプレキーストリームの残
    りのビットの少なくともいくつかのものを処理すること
    によつてそのような動作を行う特許請求の範囲第１項ま
    たは第２項記載のキーストリーム発生装置。
  7. （７）コードストリームを与えるために複数の予め定め
    られたレジスタ段からシフトされたデータビットを処理
    する手段がプレキーストリームとは異なるコードストリ
    ームを与える特許請求の範囲第５項または第６項記載の
    キーストリーム発生装置。
  8. （８）プレキーストリームを与える手段が、多ビットア
    ドレス信号の内容にしたがつて個々のプレキーストリー
    ムビットを与える第１のメモリ手段と、 前記予め定められたレジスタ段のいくつかからのシフト
    されたデータビットの内容にしたがつてアドレス信号の
    ビットのいくつかを与える第２のメモリ手段とを具備し
    、 前記多ビットアドレス信号の１以上のビットが前記予め
    定められたレジスタ段の１つから直接与えられる特許請
    求の範囲第５項または第６項記載のキーストリーム発生
    装置。
  9. （９）第２のメモリ手段をアドレスするためのアドレス
    ビットを与えるために前記予め定められたレジスタ段の
    別々のものからシフトされたデータビットの間から選択
    する多重化手段を具備している特許請求の範囲第８項項
    記載のキーストリーム発生装置。
  10. （１０）予め定められたレジスタ段の別々のものからシ
    フトされたデータビット間の多重化手段による選択は異
    なる予め定められたレジスタ段からシフトされたデータ
    ビットに応じて制御される特許請求の範囲第９項項記載
    のキーストリーム発生装置。
  11. （１１）多ビットアドレス信号の内容にしたがって個々
    のコードストリームビットを与える第３のメモリ手段と
    、 入力に対するコードストリーム中のビットにより出力レ
    ジスタ段から入力段および多項式コード信号によつてエ
    ネーブルにされたシフトレジスタ構造の論理素子の予め
    定められたものへシフトされた各データビットを処理す
    る論理手段とを具備している特許請求の範囲第８項記載
    のキーストリーム発生装置。
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