JPS5832380B2 - 暗号処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、暗号処理即ち多数のディジットから成るクリ
ア・データの暗号化及び暗号化されたデータ（以下、暗
号データという）の解読に関するものである。

電子的データ処理システムは、遠隔入出力端末を介して
複数のユーザーがアクセスできる中央データ・サービス
・システムとして広く使用されているが、このようなシ
ステムにおいては、権限外の者からデータを保護するこ
とが最も重要視される。

データ保護の方法としては、権限外のアクセスを特に受
は易い個所、例えば遠隔データ処理線の送信部及び多数
のユーザーによって共用されるデータ・ベース記憶装置
などに暗号システムを設げることが知られている。

このような暗号システムには種々の暗号法が使用される
が、これらは基本的には逐次暗号法及びブロック暗号法
の２つに分けることができよう。

逐次暗号法においては、１９７３年５月に発行された米
国の雑誌「サイエンティフィック・アメリカン」第２２
８巻、第５号の１５乃至２３頁に掲載されているエイチ
・フェイスチルの「暗号及びコンピュータ・プライバシ
ー」と題する論文で述べられているように、初期キーか
らキー・シーケンスカ生成され、このキー・シーケンス
を用いて一連のデータ要素（例えばビット）に置換操作
（成るデータ要素を別のデータ要素で置き換える）を施
すことにより、暗号化が行なわれる。

逐次暗号法に従えば、ｎ番目のデータ要素とｎ番目のキ
ー要素とが適当な方法、例えばモジュロ２加算、で組合
わされる。

この暗号法では、暗号化が連続的に行なわれるので、デ
ータ要素の数は考慮しなくてもよい。

暗号解読の場合には、同じ原理に従って同じキー・シー
ケンスが用いられる。

しかしながら、上述のようにして暗号化された情報から
特定のキー・シーケンスを推測することは可能であって
、このキー・シーケンスが一旦知られてしまうと、暗号
化の効果は零に等しい。

従って、逐次暗号法によるデータ保護を成る程度確実に
するためには、特定のキー・シーケンスを用いた暗号化
ステップを２回以上繰返す必要がある。

これに対し、ブロック暗号法においては、上記論文ニも
述べられているように、互換操作及び置換操作を交互に
繰返すことによって、所定の長さのデータ・ブロックが
暗号化される。

互換操作は、予め決められたパターンに従って、データ
・ブロックの要素を相互に入れ換えるものであり、置換
操作は、既に述べたようにして、暗号キーの制御のもと
にデータ・ブロックの要素に対し並列的に行なわれる。

ブロック暗号法を利用した暗号システムには、特開昭４
８−１７２３３号公報に開示されているように、暗号化
又は暗号解読を連続的な繰返しステップで実行する際に
、各繰返しステップ後に、所定のパターンに従って暗号
キーを変更するものがある。

これによれば、暗号化されるべきデータ・フロックのビ
ットは、まず置換段へ送られ、そして置換された結果に
対して互換操作が施される。

次に、互換の結果とキー・ワードとがモジュロ２加算さ
れ、その加算結果は、元のデータ・ブロックと更にモジ
ュロ２加算される。

このステップは、暗号キーが予め決められたシフト操作
によって変更された後、再び繰返される。

このような繰返しステップから成る暗号プロセスは、暗
号キーのシフト・サイクルが完了するまで続けられ、か
くして暗号化されたデータ・ブロックが得られる。

特開昭４８−１０６３５３号公報には、暗号処理即ち暗
号化又は暗号解読されるべきデータ・ブロックを幾つか
のセグメントに分割して、これに対し順次に暗号処理を
施す暗号システムが開示されている。

この暗号システムには、入出力結合を有する２組の直列
接続されたシフト・レジスタが設けられる。

その１組は、暗号処理されるべきデータ・ブロック受取
る入力レジスタとして働き、他の１組は、組合わせレジ
スタとして働く。

各組におけるシフト・レジスタの数は、１セグメント中
のビット数に対応している。

入力レジスタに保持されているデータ・ブロックのセグ
メント及び暗号キーの選択されたセグメントを用いて、
１以上の置換操作が連続的に施される。

組合わせレジスタにおいては、置換操作の結果と処理中
のセグメントのクリア・データ・ビットとが論理的に組
合わされるか又は新たな置換操作が行なわれる。

この暗号システムでは、暗号化又は暗号解読は成る程度
逐次に実行されるが、それでも回路装置自体はかなり割
高になる。

上述の暗号法は、主としてデータ伝送の際のデータ保護
に使用される。

しかしながら、例えば中央データ・ベースに記憶されて
いる人事データのように、記憶装置に記憶されているデ
ータを暗号化することによって、権限外のアクセスから
保護するのが望ましい場合がある。

前述の逐次暗号法では、暗号キーの頻繁な変更ができな
Ｌ・ので、このような記憶データの保護には不十分であ
る。

更にフロック暗号法も、データ・フィールドの長さが一
定の場合にのみ適するもので、しかもブロック長は安全
度を考慮してかなり長くしなげればならないので、あま
り好ましくない。

記憶されるべき暗号データ・フィールドの長さは、デー
タ要素の付加によって１フロツク長又はその倍数まで増
加され、従てより大きな記憶スペース及びより長い転送
時間を必要とする。

暗号化によってデータ・フィールドを保護する場合に、
その長さをブロック長に制限しようとすると、データ・
ベースを再構成しなげればならない。

本発明の目的は、可変長データ・フィールドを暗号化す
るにあたって、例えその長さが比較的短くても、暗号キ
ーの変更を独特の方法で行なうことにより、安全度の高
い暗号データを簡単な装置で作成し得る暗号処理装置を
提供するにある。

以下、図面を参照しながら、本発明の良好な実施例につ
いて詳述する。

まず、本発明に従う暗号処理の主要ステップを第１図に
示す。

最初のブロック１０は、データ源を表わしたもので、例
えばレジスタ又はデータ処理システムの作業用記憶装置
に含まれるデータ・フィールドであってもよい。

同様に、ブロック１２．１４及び１５は暗号キーの源を
表わしたもので、これらもデータ源と同じようなもので
もよい。

フロック１２及び１５は、暗号キーの第１半分に対応す
るキーＡを表わし、ブロック１４は、暗号キーの第２半
分に対応するキーＢを表わしている。

可変長の入力データ並びにキーＡ及びＢは、セグメント
単位で処理される。

以下の例では、各セグメントは１ビツトで構成されてい
るが、勿論１バイトでも任意のビット数から成っていて
もよい。

暗号化操作は、入力データの１セグメントを対応するキ
ー・セグメントの制御のもとに、置換することによって
開始される（ブロック１６）。

ここで、゛５置換”とは１セグメントのデータ・ビット
を他のビットで置き換えることを意味する。

ただし、ビットが変化されない場合もある。

この置換操作は、排他的オア操作のような論理演算又は
算術演算でもよい。

置換操作の結果は一時記憶される。

これと同時に、置換操作を受けたデータ・セグメント及
び該置換操作を制御したキー・セグメントは、キーＡの
変更を制御するのに用いられる（フロック１８）。

キーＡの変更方式としては、キーＡの要素の置換若しく
は互換又はこれらの組合わせが用いられる。

この変更方式の選択は、データ・セグメント及び対応す
るキー・セグメントによって行なわれる。

本実施例では、キーＡの変更は、そのすべてのビットに
及ぶ。

キーＡが変更されると、入力データ・フィールドの次の
セグメントを用いて、上述のループが繰返される。

即ち、このセグメントは、変更されたキーＡの対応する
セグメントの制御のもとに、置換操作を受け（ブロック
１６）、その結果は一時記憶される。

同時に、キーＡが再び変更される（ブロック１８）。

このループは、入力データ・フィールドのすべてのセグ
メントに対する逐次置換操作が完了するまで繰返される
。

逐次置換操作が完了すると、その結果は、ブロック１７
において一時記憶され、次いで、この一時記憶されたデ
ータ・フィールドの対称的互換操作が行なわれる。

ここで、°ゞ互換”とは、データ・フィールドの各ビッ
トを、その値を変えることなく相互に入れ換えることを
意味する。

互換操作は、対称的なビット転置（回転）、例えば、デ
ータ・フィールドの最初のビット位置の内容が最後のビ
ット位置に置かれ、２番目のビット位置の内容が最後か
ら２番目のビット位置に置かれ、３番目のビット位置の
内容が最後から３番目のビット位置に置かれるといった
ようなものでもよい。

互換操作の結果は一時記憶される。

次に、前と同じような逐次置換操作が行なわれるが（フ
ロック１９）、その制御には、キーＡではなくキーＢが
使用される（ブロック１４）。

各置換操作の結果は一時記憶され（フロック２１）、ま
たｌセグメントの置換操作が終る度に、前と同様にして
、キーＢは、選択された方式で変更される（ブロック２
２）。

ブロック１４．１９及び２２から成るループは、互換操
作ステップ１７からの結果のすべてのセグメントが、繰
返し変更されるキーＢの制御のもとに置換され終るまで
繰返される。

次に、一時記憶された逐次置換操作の結果に対し、更に
前と同様な互換操作が施される（ブロック２１）、最後
に、キーＡの制御のもとに（ブロック１５）、互換操作
の結果に対して逐次置換操作が施される（ブロック２３
）この場合も、キーＡは各置換操作後に上述のようにし
て変更される。

ブロック２３での逐次置換操作が完了すると、その結果
は出力データ・フィールド２５へ送られる。

この出力データ・フィールドは、例えばレジスタ又は作
業用記憶装置の一部であってもよい。

以上の説明から明らかなように、入力データ・フィール
ドは、暗号化されるべきデータに応じて何度も変更され
る暗号キーの制御のもとに暗号化され、従って、暗号デ
ータは、入力データ・フイ−ルド及び暗号キーの両方の
多数のビットと深く関係している。

かくして、高度の秘密性を有する暗号データが得られる
。

暗号解読は、第１図と同じ方式で行なわれる。

フロック１６，１９及び２３での置換操作として排他的
オア操作（モジュロ２加算）のような対称的な組合わせ
操作が選ばれている場合には、これと同じ置換操作を繰
返して、暗号データを元に戻すことにより、暗号化前の
データ即ちクリア・データが得られる。

また、ブロック１８及び２４での暗号キーの第１半分の
キーＡの変更及びブロック２２での第２半分のキーＢの
変更が対称的なシーケンスで行なわれるならば、暗号化
のときと同じキー変更方式を暗号解読に用いることがで
きるなお、上の説明で用いた”対称的″という用語は、
暗号解読において暗号化のときと同じ操作を施せば、元
のデータが得られるということを意味する。

次に、本発明の１つの特徴である暗号キーの変更につい
てもう少し詳しく説明する。

前述のように、ブロック１６，１９及び２３で※※逐次
置換操作を受けるデータ・セグメントは、各各１ビット
から成っているから、各セグメントの置換操作の制御に
は１キー・ビット必要である。

従って、暗号キーの部分フィールドＡ及びＢのための特
定の変更方式の選択には、２ビツトが用いられることに
なる（１データ・ビット＋１キー・ビット）。

変更方式の選択に２ビツトを用いると、４種類の変更方
式（以下、ＣＩ、Ｃ２、Ｃ３及びＣ４で示す）の選択が
可能である。

各変更方式は、１以上の変更ステップ、例えば１以上の
互換ステップ及び１以上の置換ステップで構成すること
ができる。

これらの変更ステップは、暗号化及び暗号解読の両方に
おいて同じ変更ステップを使用でき且つ場合によっては
変更ステップと変更方式との関連が変えられるだけであ
るように選ぶとよい。

後者の変更は、双安定スイッチを用いて行なうことがで
きる。

この双安定スイッチは、暗号化のときには、変更ステッ
プ及び変更方式の第１の関係を設定し、暗号解読のとき
には、これを変えるように働く。

この例を次の表１に示す。上記の表１に示したように、
本実施例におけるキーの変更には、変更方式ＣＩ乃至Ｃ
４と個々に又は組合わされて関連している４種類の変更
ステップ即ち第１乃至第３の型の互換ステップ及び１つ
の置換ステップが用いられる。

互換ステップは、キー・ビット・フィールドの位置的な
オフセット乃至はシフトによって実行される。

置換ステップは、キーの２つの部分フィールドの加算の
如き演算操作から成っている。

変更方式ＣＩは、データ・ビット及びキー・ビットが共
にＯのときに選ばれる。

この場合、暗号化においては、第１の型の互換がキー・
ビットの１つのフィールドに対して行なわれ、次いで、
キーの２つの部分フィールドを用いて置換が行なわれる
。

暗号解読のときも、これと同じ変更ステップが実行され
る。

変更方式Ｃ２は、データ・ビットが１で且つキー・ビッ
トがＯのときに選ばれる。

この場合、暗号化及び暗号解読の両方において、まず第
２の型の互換が行なわれ、次いで置換が行なわれる。

変更方式Ｃ３は、データ・ビットがＯで且つキー・ビッ
トが１のときに選ばれる。

この場合、暗号化においては、第３の型の互換に続いて
置換が行なわれるが、暗号解読のときには、第１の型の
互換だけが行なわれる。

変更方式Ｃ４は、データ・ビット及びキー・ビットが共
に１のときに選ばれる。

この場合、暗号化においては、第１の型の互換だけが行
なわれ、暗号解読のときには、第３の型の互換に続いて
置換が行なわれる。

これから明らかなように、変更方式Ｃ３及びＣ４におい
ては、暗号化及び暗号解読のときの変更ステップが丁度
反対になっている。

表１は、あとで説明する装置列に関係しており、そこで
は、順次に処理されるべきデータ・セグメント及び制御
用のキー・セグメントは各々１ビツトから成っているが
１、勿論、本発明はこのような特定例に限定されるもの
ではない。

例えば、２ビツトから戒るデータ・セグメントがキーの
２ビツトのセグメントの制御のもとに順次に処理される
場合には、１６種類の変更方式が可能であり、従って、
異なった変更ステップの数及びこれらの組合わせの数が
増えることになる。

そうすれば、何個の暗号化要求に対し異なった変更方式
を選択することができ、また、暗号化の信頼性を高める
ために、変更ステップと変更方式との関係を刻々変える
ことも可能である。

暗号キーの変更の効果を上げるためには、各変更におい
て、キー・ビットの順序を完全に変更するようにすれば
よい。

暗号キーの変更は、暗号化されるべきデータのビットに
応じて行なわれるので、暗号化されたデータ・フィール
ドのビットは、クリア・データ・フィールド及び暗号キ
ーの各ビットの関数になっている。

次に、第２図乃至第５図を参照しながら、第１図の暗号
法を実施するための装置について説明する。

まず第２図に示した暗号処理装置は、暗号化又は暗号解
読されるべきデータ・フィールドを一時記憶するための
データ・レジスタ３０を含んでいる。

このデータ・レジスタ３０は１２８個のビット位置を有
し、従って、最大１６バイトのデータ・フィールドを記
憶することができる。

入力データは、データ入力母線３１からバイト単位で供
給される。

母線３１を構成する８本の線は、アンド回路３２を介し
て、データ・レジスタ３０の右端の連続する８つのビッ
ト位置へ各々接続される。

データ・レジスタ３０は、シフト・レジスタとして設計
されており、シフト・クロック・パルスは線３３から与
えられる。

各シフト・クロック・パルスは、データ・レジスタ３０
の内容を１ビツト位置だけ左方向ヘシフトさせる。

データ・レジメタ３０へ１人カバイトが記憶される度に
、タイミング制御回路３４から線ＴＥ、オア回路３５及
び線３３を介して、８個のクロック・パルスが連続的に
データ・レジスタへ印加され、その結果、データ・レジ
スタ３０に記憶された各データ・バイトは、１バイト・
フィールド分だけ左方向へシフトされる。

データ・レジスタ３０への入力データ・バイトの供給及
びそのシフト動作は、データ・フィールド全体がデータ
・レジスタ３０の左端に整夕１ルて記憶されるまで続げ
られる。

入力データ・バイトがどこから来るかは、第２図の暗号
処理装置の応用分野によって異なる。

例えば、キー制御型の端末の入カニニットから供給され
る場合もあり、また、暗号化された形で記憶されている
データ・ベースの内容に付加されるべき演算結果を発生
する処理システムの演算ユニットの出力から供給される
場合もある。

第２図の装置には、暗号キーを一時記憶するための２個
のレジスタ（以下、Ａレジスタ及びＢレジスタという）
３７及び３８も備えられる。

本実施例で使用される暗号キーは１６バイトであり、そ
の半分ずつがＡレジスタ３７及びＢレジスタ３８へ別々
に記憶される。

即ち、Ａレジスタ３７及びＢレジスタ３８は共に６４個
のビット位置を有している。

暗号キーの各バイトは、キー人力母線３９並びにアンド
回路４０及び４１を介して、Ａレジスタ３７及びＢレジ
スタ３８へ送られる。

アンド回路４０及び４１は、各々８個のアンド・ゲート
で構成され、各アンド・ゲートに１キー・バイトが対応
している。

各アンド・ゲートの出力線は、Ａレジスタ３７及びＢレ
ジスタ３８の８個のビット位置の入力線に接続される。

キー人力母線３９は８本の線から成り、これらは、アン
ド回路４０及び４１の各々の８個のアンド・ゲートへ並
列に接続される。

アンド回路４０及び４１を構成する１６個のアンド・ゲ
ートは制御入力線ＥＳｌ乃至ＥＳ１６を各々有しており
、これに信号が供給されると、対応するアンド・ゲート
が開かれる。

暗号キー・バイトは、これらの制御入力線ＥＳｌ乃至Ｅ
Ｓ１６へ順次に制御信号を印加して対応するアンド・ゲ
ートを１つずつ開くごとにより、線３９からＡレジスタ
３７及びＢレジスタ３８へ順次にロードされる。

Ａレジスタ３７の出力母線４３は、アンド回路４４、オ
ア回路４５及び母線４６を介してキー・レジスタ４８に
接続され、Ｂレジスタ３８の出力母線４９も同様に、ア
ンド回路５０、オア回路４５及び母線４６を介してキー
・レジスタ４８に接続される。

アンド回路４４は、オア回路５１を介して印加されるク
ロック信号Ｔ１又はＴ５によって開かれ、一方、アンド
回路５０は、クロック信号Ｔ３によって開かれる。

Ａレジスタ３γ及びＢレジスタ３８は、暗号処理に使用
される暗号キーを半分ずつ記憶するバッファ・レジスタ
として動き、暗号処理を行なうときには、一方のレジス
タの内容が６４ビツトのキー・レジスタ４８へ送られる
。

キー・レジスタ４８は、各々４バイトを記憶できる２個
の３２ビツト・レジスタＫＲＩ及びＫＨ２から成ってい
る。

レジスタＫＲＩは、入出カフィードバック５４を有する
シフト・レジスタとして設計され、従ってその全ビット
位置にわたる循環シフトが可能である。

シフト・レジスタＫＲＩの逐次出力は、線１γを介して
アンド回路５５へ供給されるようになっている。

アンド回路５５の出力は、排他的オア回路５６の一方の
入力に接続される。

排他的オア回路５６の他方の入力は、データ・レジスタ
３０の出力線５７に接続される。

排他的オア回路５６は、第１図に示したブロック１６，
１９及び２３における逐次置換を実行する。

その出力は、アンド回路５日を介して、バッファ・レジ
スタ６００Å力へ順次に供給される。

このバッファ・レジスタ６０もシフト・レジスタである
。

アンド回路５５及び５８の第２人力には、クロック制御
回路３４からクロック信号ｔ１が印加される。

従って、データ・レジスタ３０から線５７へ出力された
データ・ビットは、クロック時刻ｔ１において、アンド
回路５５から出力されたキー・ビットと排他的オアされ
る。

この論理操作の結果は、バッファ・レジスタ６０の左端
のビット位置に記憶される。

バッファ・レジスタ６０は、線６１を介して供給される
シフト・クロック・パルスｔ３に応答して、記憶内容即
ちキー・ビットと排他的オアされたデータ・ビットを１
ビット位置スつ右方向ヘシフトさせる。

バッファ・レジスタ６０におけるシフト方向は、データ
・レジスタ３０のシフト方向と反対であるから、これら
２つのレジスタのシフト動作により、前祁の如き対称的
なビット位置の入換え（オフセット）が生じる。

云い換えれば、データ・レジスタ３０に記憶されていた
ビット・シーケンスが１８０度回紙回転ことになる。

この操作は、第１図のブロック１７及び２１に対応して
いる。

バッファ・レジスタ６０は、母線６２へ並列的に出力を
供給する。

この母線６２は、アンド回路６４を介して、データ・レ
ジスタ３０の並列入力に接続される。

第１図のブロック１８．２２及び２４の操作を実行する
ため、キー・レジスタ４８に関連して、変更回路７４が
設けられる。

この変更回路７４は、レジスタＫＲＩ及びＫＨ２に接続
された算術置換回路７５及び変更方式制御回路７６を含
んでいる。

変更方式制御回路７６は、レジスタＫＲ１から線７７を
介して送られてくる直列出力並びにデータ・レジスタ３
０から線５７及び７８を介して送られてくる直列出力に
応じて、線ＡＳＴ 、ＳＨＰ及びＶＳＴｌへ制御信号を
発生する。

線ＡＳＴは、算術置換回路７５のための制御線として働
き、一方、線ＳＨＰ及びＶＳＴｌは、オア回路７９を介
して一連の異なったシフト・パルスをレジスタＫＲＩへ
供給する。

本実施例では、算術置換回路７５は、第３図に示したよ
うに、アンド回路８５及び８６を介して入力を受は取る
通常の加算器８４で構成されている。

加算器８４のビット位置の数は、レジスタＫＲ１又はＫ
Ｈ２のビット位置の数に対応しており、従って、アンド
回路８５及び８６は、これに対応する数のアンド・ゲー
トを各々有している。

これらのアンド・ゲートは、線ＡＳＴ上の制御信号によ
って同時に開かれる。

アンド回路８５のアンド・ゲートは、母線８７によって
レジスタＫＲ１の各ビット位置の出力に各々接続され、
アンド回路８６のアンド・ゲートは、母線８８によって
レジスタＫＲ２の各ビット位置の出力に各々接続される
。

加算器８４の出力は、母線８９によってレジスタＫＲ１
のビット位置の入力に接続される。

図には示していないが、加算器８４の入力８７と出力８
９との間で安定なスイッチングが行なわれるように、加
算器８４の出力側には、バッファ回路又は遅延回路が設
けられる。

キー・レジスタ４８に記憶される暗号キーの半分（４バ
イト）はレジスタＫＲＩに保持され、残りの半分（４バ
イト）はレジスタＫＲ２に保持されるので、加算器８４
は、線ＡＳＴ上の制御信号に応答して、暗号キーのこれ
ら２つの半フィールドを加算する。

その加算結果は、出力母線８９を介してレジスタＫＲ１
へ戻される。

か（して、レジスタＫＲ１の最初の内容は、この置換操
作により加算器８４からの加算結果と置き換えられる。

第４図は、変更方式制御回路７６の一部を示したもので
、２本の入力線７７及び７８から入力を受取るデコーダ
９２並びに暗号化及び暗号解読の伺れが行なわれるかを
示すフリップ・フロップ回路９８を有する。

デコーダ９２は、線７７及び７８からの入力信号の組合
わせに応じて、出力信号Ｃ１乃至Ｃ４を対応する出力線
９３乃至９６へ供給する。

フリップ・フロップ回路９８は、暗号化を行なうときに
は第１の状態、例えば０“状態、にセットされ、暗号解
読を行なうときには第２の状態、例えば゛１″状態、に
セットされる。

暗号解読の場合には、その開始時に暗号解読制御信号Ｖ
／Ｅが線９９を介してフリップ・フロップ回路９８に印
加され、これを゛°１″状態ヘスイッチする。

フリップ・フロップ回路９８の相補出力線１００及び１
０１並びにデコーダ９２の出力線９３乃至９６は、アン
ド回路１０２及び１０３に接続される。

アンド回路１０２は４個のアンド・ゲート１０５乃至１
０８から成り、これらは何れもクロック信号ｔ３を１人
力として受取る。

各アンド・ゲート１０５乃至１０８の第２人力には、デ
コーダ９２の出力線９３乃至９６が別々に接続される。

フリップ・フロップ回路９８の出力線１００は、アンド
・ゲート１０７の第３人力に接続され、出力線１０１は
、アンド・ゲート１０８の第３人力に接続される。

アンド・ゲート１０５乃至１０８の各出力は、オア回路
１０９を介して線ＡＳＴに結合される。

従って、アンド回路１０２は、変更方式選択信号Ｃ１又
はＣ２がデコーダ９２から対応する出力線９３又は９４
へ発生されると、クロック時刻ｔ３において線ＡＳＴへ
出力信号を供給する。

また、フリップ・フロップ回路９８が゛Ｏ″状態（暗号
化を表わす）にあって且つ選択信号Ｃ３が発生されたと
き及びフリップ・フロップ回路９８が１”状態（暗号解
読を表わす）にあって且つ選択信号Ｃ４が発生されたと
きにも、線ＡＳＴへ出力信号が供給される。

右側のアンド回路１０３は、第１人力にクロック信号ｔ
２を受取る６個のアンド・ゲート１１２乃至１１７から
成っている。

デコーダ９２の出力線９３はアンド・ゲート１１２の第
２人力に、出力線９４はアンド・ゲート１１７の第２人
力に、出力線９５はアンド・ゲー１−１１４及び１１５
の第２人力に、そして出力線９６はアンド・ゲート１１
３及び１１６の第２人力に各々接続される。

フリップ回路９８の出力線１００は、アンド・ゲート１
１３及び１１５の第３人力に接続され、出力線１０１は
、アンド・ゲート１１４及び１１６の第３人力に接続さ
れる。

アンド・ゲート１１２乃至１１４の出力は、オア回路１
１８を介して線ＶＳＴ１へ接続され、アンド・ゲート１
１５及び１１６の出力は、オア回路１１９を介して線Ｖ
ＳＴ５へ接続され、そしてアンド・ゲート１１７の出力
は、線ＶＳＴ１２へ直接接続される。

従って、アンド回路１０３は、デコーダ９２が選択信号
Ｃ１を出力線９３へ発生したとき、デコーダ９２が選択
信号Ｃ４を出力線９６へ発生し且つフリップ・フロップ
回路９８が暗号化を示す信号を出力線１００へ発生した
とき、又はデコーダ９２が選択信号Ｃ３を出力線９５へ
発生し且つクリップ・フロップ回路９８が暗号解読を示
す信号を出力線１０１へ発生したときには、クロック時
刻ｔ２において、線ＶＳＴＩへ出力信号を供給する。

フリップ・フロップ回路９８の状態が同じで選択信号Ｃ
３及びＣ４の発生が上と反対のとき、即ち選択信号Ｃ３
及び暗号化表示又は選択信号Ｃ４及び暗号解読表示が発
生されたときには、アンド回路１０３は、クロック時刻
ｔ２において、線ＶＳＴ５へ出力信号を供給し、また選
択信号Ｃ２が発生されたときには、フリップ・フロップ
回路９８の状態には関係なく線ＶＳＴ１７へ出力信号を
供給する。

前述のように、線ＡＳＴは、第３図のアンド回路８５及
び８６に接続されているので、オア回路１０９を介して
線ＡＳＴへ出力信号が供給されると、これらのアンド回
路８５及び８６が開かれ、加算器８４による加算操作が
可能になる。

線ＶＳＴ１は、第２図に示したように、オア回路７９を
介してレジスタＫＲＩのシフト・クロック入力に接続さ
れ、この線に出力信号が供給されると、レジスタＫＲＩ
は１ビット位置だけ左方向ヘシフトされる。

線ＶＳＴ５及びＶＳＴ１７は、次の第５図に示した変更
方式制御回路７６の別の部分１２０に接続される。

第５図において、線ＶＳＴ５は、フリップ・フロップ回
路１２２０入力に接続されている。

フリップ・フロップ回路１２３の出力は、アンド回路１
２３の第１人力に接続される。

アンド回路１２３の第２人力には、クロック信号発生器
１２４からパルスが印加される。

フリップ・フロップ回路１２２が線ＶＳＴ５上の信号に
よってセットされていると、その出力によりアンド回路
１２３が条件付けられるので、クロック信号発生器１２
４からの一連のクロック・パルスから成るクロック信号
は、アンド回路１２３を通ってカウンタ１２５へ供給さ
れ得る。

これらのクロック・パルスは、オア回路１２６を通って
線ＳＨＰへも供給され、そして線ＳＨＰからオア回路７
９（第２図）を通ってレジスタＫＲＩのシフト・クロッ
ク入力へ印加される。

カウンタ１２５は、少なくとも５０カウントをすること
ができ、例えば、３ビツトの２進カウンタを用いてもよ
い。

カウンタ１２５は、そのカウント値が５に達したときに
線１２８へ出力信号を出す。

この出力信号は、線１２９を介してフリップ・フロップ
回路１２２のリセット入力へ印加され、これをパＯ′”
状態にリセットする。

従って、アンド回路１２３が禁止されるので、以後は、
発生器１２４からのクロック・パルスは線ＳＨＰへ供給
されない。

これから明らかなように、回路要素１２２乃至１２９か
ら成る部分は、線ＶＳＴ５上の信号によって付勢される
度に、５個のシフト・クロック・パルスをレジスタＫＲ
１へ連続的に供給する。

線ＶＳＴ１７上の信号は、フリップ・フロップ※※回路
１３２、アンド回路１３３及びカウンタ１３５から成る
同様な回路部分を制御する。

即ち、線ＶＳＴ１７上の信号によってフリップ・フロッ
プ回路１３２がセットされると、アンド回路１３３が条
件付けられて、クロック発生器１２４からのクロック・
パルスをカウンタ１３５へ及びオア回路１２６を介して
線ＳＨＰへ送る。

カウンタ１３５は、少な（とも１７０カウントをするこ
とができ、例えば５ビツトの２進カウンタが用いられる
。

カウンタ１３５のカウント値が１７に達すると、出力線
１３８へ信号が発生される。

この信号は、線１３９を介してフリップ・フロップ回路
１３２のリセット入力へ印加されて、これを４１０１１
状態ヘリセツトし、これによりアンド回路１３３が禁止
される。

従って、以後は、クロック発生器１２４からのクロック
・パルスは、線ＳＨＰへ供給されない。

このように、線ＶＳＴ１７上に信号が発生されると、回
路要素１３２．１３３，１３５，１３８及び１３９から
成る部分は、１７個のクロック・パルスを連続的に線Ｓ
ＨＰへ供給する。

これらのクロック・パルスは、オア回路７９を通ってレ
ジスタＫＲ１のシフト・クロック入力へ印加され、レジ
スタＫＲ１の内容を１ビツト位置ずつ１７回左左方向へ
フトさせる。

レジスタＫＲ１の左端のビット位置から出たキー・ビッ
トは、フィードバック線５４を介して、レジスタＫＲ１
の右端のビット位置へ循環される。

第２図に示したキー・レジスタ４８及び変更回路７４の
機能の要約を下記の表２に示す。

これは、前の表１と同じように、４種類の変更方式と個
々の変更ステップとの関係を明らかにしたものである。

表２は、第１図のブロック１８，２２及び２４で暗号キ
ーを繰返し変更するのに、３種類の循環シフト及び１つ
の加算操作が利用されることを示している。

３種類の循環シフトは、レジスタＫＲＩに記憶されてい
る部分キー・フィールド（半フィールド）のビットの１
回、５回及び１７回の循環シフトである。

加算操作は、レジスタＫＲ１及びＫＨ２に記憶されてい
る部分キー・フィールドの加算を意味し、その加算結果
はレジスタＫＲＩに記憶される。

循環シフトは、互換ステップに対応し、加算操作は置換
ステップに対応する。

これらの変更ステップは連続的に実行される。即ち、循
環シフトはクロック時刻ｔ２で実行され、加算操作は次
のクロック時刻ｔ３で実行される。

なお、これよりも前のクロック時刻ｔ１においては、デ
ータ・ビットの置換操作が行なわれる。

第５図には、クロック信号ｔＬｔ２及びｔ３の他に複数
の異なったクロック信号を発生するタイミング制御回路
３４の詳細も示されている。

動作時には、まず線１４３からの開始信号により単安定
フリップ・フロップ回路１４４が付勢される。

これは、静止状態へ戻るときに、線Ｔ１へ出力信号（制
御信号）を出す。

同時に、別の単安定クリップ・フロップ回路１４５が付
勢されて、静止状態へ戻るときに、その出力信号によっ
てフリップ・フロップ回路１４．６を°゛１′ｂ にオア回路１４８を介して別の単安定フリップ・フロッ
プ回路１４９を付勢する。

この単安定フリップ・フロップ回路１４９の出力に生じ
た信号は、クロック信号ｔ１として利用され、またクロ
ック信号ｔ２を発生する別の単安定クリップ・フロップ
回路１５０を付勢する。

第４図のところで説明したように、クロック信号ｔ２は
、制御信号ＶＳＴ１ 、ＶＳＴ５及びＶＳＴ１７を発生
するのに用いられる。

変更方式制御回路７６０回路部分１２０においては、制
御信号ＶＳＴ５及びＶＳＴ１７は、カウンタ１２５及び
１３５の制御のもとに、一連のシフト・パルスを発生さ
せる。

カウンタ１２５の出力線１２８及びカウンタ１３５の出
力線１３８は、オア回路１５２の第１人力及び第２人力
に各々接続される。

オア回路１５２の第３人力には、線ＶＳＴ１が接続され
る。

このオア回路１５２は、何れかの入力に信号がくると、
クロック信号線ｔ３及びプリセット可能なビット・カウ
ンタ１５６に出力が接続されている単安定フリップ・フ
ロップ回路１５４へ付勢信号を供給する。

ビット・カウンタ１５６は、第２図に示したデータ・レ
ジスタ３００ビット位置の数と同じ最大カウント値を有
する。

もしデータ・レジスタ３０が、前述のように１２８のビ
ット位置を有していると、ビット・カウンタ１５６は、
最大１２８までカウントできるように構成されねばなら
ない。

これは、例えば７ビツトの２進カウンタで行なってもよ
い。

ビット・カウンタ１５６は、データ・レジスタ３０かも
の最後のビットが置換回路（本実施例では排他的オア回
路）５６によって処理されたことを表示するのに用いら
れる。

第２図の装置は、可変長データ・フィールドを処理する
ことができる。

データ・フィールドの長さは、周知の方法で、例えばデ
ータ・フィールドに含まれるバイト数を示す長さコード
によって指定される。

このため、ビット・カウンタ１５６は、予めセットされ
た値から０に向かって逆カウントを行なうプリセット可
能なカウンタとして設計される。

カウント値がＯに達すると、ビット・カウンタ１５６は
出力線１５５へ信号を出す。

ビット・カウンタ１５６のプリセットは、デコーダ１５
３の出力に接続されたプリセット入力線１５１を介して
行なわれる。

処理されるべき各データ・フィールドに付随する長さコ
ードは、長さコード・レジスタ１４０からアンド回路１
４１を通ってデコーダ１５３へ送られる。

この長さコードは、個々のデータ・フィールドを構成す
るバイトの数の２進表示を含んでおり、従って、デコー
ダ１５３においてデータ・フィールドのビット数を表わ
す２進値に変換される。

即ち、デコーダ１５３は、バイト数を対応するビット数
に変換するものである。

デコーダ１５３から出力された２進値は、ビット・カウ
ンタ１５６をこれと同じ値にプリセットするために、線
１５１を介してビット・カウンタ１５６へ送られる。

ビット・カウンタ１５６は、単安定フリップ・フロップ
回路１５４から供給されるカウント・パルスに応答して
、プリセット値から０に向かって逆カウントを行なう。

前に述べた単安定フリップ・フロップ回路１４５は、オ
ア回路１５７を介してフリップ・フロップ回路１５８の
セット入力へ信号を供給して、これを゛′１′′状態に
セットする。

フリップ・フロップ回路１５８のリセット入力は、カウ
ント値が０になったときに信号を発生するビット・カウ
ンタ１５６の出力線１５５に接続されているので、フリ
ップ・フロップ回路１５８は、処理されるべきデータ・
ビットがデータ・レジスタ３０に残っている限り、“′
１″状態に保たれる。

ｕ Ｉ １１状態にセットされたフリップ・フロップ回
路１５８は、アンド回路１５９へ出力信号を供給して、
これを条件付け、従って、単安定フリップ・フロップ回
路１５４からの出力信号は、アンド回路１５９及びフィ
ードバック線１６０を通って、オア回路１４８の１つの
入力へ送られる。

オア回路１４８は、その出力信号によって単安定フリッ
プ・フロップ回路１４９を付勢する。

従って、アンド回路１５９が開いている限り、クロック
信号ｔ１゜ｔ２及びｔ３は周期的に繰返し発生される。

この繰返しのサイクル数は、データ・レジスタ３０に記
憶されている処理されるべきデータ・フィールドのビッ
ト数に対応する。

ビット・カウンタ１５６の出力信号は、アンド回路１６
２の第１人力へ供給される。

アンド回路１６２の第２人力は、フリップ・フロップ回
路１４６の出力に接続されている。

両方の入力に信号が来たときにアンド回路１６２から発
生される出力信号は、単安定フリップ・フロップ回路１
６３を付勢する。

単安定フリップ・フロップ回路１６３の出力信号は、ク
ロック信号線Ｔ３及び別の単安定フリップ・フロップ回
路１６４０入力に供給される。

付勢された単安定フリップ・フロップ回路１６４は、静
止状態へ戻るときに信号を発生し、これによりフリップ
・フロップ回路１４６がリセットされる。

その結果、アンド回路１６２が禁止されるので、カウン
タ１５６からの出力信号は、単安定フリップ・フロップ
回路１６３へ送られなくなる。

単安定フリップ・フロップ回路１６４の出力信号は、フ
リップ・フロップ回路１６６をセットするのにも用いら
れる。

フリップ・フロップ回路１６６がセットされると、アン
ド回路１６８が条件付けられて、ビット・カウンタ１５
６の出力信号を通過させる。

単安定フリップ・フロップ回路１６４の出力信号は、オ
ア回路１４８及び１５７にも供給されて、単安定フリッ
プ・フロップ回路１４９を付勢すると共に、フリップ・
７０ツブ回路１５８を１”状態にセットする。

フリップ・フロップ回路１５８がセットされると、その
出力によりアンド回路１５９が条件付ゆられて、単安定
フリップ・フロップ回路１５４の出力信号を、線１６０
及びオア回路１４８を介して単安定フリップ・フロップ
回路１４９ヘフイードバツクする。

かくして、クロック・パルスＮ、ｔ２及びｔ３が再び周
期的に発生される。

なお、クロック・パルスｔＬｔ２及びｔ３の周期的発生
の再開前には、ビット・カウント１５６の出力信号が、
オア回路１４７を介してアンド回路１４１を条件付けて
おり、従って、長さコードによって指定されたバイト数
がデコーダ１５３でビット数に変換されて、ビット・カ
ウンタ１５６にプリセットされる。

ビット・カウンタ１５６のカウント値が次に０に達した
ときには、前と同じように、線１５５へ出力信号が供給
されるが、この場合は、フリップ・フロップ回路１４６
がリセットされているので、アンド回路１６２は出力信
号を出さない。

その代りに、ビット・カウンタ１５６の出力信号は、０
１１＋状態にセットされているフリップ・フロップ回路
１６６によって条件付けられたアンド回路１６８を通っ
て、単安定フリップ・フロップ回路１７０を付勢する。

これにより、単安定フリップ・フロップ回路１７０は、
クロック信号線Ｔ５及び単安定フリップ・フロップ回路
１７２へ出力信号を供給する。

単安定フリップ・フロップ回路１７２の出力信号は、フ
リップ・フロップ回路１６６を゛０″状態ヘリセットす
ると共に、オア回路１４８を介して単安定フリップ・フ
ロップ回路１４９，１５０及び１５４の新しい動作サイ
クルを開始させ、更に、ビット・カウンタ１５６からの
最後の出力信号によってリセットされていたフリップ・
フロップ回路１５８を、オア回路１５７を介して゛１″
状態にセットする。

単安定フリップ・フロップ回路１７２の出力信号は、フ
リップ・フロップ回路１７４にも供給されて、これを１
“状態にセットする。

セットされたフリップ・フロップ回路１７４は、ビット
・カウンタ１５６の出力線１５５に一方の入力が接続さ
れているアンド回路１７６へ条件付は信号を供給する。

フリップ・フロップ回路１７４の出力は、クロック信号
線Ｔ６にも接続されている。

アンド回路１７６は、暗号処理が終ったことを示す信号
を線１７７へ供給し、更にこれによってフリップ・フロ
ップ回路１７４をリセットする。

第５図のタイミング制御回路３４は、入力データ・バイ
トをデータ・レジスタ３０ヘロードするためのクロック
信号ＴＥを発生する回路も有している。

これは、フリップ回路１７８、アンド回路１７９及び８
までカウントできるカウンタ１８０から成る。

フリップ・フロップ回路１７８は、データ処理システム
において暗号化又は暗号解読をリクエストするユニット
（図示せず）から供給され、暗号化又は暗号解読される
べきデータをデータ・レジスタ３０ヘロードすべきこと
を表わすデータ・バイト入力制御信号ＤＢＥを受取る。

フリップ・フロップ回路１７８は、この信号ＤＢＥによ
り１“状態にセットされて、アンド回路１γ９を条件付
ける。

これにより、クロック発生器１２４からのクロック・パ
ルスは、アンド回路１γ９を通って線ＴＥ及びカウンタ
１８０へ送られる。

線ＴＥに供給されたクロック・パルスは、第２図に示し
たオア回路３５及び線３３を通って、データ・レジスタ
３０のシフト・クロック入力に印加される。

これと同時に、カウンタ１８０は、アンド回路１７９か
らの出力パルスによって歩進される。

カウンタ１８０のカウント値が８に達すると、線１８１
へ出力信号が発生されて、フリップ・フロップ回路１γ
８を゛０パ状態にリセットし、更にこれによってアンド
回路１７９を禁止する。

かくして、線ＴＥには８個のパルスが連続的に発生され
、データ・レジスタ３０の内容を８ビット位置だけ左方
向へシフトさせる。

母線３９を介してＡレジスタ３７及びＢレジスタ３８へ
キー・バイトをロードする際には、データ・バイトのロ
ードのための回路１７８乃至１８０と同様な動作を行な
う制御カウンタ１８４が用いられる。

データ処理システムからのキー・バイト入力制御信号Ｋ
ＢＥによって付勢される制御カウンタ１８４は、１６個
のカウント位置を有しており、これらの各カウント位置
は対応する線ＥＳＩ乃至ＥＳ１６へ制御信号を供給する
。

線ＥＳｌ乃至ＥＳ１６は、第２図に示したように、アン
ド回路４０及び４１へ選択的に接続される。

線ＥＳｌ乃至ＥＳ１６のうちの１本に信号が生じると、
アンド回路４０又は４１の対応するアンド・ゲートが開
かれて、このとき母線３９上にあったキー・バイトがＡ
レジスタ３７又はＢレジスタ３８へ転送される。

最後に、第６図のパルス波形図をも参照しながら、第２
図の暗号処理装置の全体的な動作について説明する。

暗号化又は暗号解読されるべきデータ・フィールド（１
６バイトまで）は、暗号処理操作の開始時にデータ・レ
ジスタ３０ヘロードされる。

このため、データ・バイト入力制御信号ＤＢＥが発生さ
れて、データ・フィールドの最初の１バイトが、母線３
１からアンド回路３２を通って、データ・レジスタ３０
の右端の８個のビット位置へ同時にロードされる。

信号ＤＢＥはまた、前述のようにして、８個のクロック
・パルスＴＥの発生を開始させる。

これらのクロック・パルスＴＥは、データ・レジスタ３
０の内容を８ビット位置だけ左方向ヘンフトさせ、その
結果、データ・レジスタ３０の右端の８個のビット位置
が空になって、次のデータ・バイトを受取ることができ
るようになる。

このプロセスは、最初のデータ・バイトがデータ・レジ
スタ３０の左端に達するまで１６回繰返される。

データ・フィールドの長さを示す長さコードは、データ
・フィールドがデータ・レジメタ３０ヘロードされる前
に、レジスタ１４０ヘロードされる。

入力制御信号ＤＢＥは、オア回路１４７を通ってアンド
回路１４１へ供給され、これを条件付ける。

これにより、長さコードによって指定されたビット数を
表わす２進値が、ビット・カウンタ１５６にプリセット
される。

暗号キーの各バイトは、データ・レジスタ３０へノテー
タ・バイトのロードと同時に、母線３９からＡレジスタ
３７及びＢレジスタ３８へロードされる。

これは、前述のように、カウンタ１８４の制御のもとに
、アンド回路４０及び４１を介して行なわれる。

暗号処理をリクエストしたユニットは、２キー・バイト
毎にキー・バイト入力制御信号ＫＢＥを発生して、カウ
ンタ１８４を歩進させる。

このプロセスは、暗号キーの１６バイトがすべてＡレジ
スタ３７及びＢレジスタ３３ヘロードされてしまうまで
続けられる。

次に、方式制御信号Ｖ／Ｅが線９９を介してフリップ・
フロップ回路９８へ印加される（第４図）。

この信号Ｖ／Ｅは、暗号化操作がリクエストされたとき
には、２進＋Ｉ Ｏ＋＋の値をとり、従ってフリップ・
フロップ回路９８は゛０″状態に保たれる。

これに対し、暗号解読がリクエストされたときには、フ
リップ・フロップ回路９８は、２進ＩＩ １１１の信号
Ｖ／Ｅにより゛１″状態にセットされる。

以下の説明では、暗号化操作がリクエストされ、従って
、信号Ｖ／Ｅ及びフリップ・フロップ回路９８が共にＯ
ｌ＋状態にあるものとする。

第２図の装置による暗号化操作は、線１４３上の開始信
号（第６図のパルスａ）で単安定フリップ・フロップ回
路１４４を付勢して、線Ｔ１ヘクロツク信号（パルスｂ
）を発生させることにより開始される。

このクロック信号は、オア回路５１を通ってアンド回路
４４へ印加され、これを条件付けることにより、Ａレジ
スタ３７の内容をキー・レジスタ４８へ転送させる。

この場合、Ａレジスタ３７の内容は、キー・レジスタ４
８のレジスタＫＲＩ及びＫＨ２へ同様に記憶される。

タイミング制イ卸可路３４は、次に、第５図の単安定ク
リップ・フロップ回路１４９の付勢によって、クロック
・パルスｔｌ（第６図のパルスＣ）を発生する。

このクロック・パルスｔ１は、アンド回路５５及び５８
を条件付けることにより、データ・レジスタ３０の左端
のビット位置にあるデータ・ビットとレジスタＫＲＩの
左端のビット位置にあるキー・ビットとを排他的オア回
路５６で組合わせて、その結果をバッファ・レジスタ６
０の左端のビット位置に記憶させる。

次に、線γγ上のキー・ビット及び線７８上のデータ・
ビットに応じて制御信号ＶＳＴＩ 。

ＶＳＴ５又はＶＳＴ１７を発生させるために、制御回路
３４からクロック・パルスｔ２（第６図のパルスｆ）が
発生されて、アンド回路１０３へ印加される（第４図）
。

説明の都合上、データ・ビットは１″の値を有し、キー
・ビットは°０″の値を有しているものとする。

従って、表２にも示したように、デコーダ９２は線９４
へ選択制御信号Ｃ２を発生し、これとクロック・パルス
ｔ２との存在により、アンド・ゲート１１７から制御信
号ＶＳＴ１７が発生される。

この制御信号ＶＳＴ１７は、前述のように、第５図の回
路１３２ 、１３３及び１３５を付勢して、１７個のシ
フト・パルスＳＨＰを発生させる。

これらのシフト・パルスＳＨＰは、オア回路７９を通っ
て、レジスタＫＲＩのシフト・クロック入力に印加され
、これにより、レジスタＫＲ１の内容は、１７ビツト位
置だけ左方向へ循環シフトされる。

タイミング制御回路３４からは、クロック・パルスｔ２
に続いてクロック・パルスｔ ３ （第６図のパルスｇ
）が単安定フリップ・フロップ回路１５４の付勢により
発生される。

その結果、選択信号Ｃ２によって条件付けられた第４図
のアンド・ゲ−ＮＯ６からオア回路１０９を介して制御
信号ＡＳＴが供給される。

この制御信号ＡＳＴは、第３図に示した加算器８４によ
る加算サイクルを開始させ、これにより、レジスタＫＲ
Ｉ及びＫＨ２の内容が加算される。

更ニ、クロック・パルスｔ３は、オア回路３５及び線３
３を通って、データ・レジスタ３０へ送られ、その内容
を１ビット位置だけ左方向へシフトさせる。

その結果、データ・レジスタ３０の左端のビット位置に
あって処理の終ったデータ・ビットがデータ・レジスタ
から除去され、代って、左端から２番目の位置にあった
データ・ビットが、次の処理のために、左端のビット位
置ヘシフトされる、クロック・パルスｔ３は、線６１を
介シてバッファ・レジスタ６０にも印加され、その内容
を１ビット位置だけ右方向にシフトさせる。

その結果、バッファ・レジスタ６０の左端のビット位置
が空になり、次の置換操作の結果を受取ることができる
ようになる。

また、第５図のビット・カウンタ１５６は、クロック・
パルスｔ３によって１だけ逆止進される。

以上で、最初のデータ・ビットに対する処理が終ったこ
とになる。

クロック・パルス上１乃至ｔ３によって制御される上述
の各操作は、データ・レジスタ３０に記憶されている各
データ・ビットについて繰返される。

最初のビットの処理から最後のビットの処理までの時間
は、第６図にＴ２で示されている。

この時間Ｔ２は、データ・レジスタ３０に記憶すれるデ
ータ・フィールドの長さ及びレジスタＫＲＩで実行され
る循環シフト（これは線７８上のデータ・ビット及び線
７７上のキー・ビットの値によって異なる）に関係して
いるので、一定ではない。

第６図のＴ２における第２ビツト・サイクルのところに
は、変更方式Ｃ３に対応する５ビット位置の循環シフト
が例示されている（パルスｈ）。

第５図のビット・カウンタ１５６のカウント値がＯに達
すると、線１５５に出力信号が発生されて、アンド回路
１６２を条件付け、そして単安定フリップ・フロップ回
路１６３を付勢する。

これにより、クロック信号Ｔ３（第６図のパルスＣ）が
発生される。

このクロック信号Ｔ３は、第２図のオア回路８１を通っ
て、アンド回路６４を条件付け、バッファ・レジスタ６
０の内容をデータ・レジスタ３０へ並列に転送させる。

これは、第１図のブロック１７における互換操作に対応
している。

データ・レジスタ３０及びバッファ・レジスタ６０のシ
フト方向は互いに反対であるから、この互換操作として
、ビットの対称的な入換えが行なわれたことになる。

かくして、データ・レジスタ３０には、変更されたデー
タ・フィールドが記憶され、次にこの変更されたデータ
・フィールドに対して、第１図のブロック１９に示した
新しい置換操作が開始される。

この置換操作は、Ｂレジスタ３８に記憶されている暗号
キーの半分によって制御される。

このため、Ｂレジスタ３８の内容は、既に述べたように
して、クロック信号Ｔ３の制御のもとにキー・レジスタ
４８へ転送される。

データ・レジスタ３０の内容とキー・レジスタ４８の内
容との排他的オアによる新しい置換操作は、前と同じよ
うに、クロック・パルスｔ１゜ｔ２及びｔ３によって制
御される。

このため、クロック信号Ｔ３によって付勢された単安定
フリップ・フロップ回路１６４は、その出力信号によっ
て回路１４９，１５０及び１５４を動作させて、これら
のクロック・パルスを順次に繰返し発生させる。

この繰返しサイクルの数は、ビット・カウンタ１５６に
よって監視される。

繰返しサイクルの全体の時間は、第６図にＴ４で示され
ている。

ビット・カウンタ１５６は、前と同じように、データ・
レジスタ３０の最後のビットが処理されたときに、線１
５５へ出力信号を出す。

これで、第１図のブロック１９の置換操作が完了したこ
とになる。

バッファ・レジスタ６０の内容は、第１図のブロック２
３における最後の置換の準備のために、オア回路８１へ
のクロック信号Ｔ５（第６図のパルスｄ）の印加によっ
てデータ・レジスタ３０へ戻される。

クロック信号Ｔ５は、ビット・カウンタ１５６からの出
力信号によって条件付けられるアンド回路１６８及び単
安定フリップ・フロップ回路１７０の働きにより発生さ
れる。

このクロック信号Ｔ５は、オア回路５１にも供給されて
、アンド回路４４を条件付け、Ａレジスタ３７の内容を
キー・レジスタ４８へ転送させる。

また、ビット・カウンタ１５６の出力信号は、オア回路
１４７を通ってアンド回路１４１を条件付け、従って、
長さコード・レジスタ１４０にある長さコードによって
指定されたバイト数が、デコーダ１５３でビット数に変
換されて、再びビット・カウント１５６にロードされる
。

これで、第１図のブロック２３における置換操作の準備
が完了したことになる。

ブロック２３の置換操作は、第６図に示した時間Ｔ６の
ところで実行される。

排他的オア回路５６で行なわれるビットの置換は、時間
Ｔ２及びＴ４で行なわれたものと大体同じであるが、次
の点が異なっている。

まず、排他的オア回路５６の出力に生じた結果信号は、
アンド回路８２及び線７０を通って、データ・レジスタ
３０へ直接戻される。

線７０は、データ・レジスタ３０の右端のビット位置に
接続されており、従って、排他的オア５６からの各出力
ビツトは、まずこのビット位置に記憶される。

データ・レジスタ３０へ戻されたビットは、排他的オア
操作の後で発生されるクロック・パルスｔ３により、１
ビット位置だけ左方向へシフトされ、その結果、データ
・レジスタ３０の右端のビット位置は、次の置換ビット
を受取ることができるようになる。

アンド回路８２は、第５図のフリップ・フロップ回路１
７４から発生されるクロック信号Ｔ６（第６図のパルス
ｉ）によって条件付けられる。

既に述べたように、このフリップ・フロップ回路１７４
は、クロック信号Ｔ５によって付勢された単安定フリッ
プ・フロップ回路１７２がらの出力信号により、４１１
１１状態ヘスイツチされ、そしてビット・カウンタ１５
６が出力信号を線１５５へ出したときに、アンド回路１
７６の出力によって０”′状態ヘリセットされる。

アンド回路１７６から線１７７へ出された出力信号は、
暗号化操作の終了を表示する。

このとき、データ・レジスタ３０には、元の入力データ
・フィールドが暗号化された形で記憶されている。

なお、最後に置換されたビットは、データ・レジスタ３
０の右端のビット位置にある。

データ・レジスタ３０に記憶されている暗号データは、
バイト単位で出力母線８３の方へ読出される。

この読出しは、入力データ・バイトをデータ・レジスタ
３０ヘロードしたときと同じような方法で行なわれる。

母線８３の８本の線は、データ・レジスタ３０の左端の
８個のビット位置へ態別に接続されており、暗号データ
の各バイトが母線８３へ読出される度に、データ・レジ
スタ３０の内容は、前述のようにして、８ビット位置ず
つ左方向へシフトされる。

暗号解読装置は、第１図のブロック１８，２２及び２４
における暗号キーの変更を除いて、上述の暗号化操作と
同じようにして実行される。

暗号解読操作の開始時に、まず第４図のフリップ・フロ
ップ回路９８が、２進ｎ １． ＋１の制御信号Ｖ／Ｅ
によりＮ １１１状態にセットされ、従って出力線１０
１へ信号が出される。

この結果、デコーダ９２からの選択信号Ｃ１及びＣ２に
よるアンド・ゲートの条件付けは、暗号化のときと同じ
であるが、選択信号Ｃ３及びＣ４によって条件付けられ
るアンド・ゲートは、暗号化のときとは異なっている。

即ち、出力線１０１に信号が出されるので、選択信号Ｃ
３は、アンド・ゲート１１５０代りにアンド・ゲート１
１４を条件付けて、クロック・パルスｔ２をオア回路１
１８の方へ通し、従って、暗号解読時に選択信号Ｃ３が
発生されると、制御信号ＶＳＴ５に代って制御信号ＶＳ
Ｔ１が発生される。

制御信号ＶＳＴ５は、第５図の回路１２２゜１２３及び
１２５を付勢して、一連の５個のシフト・パルスを発生
させるが、制御信号ＶＳＴ１は、レジスタＫＲ，１の内
容を１ビット位置シフトさせるだけである。

残りの暗号解読ステップにおいては、制御信号ＶＳＴ１
は、カウンタ１２５の出力信号と団じように、回路１４
９，１５０及び１５４の動作を制御する。

また、暗号解読のときには、第４図のアンド回路１０２
が選択信号Ｃ３によって条件付けられることなく、従っ
て制御ＡＳＴが発生されないので、表２に示したように
、この選択信号Ｃ３に対応する変更方式においては、第
３図の加算器８４による加算操作は行なわれない。

暗号解読時に第４図のデコーダ９２から選択信号Ｃ４が
発生された場合には、アンド・ゲート１１３に代ってア
ンド・ゲート１１６が条件付けられ、クロック・パルス
ｔ２を通す。

従って、制御信号ＶＳＴＩではなく制御信号ＶＳＴ５が
発生され、これによりレジスタＫＲＩの内容が、５ビッ
ト位置だけ左方向に循環シフトされる。

選択信号Ｃ４は、アンド・ゲート１０８をも条件付けて
、クロック・パルスｔ３を通し、これにより加算制御信
号ＡＳＴが発生される。

これに対し、前述の暗号化操作においては、アンド・ゲ
ート１０８は禁止されたままであり、従って、選択信号
Ｃ４が発生されても、加算操作は行なわれない（表２参
照）。

第２図の暗号処理装置による暗号解読の残りの操作は、
暗号化のときと同じである。

以上、本発明の良好な実施例について説明してきたが、
本発明は勿論これに限定されるものではない。

例えば、排他的オア回路５６による置換操作及び算術置
換回路７５の加算器８４による置換操作の代りに、他の
既知の置換操作を利用することができる。

また、この置換操作自体にしても、論理演算又は算術演
算の代りに、例えばテーブル・ルック・アップを利用し
てもよい。

この場合、排他的オア回路５６への入力に相当するもの
として、所望の置換ビットを記憶している記憶位置のア
ドレスが使用される。

このような、テーブル・ルッり・アップの利用は、暗号
処理されるべきデータ・セグメント及びキー・セグメン
トが２以上のビットから戒っている場合に有用である。

算術置換回路７５の代りにデープル・ルック・アップを
用いた場合には、レジスタＫＲＩ及びＫＲ２の内容の全
部又は一部がアドレス値として用いられ、これにより所
望の置換値がチーフルから読出されて、レジスタＫＲＩ
及びＫＲ２の両方又は一方に送られる。

記憶装置（テーブル）の利用による置換操作には、単に
記憶されている置換値を変えるだけで置換方式を異なっ
たものにすることができるという利点がある。

キー・ビットの互換も、シフト動作の代りに、別の独立
した回路を用いて行なうことができる。

この場合、キー・ビット互換回路は、置換回路７５と並
列又は直列に接続され、その接続線は、所望のビット互
換を行ない得るように配線される。

この配線は、固定及び可変の倒れでもよい。

また、前述の実施例においては、変更方式選択信号Ｃ１
乃至Ｃ４は、固定パターンに従って発生されていたが、
必らずしもこのような発生方法をとる必要はなく、暗号
化の効果を高めるために、選択信号Ｃ１乃至Ｃ４と線１
７及び７８上の入力信号との関係を可変にして、例えば
所定回数の暗号処理ステップが実行された後に、暗号処
理パターンを変えることも可能である。

その場合には、デコーダ９２０代りに、例えばプログラ
ム可能な論理配列（ＰＬＡと呼ばれている）が用いられ
る。

このようなキー変更方式を採用すると、可能な選択信号
の数が４よりもかなり多くなるので、特に順次に処理さ
れるべきデータ・セグメント及びキ〒・セグメントが２
以上のビットから成っている場合には、暗号化の効果を
更に高めることができる。

上述の他にも、タイミング制御回路３４、変更方式制御
回路７６などの回路を、適切にプログラムされたマイク
ロプロセッサで置き換えることができる。

マイクロプロセッサの使用は、特にクロック信号ｔ１
、ｔ２ 、ｔ３ 、Ｔ１．Ｔ３ ｔＴ５及びＴ６の発生
に適している。

同様に、加算器８４による加算操作をマイクロプロセッ
サの演算装置で行なってもよい。

レジスタＫＲＩの内容の循環シフトについても同様であ
る。

１つのデータ・フローにおける個々のデータ・フィール
ドは、互いに独立して暗号処理を受けるので、上述のよ
うな暗号処理を高速で行なう必要がある場合には、第２
図に示したような装置を数台並列に動作させればよい。

また、パイプラインの考え方を導入すると、暗号処理装
置の処理能力を高めることができる。

この場合、第１図のブロック１６，１９及び２３におけ
る３種類の置換ステップの各々について、第２図に示し
たような装置が１台ずつ備えられ（ただし、バッファ・
レジスタ６０は用いられない）、各装置の排他的オア回
路５６からの出力信号は次の装置へ送られる。

このため、データ・レジスタ３０は、両方向にシフトで
きるように構成される。

第１図に従えば、３台の装置が用いられることになり、
最初の装置と２番目の装置及びこれと３番目の装置は、
共通のデータ・レジスタ３０を介して直列に接続される
。

このように構成された暗号処理装置を用いると、各デー
タ・フィールドは、前のデータ・フィールドに対する第
１暗号処理サイクル（ブロック１９の置換ステップ）が
終って、その結果が次の装置のデータ・レジスタ３０へ
転送されてしまうと、直ちに最初の置換操作を受けるこ
とができる。

か（して、３つのデータ・フィールドに対する暗号処理
をオーバーラツプ方式で行なうことができる。

【図面の簡単な説明】

第１図は本発明で用いられる暗号法のフローチャート、
第２図は本発明の良好な実施例を示すブロック図、第３
図は第２図の算術置換装置７５のフロック図、第４図は
第２図の変更方式制御回路７６の一部を示すブロック図
、第５図は第２図の変更方式制御回路７６の残りの部分
及びタイミング制御回路３４の詳細を示すブロック図、
第６図は第２図の装置で用いられる種々のクロック・パ
ルスのタイミングを示す波形図である。 ３０・・・・・・データ・レジスタ、３１・・・・・・
データ入力母線、３７・・・・・・Ａレジスタ、３８・
・・・・・Ｂレジスタ、３９・・・・・・キー人力母線
、４８・・・・・・キー・レジスタ、５６・・・・・・
排他的オア回路、６０・・・・・・バッファ・レジスタ
、７４・・・・・・キー変更回路、７５・・・・・・算
術置換装置、７６・・・・・・変更方式制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 暗号処理されるべきデータを保持するためのデータ
   保持手段と、 暗号処理を制御する暗号キーを保持するためのキー保持
   手段と、 上記データ保持手段及び上記キー保持手段からデータ及
   び暗号キーを各々１セグメントずつ取出すための手段と
   、 該手段によって取出された１セグメントのデータ及び暗
   号キーを用いて変換されたデータを生成するための変換
   手段と、 上記１セグメントのデータ及び暗号キーに応答して、複
   数のキー変更方式の中から特定の変更方式を選択して、
   該選択された変更方式により上記キー保持手段に保持さ
   れている暗号キーを変更するためのキー変更手段とより
   成る暗号処理装置。 ２ 上記変換手段は、上記１セグメントのデータ及び暗
   号キーを論理的に組合わせるための論理手段と、該論理
   手段からの出力に互換操作を施して上記データ保持手段
   へ戻すための互換手段とを有する特許請求の範囲第１項
   記載の暗号処理装置。 ３ 上記互換手段は、上記論理手段からの出力を上記デ
   ータ保持手段におけるデータ保持順序とは逆の順序で保
   持するためのバッファ・レジスタと、該バッファ・レジ
   スタの内容を上記逆の順序のままで上記データ保持手段
   へ戻すための手段とを有する特許請求の範囲第２項記載
   の暗号処理装着。 ４ 上記キー保持手段は、上記暗号キーを半分ずつ保持
   スるための第ルジスタ及び第２レジスタと、該第ルジス
   タ又は該第２レジスタの内容を二重に保持するための第
   ３レジスタ及び第４レジスタとを有する特許請求の範囲
   第１項、第２項又は第３項記載の暗号処理装置。 ５ 上記キー変更手段は、上記１セグメントのデータ及
   び暗号キーに応答して、特定の変更方式を選択するため
   の変更方式制御回路と、該回路の出力に応答して上記第
   ３レジスタ及び第４レジスタの内容を加算するための加
   算器と、上記回路の出力に応答して上記第３レジスタの
   内容を所定数のビット位置だけ循環シフトするための手
   段とを有する特許請求の範囲第４項記載の暗号処理装置
   。