KR100736673B1 - 반도체 소자 테스트 장치 - Google Patents

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KR100736673B1
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Abstract

본 발명은 테스트 패턴 프로그램을 기초로 반도체 소자의 테스트에 필요한 논리적 테스트 패턴 데이터를 생성하는 패턴 생성부와, 상기 패턴 생성부에서 전달되는 테스트 패턴 데이터를 기초로 DUT로 전달할 물리적 테스트 패턴 데이터와 테스트 기대치 데이터로 변환하는 데이터 선택부와, 상기 물리적 테스트 패턴 데이터를 테스트 수행을 위해서 설정되는 시간 지연값을 기초로 원하는 테스트 파형으로 변환하는 포맷 제어부와, 상기 테스트 파형을 상기 DUT로 인가하는 드라이버부와, 상기 DUT로부터의 상기 테스트 파형에 대응한 출력을 수신하여 테스트 수행 데이터를 출력하는 출력 비교부와, 상기 테스트 수행 데이터를 상기 테스트 기대치 데이터와 비교하여 상기 DUT의 불량 여부를 판단하는 테스트 비교부를 포함하는 반도체 소자 테스트 장치에 관한 것이다.
본 발명에 따르면, 종래의 반도체 소자 테스트 장치에서 다양한 타이밍 생성을 위해서 사용하던 구성을 시간 지연만으로 생성하여 반도체 소자 테스트 장치의 테스트 효율 및 반도체 소자 테스트 장치의 제조 비용을 감소시킬 수 있다.
반도체 소자 테스트 장치, 패턴 생성, 채널, DUT(device under test), 파형 변환, 디스큐(deskew), 다중화/역다중화, 재동기, 라운드 트립(round trip) 지연, 비트 이동, 레이턴시(latency)

Description

반도체 소자 테스트 장치{TESTER FOR TESTING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 반도체 소자 테스트 장치의 예시적인 블록도.
도 2는 종래 기술에 반도체 소자 테스트 장치에서의 테스트 파형 변환의 예를 나타내는 도면.
도 3은 본 발명에 따른 반도체 소자 테스트 장치의 예시적인 블록도.
도 4는 본 발명에 따른 반도체 소자 테스트 장치에서의 테스트 파형 변환의 예를 나타내는 도면.
도 5는 본 발명에 따른 반도체 소자 테스트 장치의 실제 구현예를 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 소자 테스트 장치 110: 패턴 생성부
120: 타이밍 생성부 130: 포맷 제어부
140: 드라이버부 150: 비교부
160: 테스트 결과 저장부 180: DUT
210: 패턴 생성부 220: 데이터 선택부
230: 포맷 제어부 240: 드라이버부
250: 출력 비교부 260: 테스트 비교부
270: 레이턴시 제어부 280: 다중화부
290: 역다중화부 300: 타이밍 제어부
310: 비트 이동부 320: 디스큐 제어부
330: 테스트 결과 전송부 380: DUT
본 발명은 반도체 소자 테스트 장치에 관한 것으로, 더욱 구체적으로는 종래의 반도체 소자 테스트 장치에서 다양한 타이밍 생성을 위해서 사용하던 구성을 시간 지연만으로 생성하여 테스트 효율 및 제조 비용을 감소시킬 수 있는 반도체 소자 테스트 장치에 관한 것이다.
반도체 소자 테스트 장치는 제조된 반도체 소자의 불량 여부를 테스트하는 장치이다. 이러한 반도체 소자 테스트 장치는 특히 메모리 소자의 테스트를 위해서 사용되는 경우가 많기 때문에 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM의 개발 상황에 따라서 설계되어 개발된다.
현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.
이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 반도체 소자 테스트 장치도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 반도체 소자 테스트 장치를 구현하여 테스트 비용을 절감할 수 있어야 한다.
반도체 소자 테스트 장치, 특히 그 중에서도 메모리 테스트 장치는 전형적으로 메모리 컴포넌트 또는 SIMM 또는 DIMM 구성으로 되어 있는 메모리 모듈을 테스트하고 검증하는데 사용된다. 이러한 반도체 소자 테스트 장치는 메모리 모듈 또는 메모리 컴포넌트가 실제 컴퓨터 시스템 등에 장착되어 사용되기 전에 메모리 모듈 또는 컴포넌트 상의 기능상 결함이 존재하는지의 여부를 검출하게 된다.
반도체 소자 테스트 장치는 크게 하드웨어 반도체 소자 테스트 장치와 PC 환경에서 실행되는 소프트웨어 진단 프로그램으로 구별될 수 있다. 그러나 소프트웨어 진단 프로그램은 메모리 모듈 또는 컴포넌트가 실제 컴퓨터 상에 장착되어 사용되는 경우 메모리의 상태를 진단하기 때문에 반도체 메모리 생산과정에서는 하드웨어 메모리 테스트 장치를 주로 사용하게 된다.
이러한 하드웨어 반도체 소자 테스트 장치는 ATE(automatic test equipment)라고 불리는 고급 사양의 테스트 장치와, 중급(medium range) 메모리 테스트 장치, 저급(low-end) 메모리 테스트 장치 등으로 구분할 수 있다.
메모리 소자의 테스트 공정을 수행하기 위해 전형적으로 고급 사양의 테스트 장치인 ATE를 사용한다. 이러한 종래의 ATE는 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함하며 이를 위한 테스트 패턴의 생성과 타이밍 생성 등 다양한 기능을 가지고 있다. 그러나 메인프레임 등 부피가 크고 고가인 전용 장비를 사용하여 제작되는 것이므로 제작 비용이 높은 단점이 있다.
도 1은 종래 기술에 반도체 소자 테스트 장치의 예시적인 블록도이다.
도시되듯이 종래의 반도체 소자 테스트 장치는 패턴 생성부(110)와, 타이밍 생성부(120)와, 포맷 제어부(130)와, 드라이버부(140)와, 출력 비교부(150)와, 테스트 결과 저장부(160)를 포함한다. 이러한 구성 요소 이외에도 예컨대 DC 테스트를 위한 전원 제어부 구성이나 클럭 생성을 위한 구성이나 제어를 위한 구성, 테스트될 반도체 소자인 DUT(180)의 동작을 위해서 전원을 공급하는 구성이나 DUT(180)로 테스트 패턴 데이터를 중계하고 DUT(180)로부터 테스트 수행 결과를 수신하는 구성이나 외부로부터 테스트 패턴 프로그램을 수신하는 구성이나 테스트 결과를 외부로 전송하는 구성 등이 포함될 수 있으나 이에 대한 설명은 생략한다.
패턴 생성부(110)는 테스트 패턴 프로그램을 기초로 DUT(180)의 테스트에 필요한 테스트 패턴 데이터를 생성한다. 테스트 패턴 프로그램은 예컨대 테스트를 수행하기 위해서 다양한 형태의 동작을 수행하는 인스트럭션을 포함하도록 작성되며, 패턴 생성부(110)는 이러한 테스트 패턴 프로그램을 예컨대 외부의 저장 장치 등으로부터 수신하여 이를 해석하여 테스트 패턴 데이터를 생성한다. 이러한 테스트 패턴 데이터는 DUT(180)에 입력되는 명령어, 주소, 데이터 등의 데이터를 포함하며, 또한 생성되는 테스트 패턴 데이터와 대응하여 테스트 기대치 데이터가 생성된다.
타이밍 생성부(120)는 패턴 생성부(110)에서 생성된 테스트 패턴 데이터를 다양한 형태의 파형으로 변환하기 위한 기준이 되는 타이밍 에지(edge)를 생성한다. 이러한 타이밍 에지는 원활한 파형 변환을 위해서 다수의 클럭을 이용하여 생성된다.
포맷 제어부(130)는 테스트 패턴 데이터를 타이밍 에지를 기초로 변환하여 원하는 파형으로 변환한다.
파형 변환에 대해서 좀 더 상세히 설명하면 다음과 같다.
도 2는 종래 기술에 반도체 소자 테스트 장치에서의 테스트 파형 변환의 예를 나타내는 도면이다.
도시되듯이 패턴 생성부(110)에서는 테스트 패턴 데이터를 생성한다. 한편 타이밍 생성부(120)에서는 도시된 바와 같이 다수개의 클럭(ACLK, BCLK, CCLK)을 사용하여 다수의 타이밍 에지를 생성한다. 타이밍 생성부(120)에서 이러한 다수개의 클럭을 사용할 수밖에 없는 이유는 원하는 시점에 원하는 패턴 데이터를 변환하기 위한 기준을 위해서 다수의 클럭을 이용할 수밖에 없기 때문이다. 이러한 다수의 클럭은 특히 비동기(asynchronous) 반도체 소자의 테스트를 위한 패턴 데이터의 생성을 위해서 사용된다.
포맷 제어부(130)는 각 타이밍 에지를 기초로 원하는 테스트 파형으로 변환한다. 예컨대 클럭 ACLK를 이용하는 경우 NRZA 또는 /NRZA라는 테스트 파형으로 변환할 수 있다. 여기서 "NRZ"는 테스트 패턴 데이터가 "1"인 사이클에서는 "0"을 리턴하지 않는 변환을 의미하며, "A"는 클럭 ACLK를 통해서 변환되는 것을 의미하며, "/"는 반전을 의미한다. 또한 클럭 BCLK를 이용하는 경우 NRZB 또는 /NRZB라는 테스트 파형으로 변환할 수 있다. 또한 클럭 CCLK를 이용하는 경우 NRZC 또는 /NRZC라는 테스트 파형으로 변환할 수 있다. 그리고 클럭 BCLK와 클럭 CCLK를 동시에 이용하는 경우 NRZBC 또는 /NRZBC라는 테스트 파형으로 변환할 수 있다. 이와 같이 다수의 클럭을 사용함으로써 변환되는 테스트 파형도 다양하게 형성될 수 있다.
드라이버부(140)는 변환된 테스트 파형을 DUT(180)에 전송하기 위한 구성이다.
비교부(150)는 DUT(180)에 인가된 테스트 파형에 의해서 DUT(180)의 동작이 수행된 후 DUT(180)로부터 출력된 테스트 수행 데이터와 패턴 생성부(110)에서 생성되는 테스트 기대치 데이터와 비교하여 DUT(180)의 테스트를 수행한다.
테스트 결과 저장부(160)는 비교부(150)의 결과를 기초로 테스트 결과를 저장한다. 예컨대 불량이 발생한 메모리 소자에 대한 정보를 저장한다.
전술한 바와 같이 이러한 종래의 ATE는 매우 고가의 장비이므로 반도체 제조 업체의 측면에서 생산 비용을 최소화하여 경쟁력을 높이기 위해서는 이러한 고비용의 ATE를 효율적으로 설계하는 것이 바람직하다. 이러한 반도체 소자 테스트 장치 특히 ATE의 효율적인 설계를 위해서는 테스트 패턴의 생성과 타이밍 생성 등의 기능을 최적화하는 것이 필요하다.
특히 타이밍 생성부(120)의 타이밍 생성 기능은 비용이 고가이며 특히 고속으로 동작하는 반도체 소자의 테스트를 위한 정밀한 타이밍 생성을 구현하기가 어렵다는 단점이 있다. 전술한 다수의 클럭을 이용하여 타이밍을 생성하는 기능은 특 히 비동기 소자의 경우 그 의의가 있지만 반도체 소자 테스트의 주요 부분인 동기(synchronous) 메모리 소자의 테스트를 위해서는 최적화되어 있지 않은 상황이다.
또한 변환된 테스트 파형을 DUT(180)로 전송하는 경우 일정 사이클 동안 지연하거나 또는 테스트 기대치 데이터를 DUT(180)로부터 출력되는 데이터와의 비교하기 위해서 일정 사이클 동안 지연하게 되는 경우가 있을 수 있다. 이러한 지연은 변환 이후에 이루어지므로 변환 이후에도 각 지연을 고려하여 다시 실제적인 변환이 수행될 수 있다.
또한 패턴 생성부(110)에서 생성되는 테스트 패턴 데이터는 DUT(180)의 각 채널, 예컨대 DUT(180)의 핀에 따라서 변환이 수행되어야 한다. 이러한 핀에 대한 변환은 포맷 제어부(130)로 테스트 패턴 데이터가 인가되기 전에 수행된다. 이 경우 DUT(180)의 핀에 대응하여 각 핀에 인가될 테스트 패턴 데이터의 다중화를 수행하게 된다. 그러나 이러한 과정 역시 각 핀에 대응해서 수행되므로 자원의 낭비를 가져올 수 있다는 단점이 있다.
본 출원인은 이러한 종래 반도체 소자 테스트 장치의 단점들을 개선하는 경우 보다 효율적인 반도체 소자 테스트 장치의 개발이 가능할 것이라는 점에 착안하여 본 발명을 이루게 되었다.
본 발명의 목적은 종래의 반도체 소자 테스트 장치에서 다양한 타이밍 생성을 위해서 사용하던 구성을 시간 지연만으로 생성하여 테스트 효율 및 제조 비용을 감소시킬 수 있는 반도체 소자 테스트 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 테스트 패턴 프로그램을 기초로 DUT의 테스트에 필요한 논리적 테스트 패턴 데이터를 생성하는 패턴 생성부와, 상기 패턴 생성부에서 전달되는 테스트 패턴 데이터를 기초로 상기 DUT로 전달할 물리적 테스트 패턴 데이터와 테스트 기대치 데이터로 변환하는 데이터 선택부와, 상기 물리적 테스트 패턴 데이터를 테스트 수행을 위해서 설정되는 시간 지연값을 기초로 원하는 테스트 파형으로 변환하는 포맷 제어부와, 상기 테스트 파형을 상기 DUT로 인가하는 드라이버부와, 상기 DUT로부터의 상기 테스트 파형에 대응한 출력을 수신하여 테스트 수행 데이터를 출력하는 출력 비교부와, 상기 테스트 수행 데이터를 상기 테스트 기대치 데이터와 비교하여 상기 DUT의 불량 여부를 판단하는 테스트 비교부를 포함하는 반도체 소자 테스트 장치를 제공한다.
본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 물리적 테스트 패턴 데이터를 상기 DUT에 기록하거나 또는 상기 테스트 기대치 데이터와 상기 테스트 수행 데이터의 비교를 위해서 상기 물리적 테스트 패턴 데이터 또는 상기 테스트 기대치 데이터를 일정 사이클 동안 지연하는 것에 의해서 레이턴시를 제어하여 상기 포맷 제어부로 인가하는 레이턴시 제어부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 파형을 상기 DUT의 동작 속도에 적합하도록 다중화하는 다중화부와, 상기 테스트 수행 데이터를 상기 테스트 비교부에서의 상기 테스트 기대치 데이터와의 비교에 적합한 동작 속도로 역다중화하는 역다중화부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 파형을 상기 다중화부에 인가하기 전에 오버샘플링을 수행하는 타이밍 제어부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 오버샘플링을 수행한 이후에 상기 테스트 파형을 비트 단위로 이동하여 상기 다중화부로 인가하는 비트 이동부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 파형을 상기 드라이버부를 통하여 DUT로 전송하기 전에 또는 상기 DUT로부터 상기 테스트 수행 데이터를 상기 출력 비교부를 통하여 수신한 후 상기 DUT의 각 채널에 발생하는 타이밍 스큐를 보상하는 디스큐 제어부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 디스큐 제어부는 상기 DUT의 각 채널 별로 타이밍 스큐를 설정하여 타이밍 스큐를 보상할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 다중화부에 의해서 다중화된 테스트 파형을 상기 드라이버부를 통하여 DUT로 전송하기 전에 또는 상기 DUT로부터 상기 테스트 수행 데이터를 상기 출력 비교부를 통하여 수신한 후 상기 DUT의 각 채널에 발생하는 타이밍 스큐를 보상하는 디스큐 제어부를 더 포함하며, 상기 디스큐 제어부는 상기 타이밍 스큐값이 미리 지정된 값보다 큰 경우 상기 비트 이동부를 통하여 상기 타이밍 스큐를 일부 보상하도록 상기 비트 이동부와 연동될 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 디스큐 제어부는 상기 DUT의 각 채널 별로 타이밍 스큐를 설정하여 타이밍 스큐를 보상할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 드라이버부는 상기 테스트 파형을 "High", "Low", "Termination"의 3가지 레벨로 상기 DUT로 인가할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 출력 비교부는 상기 DUT로부터의 상기 테스트 파형에 대응한 출력을 수신하여 미리 지정된 임계값을 기준으로 비교하여 상기 테스트 수행 데이터를 출력할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 임계값은 가변적으로 설정될 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 출력 비교부는 상기 임계값을 기준으로 일정한 윈도우를 설정한 후 상기 윈도우를 벗어나는 신호에 대해서만 출력 레벨을 결정하여 상기 테스트 수행 데이터를 생성할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 비교부는 상기 반도체 소자 테스트 장치와 상기 DUT 사이의 라운드 트립 지연을 고려하여 상기 테스트 수행 데이터의 재동기를 수행하는 재동기부와, 상기 테스트 기대치 신호를 상기 라운드 트립 지연에 따라서 지연시키는 라운드 트립 지연 보상부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 패턴 생성부 는 상기 물리적 테스트 패턴 데이터로의 변환을 위해 상기 DUT의 각 채널을 기초로 한 제어 플래그를 형성하여 상기 데이터 선택부로 전달하며, 상기 데이터 선택부는 미리 지정된 다수개의 데이터 선택 테이블을 참조하여 상기 제어 플래그를 기초로 상기 DUT의 각 채널별로 전송될 상기 물리적 테스트 패턴 데이터로 변환할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 패턴 데이터는 명령어, 주소, 데이터 신호를 포함하며, 상기 테스트 비교부는 불량으로 판단된 상기 DUT의 주소, 데이터 정보, 상기 불량이 발생한 테스트 패턴 프로그램의 패턴 주소 중 어느 하나 이상을 저장하는 테스트 결과 저장부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 패턴 데이터는 명령어, 주소, 데이터 신호를 포함하며, 상기 패턴 생성부는 상기 테스트 비교부에서 불량으로 판단된 상기 DUT의 주소, 데이터 정보, 상기 불량이 발생한 테스트 패턴 프로그램의 패턴 주소 중 어느 하나 이상을 저장하는 테스트 결과 저장부를 더 포함할 수 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 비교부의 상기 DUT의 불량 여부를 판단한 결과를 외부의 장치로 전송하는 테스트 결과 전송부를 더 포함할 수 있다.
이하, 본 발명의 반도체 소자 테스트 장치를 첨부한 도면을 참조로 하여 보다 구체적으로 설명한다.
도 3은 본 발명에 따른 반도체 소자 테스트 장치의 예시적인 블록도이다.
도시되듯이 본 발명에 따른 반도체 소자 테스트 장치는 패턴 생성부(210)와, 데이터 선택부(220)와, 포맷 제어부(230)와, 드라이버부(240)와, 출력 비교부(250)와, 테스트 비교부(260)를 포함한다. 또한 레이턴시 제어부(270)와, 다중화부(280)와, 역다중화부(290)와, 타이밍 제어부(300)와, 비트 이동부(310)와, 디스큐 제어부(320)와, 테스트 결과 전송부(330)를 더 포함할 수 있다.
본 발명에 따른 반도체 소자 테스트 장치는 특히 반도체 소자 테스트 장치의 효율적인 구성을 위해서 최적화되어야 하는 테스트 패턴 데이터의 생성이나 포맷 변환 등의 역할을 수행하는 기능을 포함하는 것을 특징으로 하며, 이에 따라서 포맷 변환된 테스트 파형을 DUT(380)로 인가하거나 DUT(380)로부터 수신한 결과를 비교하여 테스트 수행 데이터로 복원하고 이를 테스트 기대치 데이터와 비교하여 DUT(380)의 불량 여부를 판단하는 구성을 포함하고 있다.
또한 이러한 구성 이외에도 실제 사용 시에는 드라이버부(240)로부터 다수의 DUT에 테스트 파형을 분배하기 위한 구성이나 다수의 DUT로부터의 테스트 수행 결과를 수신하기 위한 구성 등이 더 포함될 수도 있으나 이에 대해서는 설명을 생략한다.
패턴 생성부(210)는 테스트 패턴 프로그램을 기초로 테스트될 반도체 소자, 즉 DUT(380)의 테스트에 필요한 논리적 테스트 패턴 데이터를 생성한다. 이러한 패턴 생성부(210)는 예컨대 테스트 수행자가 작성한 테스트 패턴 프로그램을 컴파일한 후 이를 기초로 논리적 테스트 패턴 데이터를 생성한다. 테스트 패턴 데이터는 명령어, 주소, 데이터 신호를 포함하며, 또한 데이터 선택부(220)의 원활한 동작을 위해서 DUT(380)의 각 채널, 예컨대 각 핀을 기초로 한 제어 플래그를 형성하여 데이터 선택부(220)로 전달할 수도 있다.
데이터 선택부(220)는 패턴 생성부(210)에서 전달되는 테스트 패턴 데이터를 기초로 DUT(380)로 전달할 물리적 테스트 패턴 데이터와 테스트 기대치 데이터로 변환한다. 즉 패턴 생성부(210)에서 생성된 논리적 테스트 패턴 데이터가 실제 DUT(380)의 모든 채널에 동일하게 전달되는 것이 아니라 각 채널에 대해서 변환되어 전송되는 것이며, 이를 위해서 데이터 선택부(220)는 DUT(380)의 각 채널에 전달될 물리적 테스트 패턴 데이터로 변환한다.
또한 패턴 생성부(210)에서 제어 플래그를 형성하여 데이터 선택부(220)로 전송하는 경우 데이터 선택부(220)는 제어 플래그를 기초로 미리 설정된 변환 루틴을 이용하여 변환이 가능하므로 변환 속도가 향상될 수 있다. 즉 데이터 선택부(220)는 미리 지정된 다수개의 데이터 선택 테이블을 가지고 있다가 제어 플래그를 기초로 DUT(380)의 각 채널별로 전송될 물리적 테스트 패턴 데이터로 변환한다. 이 경우 다중화 구조나 프로토콜 구조로 된 DUT 인터페이스의 구성이 가능하다.
포맷 제어부(230)는 데이터 선택부(220)의 물리적 테스트 패턴 데이터를 테스트 수행을 위해서 설정되는 시간 지연값을 기초로 원하는 테스트 파형으로 변환한다. 즉 물리적 테스트 패턴 데이터를 기초로 원하는 테스트 파형을 형성하는 것이다. 이러한 시간 지연값은 예컨대 테스트 패턴 프로그램 작성 시 테스트 수행자가 설정할 수 있다.
드라이버부(240)는 포맷 제어부(230)의 출력인 테스트 파형을 DUT(380)로 인가한다. 예컨대 드라이버부(240)는 테스트 파형을 "High", "Low", "Termination"의 3가지 레벨로 변환하여 DUT(380)로 인가한다. 즉 테스트 파형이 DUT(380)로부터의 인가되는 과정에서의 반사 성분을 제거하여야 하는 경우에는 "Termination" 레벨로 인가할 수 있으며, 기타의 경우 "High", "Low" 레벨로 인가하는 것이다.
출력 비교부(250)는 DUT(380)에 인가된 테스트 파형에 의해서 DUT(380)로부터 테스트 파형에 대응하여 출력되는 신호를 수신하여 이를 테스트 수행 데이터로 출력한다.
이 경우 출력 비교부(250)는 미리 지정된 임계값을 기준으로 비교하여 테스트 수행 데이터를 출력할 수 있다. 또한 비교 기준이 되는 임계값은 테스트 환경이나 채널 특성이나 DUT(380)의 특성 등에 따라서 가변적으로 설정이 가능하여 테스트 수행 데이터를 효율적으로 생성할 수 있다. 또한 출력 비교부(250)에서 임계값을 기준으로 테스트 파형에 대응하여 출력되는 신호를 테스트 수행 데이터로 변환하는 경우 임계값 근처의 신호에 대해서는 변환이 불명확할 수 있다. 이러한 경우에 대해서 임계값 근처에 일정한 윈도우를 설정한 후 이러한 윈도우를 벗어나는 신호에 대해서만 출력 레벨을 결정하여 테스트 수행 데이터를 생성할 수 있다.
테스트 비교부(260)는 출력 비교부(250)에서 출력되는 테스트 수행 데이터를 데이터 선택부(220)에서의 테스트 기대치 데이터와 비교하여 DUT(380)의 불량 여부를 판단한다.
도 4는 본 발명에 따른 반도체 소자 테스트 장치에서의 테스트 파형 변환의 예를 나타내는 도면이다.
패턴 A, 패턴 B는 패턴 생성부(210)를 통해서 다수의 테스트 패턴 데이터가 생성되고 데이터 선택부(220)를 통해서 변환된 물리적인 테스트 패턴 데이터를 나타낸다.
클럭은 테스트 파형 변환을 위한 기준 클럭이며, 시간 지연값은 테스트 수행자에 의해서 테스트 파형 변환을 위해서 설정된 값이다.
포맷 제어부(230)에서는 이러한 기준 클럭과 시간 지연값을 이용하여 테스트 파형으로 변환하며, 예컨대 패턴 A를 기초로 변환된 테스트 파형의 예가 NRZ, NRZI, RZO, RZOI로 표시된다. 또한 패턴 A와 패턴 B를 기초로 변환된 테스트 파형의 예가 DNRZ, DNRZI로 표시된다.
이러한 본원 발명에 따른 반도체 소자 테스트 장치는 종래의 반도체 소자 테스트 장치에서 사용되는 타이밍 생성부를 사용하지 않는 것을 특징으로 한다. 즉 도 2를 참조로 하면 종래의 경우 다양한 타이밍 생성을 위해서 다수의 클럭을 사용하여 타이밍을 생성하고 이를 기초로 테스트 파형으로 변환하지만, 도 4를 참조로 한 본원 발명의 경우 이러한 다수의 클럭 대신에 기준 클럭만을 사용하고 이를 시간 지연값을 기초로 변환하는 것에 의해서 단순화하였으며, 이러한 구성을 위해서 구현 비용이 고가이며 고속 동작이 어렵다는 단점이 있는 타이밍 생성부를 사용하지 않는 것이다.
한편 본원 발명에 따른 반도체 소자 테스트 장치는 이러한 전술한 구성 이외에도 반도체 소자 테스트 장치의 효율적인 구현을 위한 구성을 더 포함할 수 있다.
레이턴시 제어부(270)는 데이터 선택부(220)의 물리적 테스트 패턴 데이터를 DUT(380)에 기록하거나 또는 테스트 비교부(260)에서 테스트 기대치 데이터와 테스트 수행 데이터의 비교를 수행하기 위해서, 물리적 테스트 패턴 데이터 또는 상기 테스트 기대치 데이터 일정한 사이클 동안 지연하여 지연하는 것에 의해서 레이턴시(latency)를 제어하여 포맷 제어부(230)로 인가한다.
종래의 반도체 소자 테스트 장치의 경우 테스트 파형이 형성된 후 이러한 일정 사이클 지연이 수행되지만 본원 발명의 경우 테스트 파형이 기준 클럭과 시간 지연값만으로 변환 가능하므로 테스트 파형 변환이전에도 이러한 기록이나 비교를 위한 일정 사이클 동안의 지연이 수행가능하다. 또한 예컨대 FIFO(first-in first-out) 소자를 이용하는 경우 DUT(380)로의 기록 또는 DUT(380)로부터의 판독에 따른 레이턴시 설정이 자동적으로 수행되므로 테스트 수행자가 테스트 패턴 프로그램을 작성시 별다른 설정 없이도 용이하게 구현이 가능하다는 장점이 있다.
또한 반도체 소자의 동작 속도가 고속화됨에 따라서 고속 동작이 필요하다. 이러한 경우 테스트 파형은 저속 동작에 대해서 생성되는 경우가 많다. 이를 위해서 테스트 파형을 반도체 소자의 동작 속도에 대응하여 다중화하거나 또는 테스트 수행 데이터를 테스트 기대치 데이터와 비교하기 위해서 역다중화하는 과정이 필요할 수 있다.
다중화부(280)는 포맷 제어부(230)의 테스트 파형을 DUT(380) 소자의 동작 속도에 적합하도록 다중화하며, 역다중화부(290)는 출력 비교부(250)의 테스트 수행 데이터를 테스트 비교부(260)에서 테스트 기대치 데이터와 비교하는데 적합한 동작 속도로 역다중화한다.
또한 이러한 다중화부(280)를 통한 다중화 이전에 테스트 파형에 대한 오버샘플링을 수행할 수 있다. 즉 저주파의 코어 패턴 신호를 고속의 다중화부(280)에 인가하기 위해서 오버 샘플링을 수행하는 타이밍 제어부(300)를 포함할 수 있다.
오버샘플링의 목적은 낮은 주파수의 데이터를 높은 주파수의 데이터로 변환하여 좀더 작은 단위로 비트를 분할하여 높은 주파수에서만 동작하도록 설계된 다중화부(280)에 대응하도록 하는 것이다.
또한 이러한 오버샘플링을 수행한 후에는 테스트 파형을 비트 단위로 이동하여 다중화부(280)로 인가하는 비트 이동부(310)를 포함할 수 있다. 즉 테스트 파형을 비트 단위로 이동하여 원하는 파형을 추가적으로 생성하거나 시간 지연을 설정하는 기능을 수행할 수도 있으며, 이러한 기능을 위해서 비트 이동부(310)를 포함할 수 있다.
한편 DUT(380)의 채널들에서 발생하는 타이밍 스큐(skew)는 각 채널 별로 다를 수 있다. 즉 각 채널에 대한 신호 전송 환경이 동일하지 않기 때문에 이러한 타이밍 스큐가 발생한다. 따라서 테스트 파형을 드라이버부(240)를 통하여 DUT(380)로 전송하기 전에 또는 DUT(380)로부터 테스트 수행 데이터를 출력 비교부(250)를 통하여 수신한 후에는 각 채널들에 대한 타이밍 스큐를 보상하는 기능이 필요하며, 이러한 기능을 위해서 디스큐 제어부(320a, 320b)를 포함할 수 있다.
바람직하게는 디스큐 제어부(320a, 320b)는 프로그램 가능한 타이밍 지연 소자를 이용하여 DUT(380)의 각 채널 별로 타이밍 스큐를 설정할 수 있다.
또한 이러한 타이밍 스큐가 디스큐 제어부(320a)를 통하여 보상되지 않는 경우가 있을 수 있다. 예컨대 디스큐 제어부(320a)에서 보상 가능한 범위는 프로그램 가능한 타이밍 지연 소자의 가격에 따라서 다르며, 넓은 범위를 보상 가능한 경우 매우 고가이며 구현된 보상 특성 역시 양호하지 않다는 단점이 있다. 따라서 이러한 디스큐 제어부(320a)가 보상 가능한 타이밍 스큐로 미리 지정된 값보다 큰 타이밍 스큐는 전술한 비트 이동부(310)와 연동하여 타이밍 스큐를 보상하도록 설정할 수 있다.
즉 대부분의 타이밍 스큐는 비트 이동부(310)를 통하여 보상을 수행하고, 나머지 보상 가능한 범위의 타이밍 스큐는 디스큐 제어부(320a)를 통하여 보상하는 것에 의해서 타이밍 스큐값이 매우 큰 경우에도 보상이 가능하다.
또한 발명에 따른 반도체 소자 테스트 장치와 DUT(380) 사이에 테스트 파형이 전송되고 이를 기초로 테스트 수행 데이터가 수신되어 테스트 비교부(260)에서 비교하는 경우에는 라운드 트립(round trip) 지연을 고려하는 것이 바람직하다. 즉 각각의 신호가 서로 다른 경로를 통하여 전송되는 과정에서 달라지는 지연되는 요소를 고려하는 것이다.
예컨대 전술한 DUT(380)에서 테스트 수행 데이터를 판독하여 테스트 기대치 데이터와 비교하는 경우, 패턴 생성부(210)에서 생성되는 테스트 수행 데이터를 판독하는 제어 명령인 “READ" 명령이 패턴 생성부(210)를 출발하여 DUT(380)에 도달한 다음 DUT(380)에서 테스트 수행 데이터가 출력되어 테스트 비교부(260)까지 도착하는 시간과, 패턴 생성부(210)에서 테스트 기대치 데이터를 테스트 비교부(260) 로 전송하는데 소요되는 시간 사이에는 경로의 차이가 있으므로 필연적으로 라운드 트립 지연이 발생한다.
도 2를 참조로 한 종래의 반도체 소자 테스트 장치에서의 라운드 트립 지연 보상은 DUT(180)의 각 채널에 대해서 모든 테스트 수행 데이터를 DUT(180)로 인해 발생하는 라운드 트립 지연만큼 지연시키는 디스큐 소자를 사용하여야 하므로 효율적이지 못하다.
그러나 본 발명의 경우 예컨대 FIFO 소자를 이용하여 효율적으로 라운드 트립 지연 보상이 가능하다.
이를 위해서 테스트 비교부(260)는 반도체 소자 테스트 장치와 DUT 사이의 라운드 트립 지연을 고려하여 테스트 수행 데이터의 재동기를 수행하는 재동기부(도시되지 않음)와, 테스트 기대치 신호를 라운드 트립 지연에 따라서 지연시키는 라운드 트립 지연 보상부(도시되지 않음)를 더 포함할 수 있다. 이 경우 재동기부 또는 라운드 트립 지연 보상부는 FIFO 소자를 사용할 수 있다.
이 경우 테스트 수행자가 테스트 패턴 프로그램을 작성시 별다른 설정 없이도 용이하게 구현이 가능하다는 장점이 있다.
또한 전술하였듯이 패턴 생성부(210)에서 생성되는 테스트 패턴 데이터는 명령어, 주소, 데이터 신호를 포함한다. 이 경우 테스트 비교부(260)는 불량으로 판단된 DUT(380)의 주소, 데이터 정보, 불량이 발생한 테스트 패턴 프로그램의 패턴 주소 중 어느 하나 이상을 저장하는 테스트 결과 저장부(도시되지 않음)를 더 포함할 수 있어서, 이후 불량 DUT(380)를 제거하거나 테스트 패턴 프로그램의 디버깅을 용이하게 구현하도록 구성할 수 있다.
또는 패턴 생성부(210)가 테스트 비교부(260)에 의해서 불량으로 판단된 DUT(380)의 주소, 데이터 정보, 불량이 발생한 테스트 패턴 프로그램의 패턴 주소 중 어느 하나 이상을 저장하는 테스트 결과 저장부(도시되지 않음)를 더 포함할 수 있다.
또한 이러한 주소, 데이터 정보, 불량이 발생한 테스트 패턴 프로그램의 패턴 주소는 각각 별도로 저장될 수도 있다.
예컨대 데이터 정보는 테스트 비교부(260)에서, 주소는 패턴 생성부(210)에서 각각 별도로 저장될 수도 있다.
또한 본 발명에 따른 반도체 소자 테스트 장치는 이러한 테스트 비교부(260)의 테스트 결과, 즉 불량으로 판단된 DUT(280)의 주소, 데이터 정보 등을 외부의 장치로 전송하는 테스트 결과 전송부(330)를 더 포함하여, 예컨대 테스트 수행자가 간편하게 테스트 결과를 확인할 수 있도록 구성할 수 있다.
도 5는 본 발명에 따른 반도체 소자 테스트 장치의 실제 구현예를 나타내는 도면이다.
"ALPG"로 표시된 부분은 패턴 생성부(210)를 나타낸다. 이러한 패턴 생성부(210)는 테스트 패턴 프로그램을 컴파일하여 바이너리로 변환하여 이후 사용을 위해서 저장하는 "Instruction Memory"와, "Instruction Memory"의 자료를 순차적으로 판독하기 위한 "Sequence Controller", 이를 기초로 DUT 테스트에 필요한 명령이나 주소, 데이터를 생성하는 "Command Generator", "Address Generator", "Data Generator"를 포함하며, 또한 DUT의 채널에 대해서 제어 플래그("Control Flag")를 생성한다.
"PDS"로 표시된 부분은 데이터 선택부(220)를 나타낸다. 도시되듯이 "Control Flag"를 기초로 명령, 주소, 데이터를 변환한다.
"Latency"로 표시된 부분은 레이턴시 제어부(270)를 나타낸다. 레이턴시 제어부는 FIFO를 사용하여 지연을 조절하도록 구성되며, 명령 또는 주소의 경우 DUT에 전달하기만 하면 되므로 "DR(drive) FIFO"를 사용하고, 데이터의 경우 DUT에 전달하고 또한 기대치 신호를 이용하여 비교하여야 하므로 "DRE(drive enable) FIFO"와 "CPE(compare enable) FIFO"를 이용하도록 구성된다.
"FC/TC"로 표시된 부분은 포맷 제어부(230)와, 다중화부(280)와, 역다중화부(290)와, 타이밍 제어부(300)와, 비트 이동부(310)를 나타낸다.
"FC"는 포맷 제어부(230)를 나타내며, "TC"는 타이밍 제어부(300)와, 비트 이동부(310)를 나타낸다. 또한 "MUX", "DEMUX"는 각각 다중화부(280)와, 역다중화부(290)에 대응된다.
"Deskew"는 디스큐 제어부(320)이며, "Drive"는 드라이버부(240)에, "Comparator"는 출력 비교부(250)에, "DCP(digital comparator)"는 테스트 비교부(260)에 대응된다.
"DFM(data fail memory)"과 "AFM(address fail memory)"은 테스트 결과 저장부에 대응된다.
이 경우 "DCP" 또는 "AFM"에서는 본원 발명의 재동기부에 대응하는 "Resync FIFO"와, 라운드 트립 지연 보상부에 대응하는 "RTD FIFO"가 포함된다. 그리고 "DCP"에서는 데이터를 비교하여 "DFM(data fail memory)"에 저장하며, 이 경우 해당 주소를 "AFM"에 전송하여"AFM에 저장한다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.
이상 설명한 바와 같이, 본 발명에 따르면 종래의 반도체 소자 테스트 장치에서 다양한 타이밍 생성을 위해서 사용하던 구성을 시간 지연만으로 생성하여 반도체 소자 테스트 장치의 테스트 효율 및 반도체 소자 테스트 장치의 제조 비용을 감소시킬 수 있다.

Claims (18)

  1. 테스트 패턴 프로그램을 기초로 DUT의 테스트에 필요한 논리적 테스트 패턴 데이터를 생성하는 패턴 생성부와,
    상기 패턴 생성부에서 전달되는 테스트 패턴 데이터를 기초로 상기 DUT로 전달할 물리적 테스트 패턴 데이터와 테스트 기대치 데이터로 변환하는 데이터 선택부와,
    상기 물리적 테스트 패턴 데이터를 테스트 수행을 위해서 설정되는 시간 지연값을 기초로 원하는 테스트 파형으로 변환하는 포맷(format) 제어부와,
    상기 테스트 파형을 상기 DUT로 인가하는 드라이버부와,
    상기 DUT로부터의 상기 테스트 파형에 대응한 출력을 수신하여 테스트 수행 데이터를 출력하는 출력 비교부와,
    상기 테스트 수행 데이터를 상기 테스트 기대치 데이터와 비교하여 상기 DUT의 불량 여부를 판단하는 테스트 비교부
    를 포함하는 반도체 소자 테스트 장치.
  2. 제1항에 있어서,
    상기 물리적 테스트 패턴 데이터를 상기 DUT에 기록하거나 또는 상기 테스트 기대치 데이터와 상기 테스트 수행 데이터의 비교를 위해서 상기 물리적 테스트 패턴 데이터 또는 상기 테스트 기대치 데이터를 일정 사이클 동안 지연하는 것에 의해서 레이턴시(latentcy)를 제어하여 상기 포맷 제어부로 인가하는 레이턴시 제어부
    를 더 포함하는 반도체 소자 테스트 장치.
  3. 제1항에 있어서,
    상기 테스트 파형을 상기 DUT의 동작 속도에 적합하도록 다중화하는 다중화부와,
    상기 테스트 수행 데이터를 상기 테스트 비교부에서의 상기 테스트 기대치 데이터와의 비교에 적합한 동작 속도로 역다중화하는 역다중화부
    를 더 포함하는 반도체 소자 테스트 장치.
  4. 제3항에 있어서,
    상기 테스트 파형을 상기 다중화부에 인가하기 전에 오버샘플링(oversampling)을 수행하는 타이밍 제어부
    를 더 포함하는 반도체 소자 테스트 장치.
  5. 제4항에 있어서,
    상기 오버샘플링을 수행한 이후에 상기 테스트 파형을 비트 단위로 이동하여 상기 다중화부로 인가하는 비트 이동부
    를 더 포함하는 반도체 소자 테스트 장치.
  6. 제1항에 있어서,
    상기 테스트 파형을 상기 드라이버부를 통하여 DUT로 전송하기 전에 또는 상기 DUT로부터 상기 테스트 수행 데이터를 상기 출력 비교부를 통하여 수신한 후 상기 DUT의 각 채널에 발생하는 타이밍 스큐(skew)를 보상하는 디스큐(deskew) 제어부
    를 더 포함하는 반도체 소자 테스트 장치.
  7. 제6항에 있어서,
    상기 디스큐 제어부는 상기 DUT의 각 채널 별로 타이밍 스큐를 설정하여 타이밍 스큐를 보상하는 것인 반도체 소자 테스트 장치.
  8. 제5항에 있어서,
    상기 다중화부에 의해서 다중화된 테스트 파형을 상기 드라이버부를 통하여 DUT로 전송하기 전에 또는 상기 DUT로부터 상기 테스트 수행 데이터를 상기 출력 비교부를 통하여 수신한 후 상기 DUT의 각 채널에 발생하는 타이밍 스큐를 보상하는 디스큐 제어부
    를 더 포함하며,
    상기 디스큐 제어부는 상기 타이밍 스큐값이 미리 지정된 값보다 큰 경우 상기 비트 이동부를 통하여 상기 타이밍 스큐를 일부 보상하도록 상기 비트 이동부와 연동되는 것인 반도체 소자 테스트 장치.
  9. 제8항에 있어서,
    상기 디스큐 제어부는 상기 DUT의 각 채널 별로 타이밍 스큐를 설정하여 타이밍 스큐를 보상하는 것인 반도체 소자 테스트 장치.
  10. 제1항에 있어서,
    상기 드라이버부는 상기 테스트 파형을 "High", "Low", "Termination"의 3가지 레벨로 상기 DUT로 인가하는 것인 반도체 소자 테스트 장치.
  11. 제1항에 있어서,
    상기 출력 비교부는 상기 DUT로부터의 상기 테스트 파형에 대응한 출력을 수신하여 미리 지정된 임계값을 기준으로 비교하여 상기 테스트 수행 데이터를 출력하는 것인 반도체 소자 테스트 장치.
  12. 제11항에 있어서
    상기 임계값은 가변적으로 설정되는 것인 반도체 소자 테스트 장치.
  13. 제11항에 있어서,
    상기 출력 비교부는 상기 임계값을 기준으로 일정한 윈도우를 설정한 후 상기 윈도우를 벗어나는 신호에 대해서만 출력 레벨을 결정하여 상기 테스트 수행 데이터를 생성하는 것인 반도체 소자 테스트 장치.
  14. 제1항에 있어서,
    상기 테스트 비교부는 상기 반도체 소자 테스트 장치와 상기 DUT 사이의 라운드 트립(round trip) 지연을 고려하여 상기 테스트 수행 데이터의 재동기를 수행하는 재동기부와,
    상기 테스트 기대치 신호를 상기 라운드 트립 지연에 따라서 지연시키는 라운드 트립 지연 보상부
    를 더 포함하는 것인 반도체 소자 테스트 장치.
  15. 제1항에 있어서,
    상기 패턴 생성부는 상기 물리적 테스트 패턴 데이터로의 변환을 위해 상기 DUT의 각 채널을 기초로 한 제어 플래그(flag)를 형성하여 상기 데이터 선택부로 전달하며,
    상기 데이터 선택부는 미리 지정된 다수개의 데이터 선택 테이블을 참조하여 상기 제어 플래그를 기초로 상기 DUT의 각 채널별로 전송될 상기 물리적 테스트 패턴 데이터로 변환하는 것인 반도체 소자 테스트 장치.
  16. 제1항에 있어서,
    상기 테스트 패턴 데이터는 명령어, 주소, 데이터 신호를 포함하며,
    상기 테스트 비교부는 불량으로 판단된 상기 DUT의 주소, 데이터 정보, 상기 불량이 발생한 테스트 패턴 프로그램의 패턴 주소 중 어느 하나 이상을 저장하는 테스트 결과 저장부
    를 더 포함하는 것인 반도체 소자 테스트 장치.
  17. 제1항에 있어서,
    상기 테스트 패턴 데이터는 명령어, 주소, 데이터 신호를 포함하며,
    상기 패턴 생성부는 상기 테스트 비교부에서 불량으로 판단된 상기 DUT의 주소, 데이터 정보, 상기 불량이 발생한 테스트 패턴 프로그램의 패턴 주소 중 어느 하나 이상을 저장하는 테스트 결과 저장부
    를 더 포함하는 것인 반도체 소자 테스트 장치.
  18. 제1항에 있어서,
    상기 테스트 비교부의 상기 DUT의 불량 여부를 판단한 결과를 외부의 장치로 전송하는 테스트 결과 전송부
    를 더 포함하는 반도체 소자 테스트 장치.
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