JP2008039779A - 半導体素子のテスト装置 - Google Patents

Abstract

【課題】従来装置においてタイミング生成のために使用した構成を時間遅延だけで生成し、テスト効率及び製造コストを低減することができる半導体素子のテスト装置を提供する。
【解決手段】半導体素子のテスト装置 は、テストパターンプログラムを基礎にして論理的テストパターンデータを生成するパターン生成部と、テストパターンデータを基礎にしてＤＵＴに伝達する物理的テストパターンデータ及びテスト期待値データに変換するデータ選択部と、物理的テストパターンデータをテスト実行のために設定される時間遅延値を基礎にして所望のテスト波形に変換するフォーマット制御部と、テスト波形をＤＵＴに印加するドライバ部と、ＤＵＴからのテスト波形に対応する出力を受信し、テスト実行データを出力する出力比較部と、テスト実行データとテスト期待値データとを比較し、ＤＵＴの良否を判断するテスト比較部と、を備える。
【選択図】図３

Description

本発明は、半導体素子のテスト装置に関し、より詳細には、従来の半導体素子のテスト装置において多様なタイミングを生成するために使用した構成を時間遅延だけで生成し、テスト効率及び製造コストを低減することができる半導体素子のテスト装置に関する。

半導体素子のテスト装置は、製造された半導体素子の良否をテストする装置である。このような半導体素子のテスト装置は、特にメモリ素子をテストするために使われる場合が多いので、メモリ素子の開発状況、特にメモリ素子の相当部分を占めるＤＲＡＭの開発状況によって設計され開発される。

近年、ＤＲＡＭは、ＥＤＯ（Extended Data Output）機能を搭載したＤＲＡＭや、ＳＤＲＡＭ（Synchronous ＤＲＡＭ）、ラムバス（Rambus）ＤＲＡＭに引き続き、ＤＤＲ（Double Data Rate）ＤＲＡＭに発展している。

このようなＤＲＡＭをテストするためには、メモリの高速化に対応して半導体素子のテスト装置も高速化及び高精度化が要求される。また、メモリの大容量化に伴ってテスト時間が増加するようになるので、テストの速度もやはり速くならなければならない。また、小型化且つ経済的な半導体素子のテスト装置を具現することによって、テスト費用を節減することができなければならない。

半導体素子のテスト装置、特にそれらの中でもメモリテスト装置は、通常、メモリコンポーネントまたはＳＩＭＭまたはＤＩＭＭ構成からなるメモリモジュールをテストし検証するのに用いられる。このような半導体素子のテスト装置は、メモリモジュールまたはメモリコンポーネントが実際コンピュータシステムなどに装着されて使用される前に、メモリモジュールまたはコンポーネントに機能上の欠陥が存在するか否かを検出するようになる。

半導体素子のテスト装置は、大きく、ハードウェア半導体素子のテスト装置とＰＣ環境で実行されるソフトウェア診断プログラムとに分けられる。しかし、ソフトウェア診断プログラムは、メモリモジュールまたはコンポーネントが実際コンピュータ上に装着されて使用される場合、メモリの状態を診断するので、半導体メモリ生産過程では、ハードウェアメモリのテスト装置を主に使用するようになる。

このようなハードウェア半導体素子のテスト装置は、ＡＴＥ（automatic test equipment）と呼ばれる高級仕様のテスト装置と、中級（medium range）のメモリテスト装置、低級（low-end）のメモリテスト装置などに分けられる。

メモリ素子のテスト工程を行うために、通常、高級仕様のテスト装置であるＡＴＥを使用する。このような従来のＡＴＥは、ＤＣパラメータが回路のデジタル的動作に適合するか否かをテストするＤＣテストや、信号の伝達遅延時間、セットアップ時間及びホールド時間などと関連したＡＣマージンテストを含み、このためにテストパターンの生成とタイミングの生成など多様な機能を有している。しかし、メインフレームなど体積が大きく且つ高価の専用装備を使用して製作されるものであるから、製造コストが高いという短所がある。

図１は、従来技術に係る半導体素子のテスト装置を示す例示的なブロック図である。
図１に示されたように、従来の半導体素子のテスト装置は、パターン生成部１１０と、タイミング生成部１２０と、フォーマット制御部１３０と、ドライバ部１４０と、比較部１５０と、テスト結果格納部１６０とを備える。このような構成要素以外に、例えばＤＣテストのための電源制御部構成、クロック生成のための構成、制御のための構成、テストされる半導体素子であるＤＵＴ（device under test；被テスト素子）１８０の動作のために電源を供給する構成、ＤＵＴ１８０にテストパターンデータを中継し、ＤＵＴ１８０からテスト実行結果を受信する構成、外部からテストパターンプログラムを受信する構成、テスト結果を外部に伝送する構成などが備えられることができるが、これらに関する説明は省略する。

パターン生成部１１０は、テストパターンプログラムを基礎にしてＤＵＴ１８０のテストに必要なテストパターンデータを生成する。テストパターンプログラムは、例えばテストを行うために多様な形態の動作を行うインストラクションを含むように作成される。また、パターン生成部１１０は、このようなテストパターンプログラムを、例えば外部の格納装置などから受信し、これを解析し、テストパターンデータを生成する。このようなテストパターンデータは、ＤＵＴ１８０に入力されるコマンド、アドレス、及びデータ信号などのデータを含み、また、生成されるテストパターンデータに対応してテスト期待値データが生成される。

タイミング生成部１２０は、パターン生成部１１０で生成されたテストパターンデータを多様な形態の波形に変換するための基準となるタイミングエッジを生成する。このようなタイミングエッジは、円滑な波形変換のために多数のクロックを用いて生成される。

フォーマット制御部１３０は、テストパターンデータをタイミングエッジを基礎にして変換し、所望の波形に変換する。

以下では、波形変換についてさらに詳細に説明する。

図２は、従来技術に係る半導体素子のテスト装置においてのテスト波形変換の例を示す図である。図２に示されたように、パターン生成部１１０では、テストパターンデータを生成する。一方、タイミング生成部１２０では、図示のように、多数のクロックＡＣＬＫ、ＢＣＬＫ、ＣＣＬＫを使用して多数のタイミングエッジを生成する。フォーマット制御部１３０が、テストパターンデータを必要な時点で必要なテスト波形に変換するためには、タイミング基準を必要とします。従って、そのようなタイミング基準を設定するために、タイミング生成部１２０は多数のクロックを利用、多数のタイミングエッジを生成する。そのような多数のクロックは、特に非同期（asynchronous）半導体素子をテストするためのパターンデータを生成するために使われる。

フォーマット制御部１３０は、各タイミングエッジを基礎にして所望のテスト波形に変換する。例えばクロックＡＣＬＫを利用する場合、ＮＲＺＡまたは／ＮＲＺＡというテスト波形に変換することができる。ここで、“ＮＲＺ”は、テストパターンデータが“１”であるサイクルでは“０”をリターンしない変換を意味し、“Ａ”は、クロックＡＣＬＫを介して変換されることを意味し、“／”は、反転を意味する。また、クロックＢＣＬＫを利用する場合、ＮＲＺＢまたは／ＮＲＺＢというテスト波形に変換することができる。また、クロックＣＣＬＫを利用する場合、ＮＲＺＣまたは／ＮＲＺＣというテスト波形に変換することができる。そして、クロックＢＣＬＫ及びクロックＣＣＬＫを同時に利用する場合、ＮＲＺＢＣまたは／ＮＲＺＢＣというテスト波形に変換することができる。このように多数のクロックを使用することによって、変換されるテスト波形も多様に形成されることができる。

ドライバ部１４０は、変換されたテスト波形をＤＵＴ１８０に伝送するための構成である。

比較部１５０は、ＤＵＴ１８０に印加されたテスト波形によってＤＵＴ１８０の動作が行われた後に、ＤＵＴ１８０から出力されたテスト実行データとパターン生成部１１０で生成されるテスト期待値データとを比較し、ＤＵＴ１８０のテストを行う。

テスト結果格納部１６０は、比較部１５０の結果を基礎にしてテスト結果を格納する。例えば不良が発生したメモリ素子に関する情報を格納する。

前述したように、このような従来のＡＴＥは、非常に高価の装備であるから、半導体製造社の観点から生産費用を最小化し、競争力を高めるためには、このような高価のＡＴＥを効率的に設計することが好ましい。このような半導体素子のテスト装置、特にＡＴＥを効率的に設計するためには、テストパターンの生成とタイミングの生成などの機能を最適化することが必要である。

特に、タイミング生成部１２０のタイミング生成機能は、費用が高価であり、特に高速で動作する半導体素子のテストのための高精度のタイミング生成を具現することが難しいという短所がある。前述した多数のクロックを用いてタイミングを生成する機能は、特に非同期素子の場合、その意義があるが、半導体素子テストの主要部分である同期（synchronous）メモリ素子のテストのためには最適化されていない実情である。

また、変換されたテスト波形をＤＵＴ１８０に伝送する場合、一定のサイクルの間に遅延したり、またはテスト期待値データとＤＵＴ１８０から出力されるデータとを比較するために一定のサイクルの間に遅延する場合があり得る。このような遅延は、変換後に行われるので、変換後にも、各遅延を考慮してさらに実際的な変換が行われることができる。

また、パターン生成部１１０で生成されるテストパターンデータは、ＤＵＴ１８０の各チャネル、例えばＤＵＴ１８０のピンによって変換が行われなければならない。このようなピンに対する変換は、フォーマット制御部１３０にテストパターンデータが印加される前に行われる。この場合、ＤＵＴ１８０のピンに対応して各ピンに印加されるテストパターンデータの多重化を行うようになる。しかし、このような過程もやはり各ピンに対応して行われるので、リソースの浪費をもたらすことができるという短所がある。

本願出願人は、このような従来の半導体素子のテスト装置の短所を改善する場合、さらに効率的な半導体素子のテスト装置の開発が可能であることに注目し、本発明を完成するに至った。

本発明の目的は、従来の半導体素子のテスト装置において多様なタイミング生成のために使用した構成を時間遅延だけで生成し、テスト効率及び製造コストを低減することができる半導体素子のテスト装置を提供することにある。

上記目的を達成するために、本発明に係る半導体素子のテスト装置は、テストパターンプログラムを基礎にしてＤＵＴのテストに必要な論理的テストパターンデータを生成するパターン生成部と、前記パターン生成部から伝達されるテストパターンデータを基礎にして前記ＤＵＴに伝達する物理的テストパターンデータ及びテスト期待値データに変換するデータ選択部と、前記物理的テストパターンデータをテスト実行のために設定される時間遅延値を基礎にして所望のテスト波形に変換するフォーマット制御部と、前記テスト波形を前記ＤＵＴに印加するドライバ部と、前記ＤＵＴからの前記テスト波形に対応した出力を受信し、テスト実行データを出力する出力比較部と、前記テスト実行データと前記テスト期待値データとを比較し、前記ＤＵＴの良否を判断するテスト比較部と、を備える。

本発明に係る半導体素子のテスト装置において、前記物理的テストパターンデータを前記ＤＵＴに記録したり、または前記テスト期待値データと前記テスト実行データとを比較するために、前記物理的テストパターンデータまたは前記テスト期待値データを一定のサイクルの間に遅延することによって、レイテンシーを制御し、前記フォーマット制御部に印加するレイテンシー制御部をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記テスト波形を前記ＤＵＴの動作速度に適合するように多重化する多重化部と、前記テスト実行データと前記テスト期待値データとの比較に適合した動作速度で逆多重化する逆多重化部と、をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記テスト波形を前記多重化部に印加する前に、オーバーサンプリングを行うタイミング制御部をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記オーバーサンプリングを行った後に、前記テスト波形をビット単位で移動し、前記多重化部に印加するビット移動部をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記テスト波形を前記ドライバ部を介してＤＵＴに伝送する前に、または前記ＤＵＴから前記テスト実行データを前記出力比較部を介して受信した後に、前記ＤＵＴの各チャネルに発生するタイミングスキューを補償するデスキュー制御部をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記デスキュー制御部は、前記ＤＵＴの各チャネル毎にタイミングスキューを設定し、タイミングスキューを補償することができる。

また、本発明に係る半導体素子のテスト装置において、前記多重化部によって多重化されたテスト波形を前記ドライバ部を介してＤＵＴに伝送する前に、または前記ＤＵＴから前記テスト実行データを前記出力比較部を介して受信した後に、前記ＤＵＴの各チャネルに発生するタイミングスキューを補償するデスキュー制御部をさらに備え、前記デスキュー制御部は、前記タイミングスキュー値があらかじめ定められた値より大きい場合、前記ビット移動部を用いて前記タイミングスキューを一部補償するように前記ビット移動部と連動することができる。

また、本発明に係る半導体素子のテスト装置において、前記デスキュー制御部は、前記ＤＵＴの各チャネル毎にタイミングスキューを設定し、タイミングスキューを補償することができる。

また、本発明に係る半導体素子のテスト装置において、前記ドライバ部は、前記テスト波形を“ハイ（Ｈｉｇｈ）”、“ロウ（Ｌｏｗ）”、 “ターミネーション（Ｔｅｒｍｉｎａｔｉｏｎ）” の３つのレベルに前記ＤＵＴに印加することができる。

また、本発明に係る半導体素子のテスト装置において、前記出力比較部は、前記ＤＵＴからの前記テスト波形に対応した出力を受信し、あらかじめ定められた臨界値を基準にして比較し、前記テスト実行データを出力することができる。

また、本発明に係る半導体素子のテスト装置において、前記臨界値は、可変的に設定されることができる。

また、本発明に係る半導体素子のテスト装置において、前記出力比較部は、前記臨界値を基準にして一定のウィンドウを設定した後に、前記ウィンドウを外れる信号だけに対して出力レベルを決定し、前記テスト実行データを生成することができる。

また、本発明に係る半導体素子のテスト装置において、前記テスト比較部は、前記半導体素子のテスト装置と前記ＤＵＴとの間のラウンドトリップ遅延を考慮して前記テスト実行データの再同期を行う再同期部と、前記テスト期待値信号を前記ラウンドトリップ遅延によって遅延させるラウンドトリップ遅延補償部と、をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記パターン生成部は、前記物理的テストパターンデータへの変換のために前記ＤＵＴの各チャネルを基礎とする制御フラグを形成し、前記データ選択部に伝達し、前記データ選択部は、あらかじめ定められた多数のデータ選択テーブルを参照して前記制御フラグを基礎にして前記ＤＵＴの各チャネル毎に伝送される前記物理的テストパターンデータに変換することができる。

また、本発明に係る半導体素子のテスト装置において、前記テストパターンデータは、コマンド、アドレス、及びデータ信号を含み、前記テスト比較部は、不良として判断された前記ＤＵＴのアドレス、データ情報、及び前記不良が発生したテストパターンプログラムのパターンアドレスのうちいずれか１つ以上を格納するテスト結果格納部をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記テストパターンデータは、コマンド、アドレス、及びデータ信号を含み、前記パターン生成部は、前記テスト比較部で不良と判断された前記ＤＵＴのアドレス、データ情報、及び前記不良が発生したテストパターンプログラムのパターンアドレスのうちいずれか１つ以上を格納するテスト結果格納部をさらに備えることができる。

また、本発明に係る半導体素子のテスト装置において、前記テスト比較部の前記ＤＵＴの良否を判断した結果を外部の装置に伝送するテスト結果伝送部をさらに備えることができる。

本発明によれば、従来の半導体素子のテスト装置において多様なタイミングを生成するために使用した構成を時間遅延だけで生成し、半導体素子のテスト装置のテスト効率及び製造コストを低減することができる。

以下、本発明の半導体素子のテスト装置を添付の図面を参照してさらに具体的に説明する。

図３は、本発明に係る半導体素子のテスト装置を示す例示的なブロック図である。
図３に示されたように、本発明に係る半導体素子のテスト装置は、パターン生成部２１０と、データ選択部２２０と、フォーマット制御部２３０と、ドライバ部２４０と、出力比較部２５０と、テスト比較部２６０と、を備える。また、レイテンシー制御部２７０と、多重化部２８０と、逆多重化部２９０と、タイミング制御部３００と、ビット移動部３１０と、デスキュー制御部３２０と、テスト結果伝送部３３０とをさらに備えることができる。

本発明に係る半導体素子のテスト装置は、特に半導体素子のテスト装置を効率的に構成するために最適化しなければならないテストパターンデータの生成やフォーマット変換などの役目を行う機能を備えることを特徴とする。これにより、フォーマット変換されたテスト波形をＤＵＴ３８０に印加したり、ＤＵＴ３８０から受信した結果を比較し、テスト実行データに復元し、これをテスト期待値データと比較し、ＤＵＴ３８０の良否を判断する構成を備える。

また、このような構成以外に、実際使用時には、ドライバ部２４０から多数のＤＵＴにテスト波形を分配するための構成や、多数のＤＵＴからのテスト実行結果を受信するための構成などがさらに備えられることができるが、これらについては説明を省略する。

パターン生成部２１０は、テストパターンプログラムを基礎にしてテストされる半導体素子、すなわちＤＵＴ３８０のテストに必要な論理的テストパターンデータを生成する。このようなパターン生成部２１０は、例えばテスト実行者が作成したテストパターンプログラムをコンパイルした後、これを基礎にして論理的テストパターンデータを生成する。テストパターンデータは、コマンド、アドレス、及びデータ信号を含み、また、データ選択部２２０の円滑な動作のためにＤＵＴ３８０の各チャネル、例えば各ピンを基礎とする制御フラグを形成し、データ選択部２２０に伝達することもできる。

データ選択部２２０は、パターン生成部２１０から伝達されるテストパターンデータを基礎にしてＤＵＴ３８０に伝達する物理的テストパターンデータ及びテスト期待値データに変換する。すなわちパターン生成部２１０で生成された論理的テストパターンデータが実際ＤＵＴ３８０の全てのチャネルに同一に伝達されるものではなく、各チャネルに対して変換されて伝送され、このために、データ選択部２２０は、ＤＵＴ３８０の各チャネルに伝達される物理的テストパターンデータに変換する。

また、パターン生成部２１０が制御フラグを形成し、データ選択部２２０に伝送する場合、データ選択部２２０は、制御フラグを基礎にしてあらかじめ定められた変換ルーチンを用いて変換が可能なので、変換速度が向上することができる。すなわちデータ選択部２２０は、あらかじめ定められた多数のデータ選択テーブルを有していて、制御フラグを基礎にしてＤＵＴ３８０の各チャネル毎に伝送される物理的テストパターンデータに変換する。この場合、多重化構造やプロトコル構造からなるＤＵＴインタフェースの構成が可能である。

フォーマット制御部２３０は、データ選択部２２０の物理的テストパターンデータをテスト実行のために設定される時間遅延値を基礎にして所望のテスト波形に変換する。すなわち物理的テストパターンデータを基礎にして所望のテスト波形を形成する。このような時間遅延値は、例えばテストパターンプログラム作成の際に、テスト実行者が設定することができる。

ドライバ部２４０は、フォーマット制御部２３０の出力であるテスト波形をＤＵＴ３８０に印加する。例えば、ドライバ部２４０は、テスト波形を“ハイ（High）”、“ロウ（Low）”、 “ターミネーション（Termination）” の３つのレベルに変換し、ＤＵＴ３８０に印加する。すなわちテスト波形がＤＵＴ３８０から印加される過程においての反射成分を除去しなければならない場合には、“ターミネーション（Termination）” レベルに印加することができ、その他の場合、“ハイ（High）”、“ロウ（Low）” レベルに印加する。

出力比較部２５０は、ＤＵＴ３８０に印加されたテスト波形によってＤＵＴ３８０からテスト波形に対応して出力される信号を受信し、これをテスト実行データとして出力する。

この場合、出力比較部２５０は、あらかじめ定められた臨界値を基準にして比較し、テスト実行データを出力することができる。また、比較基準となる臨界値は、テスト環境や、チャネル特性、ＤＵＴ３８０の特性などによって可変的に設定可能なので、テスト実行データを効率的に生成することができる。また、出力比較部２５０が臨界値を基準にしてテスト波形に対応して出力される信号をテスト実行データに変換する場合、臨界値近くの信号に対しては変換が不明確であることができる。この場合、臨界値近くに一定のウィンドウを設定した後、このようなウィンドウを外れる信号だけに対して出力レベルを決定し、テスト実行データを生成することができる。

テスト比較部２６０は、出力比較部２５０から出力されるテスト実行データをデータ選択部２２０においてのテスト期待値データと比較し、ＤＵＴ３８０の良否を判断する。

図４は、本発明に係る半導体素子のテスト装置においてのテスト波形変換の例を示す図である。

パターンＡ、パターンＢは、パターン生成部２１０を介して多数のテストパターンデータが生成され、データ選択部２２０を介して変換された物理的なテストパターンデータを示す。

クロックは、テスト波形変換のための基準クロックであり、時間遅延値は、テスト実行者によってテスト波形変換のために設定された値である。

フォーマット制御部２３０では、このような基準クロック及び時間遅延値を用いてテスト波形に変換し、例えばパターンＡを基礎にして変換されたテスト波形の例がＮＲＺ、ＮＲＺＩ、ＲＺＯ、ＲＺＯＩで表示される。また、パターンＡ及びパターンＢを基礎にして変換されたテスト波形の例がＤＮＲＺ、ＤＮＲＺＩで表示される。

このような本発明に係る半導体素子のテスト装置は、従来の半導体素子のテスト装置において使用されるタイミング生成部を使用しないことを特徴とする。すなわち図２を参照すれば、従来の場合、多様なタイミングを生成するために多数のクロックを使用してタイミングを生成し、これを基礎にしてテスト波形に変換するが、図４を参照する本願発明の場合、このような多数のクロックの代わりに基準クロックだけを使用し、これを時間遅延値を基礎にして変換することによって単純化し、このような構成のために、具現費用が高価で且つ高速動作が難しいという短所を有するタイミング生成部を使用しない。

一方、本発明に係る半導体素子のテスト装置は、このような前述した構成以外に、半導体素子のテスト装置を効率的に具現するための構成をさらに備えることができる。

レイテンシー制御部２７０は、データ選択部２２０の物理的テストパターンデータをＤＵＴ３８０に記録したり、またはテスト比較部２６０でテスト期待値データとテスト実行データとを比較するために、物理的テストパターンデータまたは前記テスト期待値データを一定のサイクルの間に遅延することによって、レイテンシー（latency）を制御し、フォーマット制御部２３０に印加する。

従来の半導体素子のテスト装置の場合、テスト波形が形成された後に、このような一定のサイクルの遅延が行われるが、本発明の場合、テスト波形が基準クロック及び時間遅延値だけで変換可能なので、テスト波形の変換前にもこのような記録や比較のための一定のサイクルの間の遅延が実行可能である。また、例えば、ＦＩＦＯ（first-in first-out）素子を利用する場合、ＤＵＴ３８０への記録またはＤＵＴ３８０からの読み取りによるレイテンシー設定が自動的に行われるので、テスト実行者がテストパターンプログラムを作成する際に、特別な設定なくても容易に具現可能であるという長所がある。

また、半導体素子の動作速度が高速化するにつれて高速動作が必要である。この場合、テスト波形は、低速動作に対して生成される場合が多い。このために、テスト波形を半導体素子の動作速度に対応して多重化したり、またはテスト実行データとテスト期待値データとを比較するために逆多重化する過程が必要であることができる。

多重化部２８０は、フォーマット制御部２３０のテスト波形をＤＵＴ３８０素子の動作速度に適合するように多重化し、逆多重化部２９０は、出力比較部２５０のテスト実行データをテスト比較部２６０でテスト期待値データと比較するのに適合した動作速度で逆多重化する。

また、このような多重化部２８０を用いた多重化の前に、テスト波形に対するオーバーサンプリングを行うことができる。すなわち低周波のコアパターン信号を高速の多重化部２８０に印加するためにオーバーサンプリングを行うタイミング制御部３００を備えることができる。

オーバーサンプリングの目的は、低い周波数のデータを高い周波数のデータに変換し、さらに小さい単位でビットを分割して、高い周波数だけで動作するように設計された多重化部２８０に対応させることにある。

また、このようなオーバーサンプリングを行った後に、テスト波形をビット単位で移動し、多重化部２８０に印加するビット移動部３１０を備えることができる。すなわちテスト波形をビット単位で移動し、所望の波形を追加的に生成したり、時間遅延を設定する機能を行うこともでき、このような機能のためにビット移動部３１０を備えることができる。

一方、ＤＵＴ３８０のチャネルから発生するタイミングスキュー（skew）は、各チャネル毎に異なることができる。すなわち各チャネルに対する信号伝送環境が同一でないから、このようなタイミングスキューが発生する。したがって、テスト波形をドライバ部２４０を介してＤＵＴ３８０に伝送する前に、またはＤＵＴ３８０からテスト実行データを出力比較部２５０を介して受信した後に、各チャネルに対するタイミングスキューを補償する機能が必要であり、このような機能のためにデスキュー制御部３２０ａ、３２０ｂを備えることができる。

好ましくは、デスキュー制御部３２０ａ、３２０ｂは、プログラム可能なタイミング遅延素子を用いてＤＵＴ３８０の各チャネル毎にタイミングスキューを設定することができる。

また、このようなタイミングスキューがデスキュー制御部３２０ａを介して補償されない場合があり得る。例えば、デスキュー制御部３２０ａで補償可能な範囲は、プログラム可能なタイミング遅延素子の値によって異なり、広い範囲を補償可能な場合、非常に高価であり、具現された補償特性もやはり良好でないという短所がある。したがって、このようなデスキュー制御部３２０ａが補償可能なタイミングスキューであって、あらかじめ定められた値より大きいタイミングスキューは、前述したビット移動部３１０と連動してタイミングスキューを補償するように設定することができる。

すなわち大部分のタイミングスキューは、ビット移動部３１０を介して補償を行い、残りの補償可能な範囲のタイミングスキューは、デスキュー制御部３２０ａを介して補償することによって、タイミングスキュー値が非常に大きい場合にも補償可能である。

また、本発明に係る半導体素子のテスト装置とＤＵＴ３８０との間にテスト波形が伝送され、これを基礎にしてテスト実行データが受信され、テスト比較部２６０で比較する場合には、ラウンドトリップ（round trip）遅延を考慮することが好ましい。すなわち各々の信号が異なる経路を介して伝送される過程で変わる遅延要素を考慮する。

例えば、前述したＤＵＴ３８０においてテスト実行データを読み取り、テスト期待値データと比較する場合、パターン生成部２１０で生成されるテスト実行データを読み取る制御コマンドである“ＲＥＡＤ”コマンドがパターン生成部２１０を出発してＤＵＴ３８０に到達した後、ＤＵＴ３８０からテスト実行データが出力され、テスト比較部２６０まで到着する時間と、パターン生成部２１０からテスト期待値データをテスト比較部２６０に伝送するのに所要される時間との間には、経路の差異があるので、必然的にラウンドトリップ遅延が発生する。

図２を参照する従来の半導体素子のテスト装置においてのラウンドトリップ遅延補償は、ＤＵＴ１８０の各チャネルに対して全てのテスト実行データをＤＵＴ１８０によって発生するラウンドトリップ遅延だけ遅延させるデスキュー素子を使用しなければならないので、非効率的である。

しかし、本発明の場合、例えばＦＩＦＯ素子を用いて効率的にラウンドトリップ遅延補償が可能である。

このために、テスト比較部２６０は、半導体素子のテスト装置とＤＵＴとの間のラウンドトリップ遅延を考慮してテスト実行データの再同期を行う再同期部（図示せず）と、テスト期待値信号をラウンドトリップ遅延によって遅延させるラウンドトリップ遅延補償部（図示せず）とをさらに備えることができる。この場合、再同期部またはラウンドトリップ遅延補償部は、ＦＩＦＯ素子を使用することができる。

この場合、テスト実行者がテストパターンプログラムを作成する際に、特別な設定なくても容易に具現可能であるという長所がある。

また、前述したように、パターン生成部２１０で生成されるテストパターンデータは、コマンド、アドレス、及びデータ信号を含む。この場合、テスト比較部２６０は、不良として判断されたＤＵＴ３８０のアドレス、データ情報、及び不良が発生したテストパターンプログラムのパターンアドレスのうちいずれか１つ以上を格納するテスト結果格納部（図示せず）をさらに備えることができ、その後、不良ＤＵＴ３８０を除去したり、テストパターンプログラムのデバッギングを容易に具現するように構成することができる。

または、パターン生成部２１０がテスト比較部２６０によって不良として判断されたＤＵＴ３８０のアドレス、データ情報、及び不良が発生したテストパターンプログラムのパターンアドレスのうちいずれか１つ以上を格納するテスト結果格納部（図示せず）をさらに備えることができる。

また、このようなアドレス、データ情報、及び不良が発生したテストパターンプログラムのパターンアドレスは、各々別途に格納されることもできる。

例えば、データ情報は、テスト比較部２６０で、アドレスは、パターン生成部２１０で各々別途に格納されることができる。

また、本発明に係る半導体素子のテスト装置は、このようなテスト比較部２６０のテスト結果、すなわち不良として判断されたＤＵＴ２８０のアドレス、データ情報などを外部の装置に伝送するテスト結果伝送部３３０をさらに備え、例えば、テスト実行者が簡便にテスト結果を確認できるように構成することができる。

図５は、本発明に係る半導体素子のテスト装置の実際具現例を示す図である。

“ＡＬＰＧ”で表示された部分は、パターン生成部２１０を示す。このようなパターン生成部２１０は、テストパターンプログラムをコンパイルし、バイナリに変換し、その後、使用のために格納する“インストラクションメモリ（Instruction Memory）”と、“インストラクションメモリ（Instruction Memory）”の資料を順次に読み取るための“シケースコントローラ（Sequence Controller）”と、これを基礎にしてＤＵＴテストに必要なコマンドやアドレス、データを生成する“コマンド発生部（Command Generator）”と、“アドレス発生部（Address Generator）”と、“データ発生部(Data Generator)”を含み、また、ＤＵＴのチャネルに対して制御フラグ“制御フラグ（Control Flag）”を生成する。

“ＰＤＳ”で表示された部分は、データ選択部２２０を示す。図示のように、“制御フラグ（Control Flag）”を基礎にしてコマンド、アドレス、及びデータを変換する。

“レイテンシー（Latency）”で表示された部分は、レイテンシー制御部２７０を示す。レイテンシー制御部は、ＦＩＦＯを使用して遅延を調節するように構成され、コマンドまたはアドレスの場合、ＤＵＴに伝達すればよいので、“ＤＲ（drive） ＦＩＦＯ”を使用し、データの場合、ＤＵＴに伝達し、また、期待値信号を用いて比較しなければならないので、“ＤＲＥ（drive enable）ＦＩＦＯ”及び“ＣＰＥ（compare enable）ＦＩＦＯ”を利用するように構成される。

“ＦＣ／ＴＣ”で表示された部分は、フォーマット制御部２３０と、多重化部２８０と、逆多重化部２９０と、タイミング制御部３００、及びビット移動部３１０を示す。

“ＦＣ”は、フォーマット制御部２３０を示し、“ＴＣ”は、タイミング制御部３００及びビット移動部３１０を示す。また、“ＭＵＸ”、“ＤＥＭＵＸ”は、各々多重化部２８０及び逆多重化部２９０に対応する。

“Ｄｅｓｋｅｗ”は、デスキュー制御部３２０であり、“ドライバ（Driver）”は、ドライバ部２４０に対応し、“比較部（Comparator）”は、出力比較部２５０に対応し、“ＤＣＰ（digital comparator）”は、テスト比較部２６０に対応する。

“ＤＦＭ（data fail memory）”及び”ＡＦＭ（address fail memory)”は、テスト結果格納部に対応する。

この場合、“ＤＣＰ”または“ＡＦＭ”には、本願発明の再同期部に対応する“Resync ＦＩＦＯ”と、ラウンドトリップ遅延補償部に対応する“ＲＴＤ ＦＩＦＯ”が含まれる。そして“ＤＣＰ”では、データを比較し、“ＤＦＭ（data fail memory）”に格納し、この場合、該当アドレスを“ＡＦＭ”に伝送し、“ＡＦＭ”に格納する。

以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。

従来技術に係る半導体素子のテスト装置の例示的なブロック図である。 従来技術に係る半導体素子のテスト装置においてのテスト波形変換の例を示す図である。 本発明に係る半導体素子のテスト装置の例示的なブロック図である。 本発明に係る半導体素子のテスト装置においてのテスト波形変換の例を示す図である。 本発明に係る半導体素子のテスト装置の実際具現例を示す図である。

符号の説明

１００ 半導体素子のテスト装置
１１０ パターン生成部
１２０ タイミング生成部
１３０ フォーマット制御部
１４０ ドライバ部
１５０ 比較部
１６０ テスト結果格納部
１８０ ＤＵＴ
２１０ パターン生成部
２２０ データ選択部
２３０ フォーマット制御部
２４０ ドライバ部
２５０ 出力比較部
２６０ テスト比較部
２７０ レイテンシー制御部
２８０ 多重化部
２９０ 逆多重化部
３００ タイミング制御部
３１０ ビット移動部
３２０ デスキュー制御部
３３０ テスト結果伝送部
３８０ ＤＵＴ

Claims (18)

1. テストパターンプログラムを基礎にしてＤＵＴのテストに必要な論理的テストパターンデータを生成するパターン生成部と、
   前記パターン生成部から伝達されるテストパターンデータを基礎にして前記ＤＵＴに伝達する物理的テストパターンデータ及びテスト期待値データに変換するデータ選択部と、
   前記物理的テストパターンデータをテスト実行のために設定される時間遅延値を基礎にして所望のテスト波形に変換するフォーマット制御部と、
   前記テスト波形を前記ＤＵＴに印加するドライバ部と、
   前記ＤＵＴからの前記テスト波形に対応した出力を受信し、テスト実行データを出力する出力比較部と、
   前記テスト実行データと前記テスト期待値データとを比較し、前記ＤＵＴの良否を判断するテスト比較部と、を備えることを特徴とする半導体素子のテスト装置。
2. 前記物理的テストパターンデータを前記ＤＵＴに記録したり、または前記テスト期待値データと前記テスト実行データとを比較するために、前記物理的テストパターンデータまたは前記テスト期待値データを一定のサイクルの間に遅延することによって、レイテンシーを制御し、前記フォーマット制御部に印加するレイテンシー制御部をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。
3. 前記テスト波形を前記ＤＵＴの動作速度に適合するように多重化する多重化部と、
   前記テスト実行データと前記テスト期待値データとの比較に適合した動作速度で逆多重化する逆多重化部と、をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。
4. 前記テスト波形を前記多重化部に印加する前に、オーバーサンプリングを行うタイミング制御部をさらに備えることを特徴とする請求項３に記載の半導体素子のテスト装置。
5. 前記オーバーサンプリングを行った後に、前記テスト波形をビット単位で移動し、前記多重化部に印加するビット移動部をさらに備えることを特徴とする請求項４に記載の半導体素子のテスト装置。
6. 前記テスト波形を前記ドライバ部を介してＤＵＴに伝送する前に、または前記ＤＵＴから前記テスト実行データを前記出力比較部を介して受信した後に、前記ＤＵＴの各チャネルに発生するタイミングスキューを補償するデスキュー制御部をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。
7. 前記デスキュー制御部は、前記ＤＵＴの各チャネル毎にタイミングスキューを設定し、タイミングスキューを補償することを特徴とする請求項６に記載の半導体素子のテスト装置。
8. 前記多重化部によって多重化されたテスト波形を前記ドライバ部を介してＤＵＴに伝送する前に、または前記ＤＵＴから前記テスト実行データを前記出力比較部を介して受信した後に、前記ＤＵＴの各チャネルに発生するタイミングスキューを補償するデスキュー制御部をさらに備え、
   前記デスキュー制御部は、前記タイミングスキュー値があらかじめ定められた値より大きい場合、前記ビット移動部を用いて前記タイミングスキューを一部補償するように前記ビット移動部と連動することを特徴とする請求項５に記載の半導体素子のテスト装置。
9. 前記デスキュー制御部は、前記ＤＵＴの各チャネル毎にタイミングスキューを設定し、タイミングスキューを補償することを特徴とする請求項８に記載の半導体素子のテスト装置。
10. 前記ドライバ部は、前記テスト波形を“ハイ（High）”、“ロウ（Low）”、 “ターミネーション（Termination）”の３つのレベルに前記ＤＵＴに印加することを特徴とする請求項１に記載の半導体素子のテスト装置。
11. 前記出力比較部は、前記ＤＵＴからの前記テスト波形に対応した出力を受信し、あらかじめ定められた臨界値を基準にして比較し、前記テスト実行データを出力することを特徴とする請求項１に記載の半導体素子のテスト装置。
12. 前記臨界値は、可変的に設定されることを特徴とする請求項１１に記載の半導体素子のテスト装置。
13. 前記出力比較部は、前記臨界値を基準にして一定のウィンドウを設定した後に、前記ウィンドウを外れる信号だけに対して出力レベルを決定し、前記テスト実行データを生成することを特徴とする請求項１１に記載の半導体素子のテスト装置。
14. 前記テスト比較部は、前記半導体素子のテスト装置と前記ＤＵＴとの間のラウンドトリップ遅延を考慮して前記テスト実行データの再同期を行う再同期部と、
    前記テスト期待値信号を前記ラウンドトリップ遅延によって遅延させるラウンドトリップ遅延補償部と、をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。
15. 前記パターン生成部は、前記物理的テストパターンデータへの変換のために前記ＤＵＴの各チャネルを基礎とする制御フラグを形成し、前記データ選択部に伝達し、
    前記データ選択部は、あらかじめ定められた多数のデータ選択テーブルを参照して前記制御フラグを基礎にして前記ＤＵＴの各チャネル毎に伝送される前記物理的テストパターンデータに変換することを特徴とする請求項１に記載の半導体素子のテスト装置。
16. 前記テストパターンデータは、コマンド、アドレス、及びデータ信号を含み、
    前記テスト比較部は、不良として判断された前記ＤＵＴのアドレス、データ情報、及び前記不良が発生したテストパターンプログラムのパターンアドレスのうちいずれか１つ以上を格納するテスト結果格納部をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。
17. 前記テストパターンデータは、コマンド、アドレス、及びデータ信号を含み、
    前記パターン生成部は、前記テスト比較部で不良と判断された前記ＤＵＴのアドレス、データ情報、及び前記不良が発生したテストパターンプログラムのパターンアドレスのうちいずれか１つ以上を格納するテスト結果格納部をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。
18. 前記テスト比較部の前記ＤＵＴの良否を判断した結果を外部の装置に伝送するテスト結果伝送部をさらに備えることを特徴とする請求項１に記載の半導体素子のテスト装置。

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