JP5181499B2 - Ｓｃａｎテスト回路及び半導体集積回路 - Google Patents

Description

本発明は、ＳＣＡＮテスト回路、半導体集積回路及びスキャンイネーブル信号タイミング制御回路部に関する。

半導体集積回路における一般的なテストとして、ＳＣＡＮ／ＡＴＰＧテストが挙げられる。そのＳＣＡＮ／ＡＴＰＧテストにおいて、Ａｔ−Ｓｐｅｅｄ（実動作速度）のテストを実施する場合、特に、高速ロジック動作時にはＬＳＩチップに内蔵されているＰＬＬ回路を動作させてＡｔ−Ｓｐｅｅｄ（実動作速度）クロックを生成し、ＳＣＡＮのキャプチャ動作時にこのクロックを使用することが多い。なぜなら、ＬＳＩテスタから入力できるクロック周波数に上限があるからである。

ＬＳＩチップに内蔵されている上記ＰＬＬ回路を動作させるＡｔ−Ｓｐｅｅｄ（実動作速度）テストのためのＳＣＡＮテスト回路１０１は、一般的に図３のように構成される。この図３のＳＣＡＮ回路におけるＳＣＡＮクロック（信号）とＳＣＡＮイネーブル（信号）の波形を、図４に示す。

図４におけるＳＣＡＮクロックとＳＣＡＮイネーブルが示す制御タイミングは、Ｂｒｏａｄｓｉｄｅ（ブロードサイド）と呼ばれるものである。このＢｒｏａｄｓｉｄｅ（ブロードサイド）は、ＳＣＡＮイネーブルがオフの時（即ち、ＳＣＡＮのキャプチャ動作の時）に、クロックが２回、即ち、ラウンチクロック４２とキャプチャクロック４４が入ることが特徴である。

ここで、ラウンチクロック４２とキャプチャクロック４４の間が、実動作速度となる。ラウンチクロック４２の立ち上がりで各ＳＣＡＮセルに対してテストデータが設定され、キャプチャクロック４４の立ち上がりでテスト結果が各ＳＣＡＮセルに取り込まれる。この間、ＬＳＩテスタからのＳＣＡＮイネーブル入力は一定であるため、ＳＣＡＮイネーブルのオンからオフへの遷移時間による実動作速度に対する制限の問題は発生しない。

しかしながら、Ｂｒｏａｄｓｉｄｅ（ブロードサイド）ではテストデータ設定に２回のクロック動作が必要である。なぜなら、ラウンチクロック４２で設定されるテストデータは、ＳＣＡＮシフトの最終クロックでＳＣＡＮセルに設定されるデータにより制御されるからである。従って、高故障検出率を得るためには、一般的に単一縮退故障検出用のＳＣＡＮ／ＡＴＰＧと比べて、テストパターン長もＡＴＰＧ実行時間も長くなる。

一方、図５は、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式でＳＣＡＮ／ＡＴＰＧテストを行うときの、ＳＣＡＮテスト回路におけるＳＣＡＮクロック（信号）とＳＣＡＮイネーブル（信号）の波形図である。図５で示されるＬａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式では、単一縮退故障検出用のＳＣＡＮ／ＡＴＰＧテストと同様に、ＳＣＡＮシフトの最終クロックでＳＣＡＮセルにテストデータが設定される。そのため、一般的にＡＴＰＧ実行時間及びテストパターン長は、単一縮退故障検出用のＳＣＡＮ／ＡＴＰＧテストの場合と同等となる。

つまり、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式では、ＳＣＡＮシフトの最終クロック（ラウンチクロック５２）とキャプチャクロック５４の間が、遅延故障検出のためのクロック周期となる。この間において、ＬＳＩテスタによるＳＣＡＮイネーブル信号のオンからオフへの切り替えが必要であり、ここでのクロック周期はタイミング的に制限を受けることになる。従って、ＬＳＩチップに内蔵されているＰＬＬ回路を動作させるＡｔ−Ｓｐｅｅｄ（実動作速度）のテストの実現は困難である。

なお、特許文献１は、必要なハードウエアが少なく、短いテスト長で高い故障カバレージの達成を目指す集積回路テスト方法及び装置を開示する。
特開２００１−２２１８３６号公報

上述のように、半導体集積回路に対するＳＣＡＮ／ＡＴＰＧテストにおいて、Ａｔ−Ｓｐｅｅｄ（実動作速度）のテストを実施するためにＢｒｏａｄｓｉｄｅ（ブロードサイド）方式を用いると、ＡＴＰＧ実行時間もテストパターン長も長くなり、テストコストが高くなる。ＡＴＰＧ実行時間やテストパターン長を抑えようとすると、高故障検出率が得られなくなってしまう。また、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式では、ＬＳＩテスタによるＳＣＡＮイネーブル信号の制約を受けるため、Ａｔ−Ｓｐｅｅｄ（実動作速度）テストが実施できない。

本発明は、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式を用いて、Ａｔ−Ｓｐｅｅｄ（実動作速度）のテストを可能にするＳＣＡＮテスト回路を提供することを目的とする。

本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載のＳＣＡＮテスト回路は、
半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路である。そのようなＳＣＡＮテスト回路において、
スキャンイネーブル外部入力信号からスキャンセルイネーブル信号を生成するタイミングを制御するスキャンイネーブル信号タイミング制御回路部を、
同一クロックドメインにおいて複数構成し、
上記スキャンイネーブル外部入力信号により、上記ＳＣＡＮテスト回路におけるスキャンセルに対する実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの供給を受ける、第１のモードであって、上記スキャンセルイネーブル信号の生成のタイミングが上記スキャンイネーブル外部入力信号と上記ラウンチクロックとにより制御される、第１のモードと、
上記ラウンチクロック及び上記キャプチャクロックの供給を受けずに、上記スキャンイネーブル外部入力信号を上記スキャンセルに繋げる第２のモードと
を選択する信号を入力する手段を有することを特徴とする。

本発明に係る請求項２に記載の半導体集積回路は、
請求項１に記載のＳＣＡＮテスト回路を搭載する半導体集積回路である。

本発明を利用することにより、Ａｔ−Ｓｐｅｅｄ（実動作速度）間にＳＣＡＮセルのスキャンイネーブル信号を“１”から“０”に遷移させる制御ができるので、Ａｔ−Ｓｐｅｅｄ（実動作速度）テストでありながら、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式のテストパターンを生成することができる。このことにより、従来のＢｒｏａｄｓｉｄｅ（ブロードサイド）方式と比べて、ＡＴＰＧ実行時間は短くなり、テストパターン長も短くなる。また、遅延故障に対して高い故障検出率も取得できる。

以下、図面を参照して本発明に係る好適な実施形態を説明する。

図１は、本発明の好適な実施形態に係る半導体集積回路におけるＳＣＡＮテスト回路１の概略回路図である。図２は、図１に示されるＳＣＡＮテスト回路１におけるＳＣＡＮクロック、ＳＣＡＮイネーブル外部入力における信号（ＳＣＡＮＥＮ１）、ＳＣＡＮセル手前のバッファツリー３に入力する信号（ＳＣＡＮＥＮ２）、及びＳＣＡＮセルに与えられるスキャンイネーブル信号（ＳＥ）の波形図である。

図１に示されるＳＣＡＮテスト回路１において、ＰＬＬ回路１０で生成されたクロックは、分周回路１２などを経てクロックコントローラ１４に入力される。クロックコントローラ１４は、更にＡＴＳｐｅｅｄＡＴＰＧモード信号及びＡｔｓｐｅｅｄクロックトリガ信号により、ＳＣＡＮテスト時のＡｔ−Ｓｐｅｅｄ（実動作速度）クロック、即ち、図２に示すラウンチクロック２２及びキャプチャクロック２４としてのパルスを得る。

クロック選択回路１８は、ＳＣＡＮシフト用のクロックとＡｔ−Ｓｐｅｅｄ（実動作速度）キャプチャ用のクロックを選択する回路である。クロック選択回路１８における選択は、ＳＣＡＮイネーブル外部入力２０により制御される。ここでの制御に応じて、Ａｔ−Ｓｐｅｅｄ（実動作速度）テスト用ＳＣＡＮクロックがＳＣＡＮテスト回路１に供給される。

ＳＣＡＮイネーブル外部入力２０と、ＳＣＡＮセル手前のバッファツリー３との間に、本発明に係るスキャンイネーブル信号タイミング制御回路部２が、挿入される。スキャンイネーブル信号タイミング制御回路部２は、一つのＤフリップフロップ４、その出力側のＯＲ回路６、入力側のＡＮＤ回路８で構成される。

図１の回路では、スキャンイネーブル信号タイミング制御回路部２は一つだけであるが、クロックドメイン毎にこの回路を挿入し、ＳＣＡＮイネーブル外部入力２０を分割して利用するようにしてもよい。

テストモード選択信号１６は、外部端子入力やＪＴＡＧのユーザ命令出力と接続する。図１に示すＳＣＡＮテスト回路１では、本モードが０の時、ＡＮＤ回路８の作用により、図４に示した従来のＢｒｏａｄｓｉｄｅ（ブロードサイド）方式のＡｔ−Ｓｐｅｅｄ（実動作速度）のテストが実施され得る。

一方、本モードが１の時、図２に示すようなＳＣＡＮＥＮ１、ＳＣＡＮＥＮ２、及びＳＥの波形変化を起こすことになる。詳細に言うと、Ｄフリップフロップ４によりＳＣＡＮＥＮ２は、ラウンチクロック２２の立ち上がりでオフになり、ＯＲ回路６によりＳＣＡＮＥＮ２は、ＳＣＡＮＥＮ１の立ち上がりでオンになる。この場合、ラウンチクロック２２は、ＳＣＡＮシフトの最終クロックとなるから、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）のタイミングとなる。

ここで、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）のタイミングを実現するには、キャプチャクロック２４の立ち上がりまでに、ＳＣＡＮイネーブルが０に確定されなければならない。ＳＣＡＮＥＮ２と各ＳＣＡＮセルのＳＥの間には、ＯＲ回路６と、負荷分散のためのバッファツリー３とが構築されるから、両信号の間には、ＯＲ回路１段分とバッファツリー分の遅延（バッファツリーディレイ２６）が発生する。このバッファツリーディレイ２６が、Ａｔ−Ｓｐｅｅｄ（実動作速度）クロックの周期を下回ればよい。

バッファツリー３に繋がるＳＣＡＮセルの数が多くそれらの負荷が大きいため、バッファツリーディレイ２６が上記タイミング条件を満たせないような場合も想定される。そのような場合には、同一クロックドメインにおいて複数のスキャンイネーブル信号タイミング制御回路部２を構成して１本のスキャンイネーブル信号に繋がるＳＣＡＮセルの数を削減し、負荷を削減してタイミングを満たすように設計すればよい。なお、スキャンイネーブル信号のタイミングの確認は、同期クロック間であるため“ＳＴＡ”で確認することができる。

本発明の好適な実施形態に係るＳＣＡＮテスト回路１において、テストパターン作成時には、ＳＣＡＮ／ＡＴＰＧツールに対して、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式としてパターンを生成させることになる。このことにより、Ｂｒｏａｄｓｉｄｅ（ブロードサイド）方式に比べてＡＴＰＧ実行時間は短くなり、テストパターン長も短くなる。また、遅延故障に対して高い故障検出率も取得できる。

実際のＳＣＡＮクロックとしてはＢｒｏａｄｓｉｄｅ（ブロードサイド）方式のクロック数が供給されているため、１ＳＣＡＮサイクルに対して、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式よりもＳＣＡＮシフトが１クロック分多くなっている。これについては、例えば、ＳＣＡＮＩＮから入力するテストデータに関して１クロック分入力タイミングを遅らせるようにすることで、対応できる。

以上のＳＣＡＮテスト回路１により、Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式のＳＣＡＮ／ＡＴＰＧテストにおいて、ＬＳＩテスタの制限を受けずにＡｔ−Ｓｐｅｅｄ（実動作速度）でテストすることができる。

本発明の好適な実施形態に係る半導体集積回路におけるＳＣＡＮテスト回路の概略回路図である。 図１に示されるＳＣＡＮテスト回路におけるＳＣＡＮクロック、ＳＣＡＮイネーブル入力における信号（ＳＣＡＮＥＮ１）、ＳＣＡＮセル手前のバッファツリーに入力する信号（ＳＣＡＮＥＮ２）、及びＳＣＡＮセルに与えられるスキャンイネーブル信号（ＳＥ）の波形図である。 従来技術の半導体集積回路におけるＳＣＡＮテスト回路の概略回路図である。 図３に示されるＳＣＡＮ回路におけるＳＣＡＮクロックとＳＣＡＮイネーブル信号の波形図である。 Ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ（ラウンチ・オフ・シフト）方式でＳＣＡＮ／ＡＴＰＧテストを行うときの、ＳＣＡＮテスト回路におけるＳＣＡＮクロックとＳＣＡＮイネーブル信号の波形図である。

符号の説明

１・・・ＳＣＡＮテスト回路、２・・・スキャンイネーブル信号タイミング制御回路部、４・・・Ｄフリップフロップ、１０・・・ＰＬＬ回路、１６・・・テストモード選択信号、２０・・・ＳＣＡＮイネーブル外部入力。

Claims (2)

1. 半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路において、
   スキャンイネーブル外部入力信号からスキャンセルイネーブル信号を生成するタイミングを制御するスキャンイネーブル信号タイミング制御回路部を、
   同一クロックドメインにおいて複数構成し、
   上記スキャンイネーブル外部入力信号により、上記ＳＣＡＮテスト回路におけるスキャンセルに対する実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの供給を受ける、第１のモードであって、上記スキャンセルイネーブル信号の生成のタイミングが上記スキャンイネーブル外部入力信号と上記ラウンチクロックとにより制御される、第１のモードと、
   上記ラウンチクロック及び上記キャプチャクロックの供給を受けずに、上記スキャンイネーブル外部入力信号を上記スキャンセルに繋げる第２のモードと
   を選択する信号を入力する手段を有することを特徴とするＳＣＡＮテスト回路。
2. 請求項１に記載のＳＣＡＮテスト回路を搭載する半導体集積回路。

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