JP5516053B2 - 半導体集積回路 - Google Patents

Description

本発明は、スキャンモード信号生成回路および半導体集積回路に関する。

近年、様々な電子機器の半導体集積回路として、例えば、消費電力を低減させるために複数のパワードメイン（Power Domain：ＰＤ）を有するものが注目されている。

このような複数のＰＤを有する半導体集積回路を設計する場合、例えば、ＰＤ間の電源の状態による不定伝播の抑制を行うためにアイソレータが挿入される。

アイソレータは、例えば、データラインおよびスキャンチェーンに挿入され、そのアイソレータは、テストモードから制御されるようになっている。

ところで、従来、異なるパワードメイン間にアイソレータを挿入した半導体集積回路、並びに、複数のフリップフロップを直列に接続したスキャンチェーンにおける故障検出をするためのスキャンモード信号生成回路としては、様々なものが提案されている。

特開２００４−１８４３１６号公報 特開２００２−１４８３０９号公報 特開平０４−０３０２２７号公報

上述したように、複数のＰＤを有する半導体集積回路において、例えば、データラインおよびスキャンチェーンにアイソレータを挿入し、そのアイソレータをテストモードから制御するものが提案されている。

しかしながら、そのようなアイソレータをデータラインおよびスキャンチェーンに挿入した半導体集積回路では、全ての故障検出を行うことができないことがあった。そこで、全ての故障検出を行うことができる半導体集積回路も研究されているが、例えば、半導体集積回路に設けるテスト用端子の増加を招いていた。

第１実施形態によれば、スキャンモード制御信号が供給され、スキャンモード信号を生成するスキャンモード信号生成回路と、前記スキャンモード信号が入力されるスキャンモード端子を備える第１フリップフロップを有する第１パワードメインと、前記スキャンモード信号が入力されるスキャンモード端子を備える第２フリップフロップを有し、前記第１パワードメインとデータラインおよびスキャンチェーンで接続される第２パワードメインと、前記第１パワードメインおよび前記第２パワードメイン間の前記スキャンチェーンに挿入される第１回路を有するアイソレータと、テストモード信号およびアイソレータテストモード信号を生成する試験モード信号生成回路と、前記テストモード信号および前記アイソレータテストモード信号に基づいてアイソレータ試験制御信号を生成するパワーマネージメントユニットと、を有し、前記スキャンモード信号生成回路は、前記スキャンモード制御信号が供給されるスキャンモードフリップフロップと、前記スキャンモードフリップフロップの出力信号を遅延してタイミング調整を行うタイミング調整用回路と、前記スキャンモード制御信号および前記タイミング調整用回路の出力信号に基づいて前記スキャンモード信号を生成するスキャンモード用論理回路と、を有し、前記パワーマネージメントユニットは、前記第１回路に前記アイソレータ試験制御信号を供給して、前記第１回路の入力が”０”もしくは”１”の信号で固定される故障を検出可能にする半導体集積回路が提供される。

第２実施形態によれば、スキャンモード制御信号が供給され、スキャンモード信号を生成するスキャンモード信号生成回路と、前記スキャンモード信号が供給されるスキャンモード端子を備える第１フリップフロップと、前記第１フリップフロップの出力信号および前記スキャンモード制御信号が供給される第１論理ゲートと、前記第１論理ゲートの出力信号が供給される第１ユーザ回路と、前記スキャンモード信号が供給されるスキャンモード端子を備える第２フリップフロップと、前記第２フリップフロップの出力信号および前記スキャンモード信号が供給される第２論理ゲートと、前記第２論理ゲートの出力信号が供給される第２ユーザ回路と、を有し、前記スキャンモード信号生成回路は、前記スキャンモード制御信号が供給されるスキャンモードフリップフロップと、前記スキャンモードフリップフロップの出力信号を遅延してタイミング調整を行うタイミング調整用回路と、前記スキャンモード制御信号および前記タイミング調整用回路の出力信号に基づいて前記スキャンモード信号を生成するスキャンモード用論理回路と、を有し、前記第１ユーザ回路および前記第２ユーザ回路は、異なるタイミングで動作を開始する半導体集積回路が提供される。

開示のスキャンモード信号生成回路および半導体集積回路は、半導体集積回路の端子数の増加を抑制するという効果を奏する。

半導体集積回路の一例を示すブロック図である。 図１の半導体集積回路の試験動作を説明するための図である。 図１の半導体集積回路におけるアンド型アイソレータの一例を示す回路図である。 図３のアンド型アイソレータにおけるトランジスタの動作を説明するための図である。 関連技術の半導体集積回路の一例を示すブロック図である。 第１実施例としてのスキャンモード信号生成回路を示すブロック図である。 図６のスキャンモード信号生成回路の動作を説明するためのタイミング図である。 図６のスキャンモード信号生成回路の第１変形例を示すブロック図である。 図６のスキャンモード信号生成回路の第２変形例を示すブロック図である。 図６のスキャンモード信号生成回路の第３変形例を示すブロック図である。 図１０のスキャンモード信号生成回路の動作を説明するためのタイミング図である。 第２実施例としての半導体集積回路を示すブロック図である。 図１２の半導体集積回路の動作を説明するためのタイミング図である。 第３実施例としての半導体集積回路を示すブロック図である。 図１４の半導体集積回路の動作を説明するためのタイミング図である。 第４実施例としての半導体集積回路を示すブロック図である。

まず、実施例を詳述する前に、図１〜図５を参照して、半導体集積回路の各例における試験動作およびその問題点を説明する。

図１は、半導体集積回路の一例を示すブロック図であり、２つのＰＤ（パワードメイン）およびＰＭＵ（Power Management Unit：パワーメネージメント・ユニット）を有する半導体集積回路において、アイソレータが挿入されたものを示している。

図１において、参照符号１０１は第１ＰＤ、１０２は第２ＰＤ、そして、１０３はＰＭＵを示す。また、参照符号Ｓinは入力スキャン信号を示し、また、Ｓoutは出力スキャン信号を示す。

第１ＰＤ１０１は、第１論理回路１１１および第１フリップフロップ（ＦＦ）１１２を有し、また、第２ＰＤ１０２は、アイソレータ１２０，第２論理回路１２１および第２ＦＦ１２２を有する。ここで、論理回路１１１および１２１は、ユーザが使用するユーザ論理回路である。

ＰＭＵ１０３は、第３および第４論理回路１３１および１３２、並びに、オアゲート１３３を有する。ここで、オアゲート１３３には、第３論理回路１３１の出力信号およびテストモード信号ＴＭＳが供給されている。

図１に示されるように、アイソレータ１２０は、スキャンチェーンに挿入される第１アンドゲート１２０ａおよびデータラインに挿入される第２アンドゲート１２０ｂを有する。

第１アンドゲート１２０ａには、第１ＦＦ１１２のＱ出力信号およびオアゲート１３３の出力信号ＳＳが供給されている。また、第２アンドゲート１２０ｂには、第１論理回路１１１の出力信号（ＯＵＴ）および第４論理回路１３２の出力信号が供給されている。

アイソレータ１２０（アンドゲート１２０ａ，１２０ｂ）は、第１ＰＤ１０１がオフで第２ＰＤ１０２がオンのとき、第１ＰＤ１０１から第２ＰＤ１０２へ不定が伝播するのを抑制するために各配線に対して挿入されるものである。

図２は、図１の半導体集積回路の試験動作を説明するための図であり、図１におけるアイソレータ１２０の第１アンドゲート１２０ａを示すものである。

なお、符号ｓａは縮退故障を示し、ｓａ−０は検出対象（ライン）が”０”になる縮退故障を表し、ｓａ−１は検出対象が”１”になる縮退故障を表している。

ところで、アイソレータ１２０が挿入された半導体集積回路に対してテストを行う場合、アイソレータ１２０の入出力の故障を検出する必要がある。

ここで、アイソレータ１２０において、データライン上の第２アンドゲート１２０ｂの故障は、ＡＴＰＧ（Automatic Test Pattern Generation：自動テストパターン生成）により検出可能である。

しかしながら、アイソレータ１２０において、スキャンチェーンに挿入された第１アンドゲート１２０ａの故障は、入力Ｂの故障ｓａ−１を検出することができない。これは、表１を参照して説明する以下の理由による。

表１は、アイソレータ１２０の第１アンドゲート１２０ａの入力Ａ，Ｂのテストモード時における状態を示している。

表１に示されるように、ＰＭＵ１０３からアイソレータ１２０の第１アンドゲート１２０ａの入力Ｂに対する信号ＳＳは、テストモード信号ＴＭＳで制御されるため、シフトおよびキャプチャのテスト時は常に”１”に固定される。

すなわち、テストモード信号ＴＭＳが”１”のとき、オアゲート１３３の出力信号ＳＳは、第３論理回路１３１の出力信号のレベルに関わらず”１”になるため、第１アンドゲート１２０ａの入力Ｂの故障ｓａ−１は検出不能である。

ここで、第１アンドゲート１２０ａの入力Ｂがｓａ−１になった場合、ユーザ論理に影響はないが、第１ＰＤ１０１がオフだと第１アンドゲート１２０ａの入力Ａに到達する信号（第１ＦＦ１０１のＱ出力信号）を”０”に固定することができない。

図３は、図１の半導体集積回路におけるアンド型アイソレータの一例を示す回路図であり、アイソレータ１２０におけるアンドゲート１２０ｂの回路例を示すものである。

図３に示されるように、第１アンドゲート１２０ａは、ｐＭＯＳトランジスタ１２１〜１２３およびｎＭＯＳトランジスタ１２４〜１２６を有する。

図３に示す第１アンドゲート１２０ａ（アンド型アイソレータ）において、入力Ｂが”１”に縮退した場合（ｓａ−１）、ｎＭＯＳトランジスタ１２５は常にオンし、出力Ｚのレベルは、入力Ａの値に依存する。

ところで、ＭＯＳトランジス（ＦＥＴ）は、オンとオフを切り替える閾値電圧があり、ｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、その閾値電圧が異なっている。

図４は、図３のアンド型アイソレータ（アンドゲート１２０ｂ）におけるトランジスタの動作を説明するための図である。ここで、参照符号nVthはｎＭＯＳトランジスタの閾値電圧を示し、また、pVthはｐＭＯＳトランジスタの閾値電圧を示す。

図４に示されるように、各トランジスタのゲートに印加されるゲート電圧VgがnVthよりも小さいときは、ｐＭＯＳトランジスタのみオンになり、また、ゲート電圧VgがpVthよりも大きいときは、ｎＭＯＳトランジスタのみオンになる。

しかしながら、ゲート電圧VgがnVthよりも大きく、pVthよりも小さいとき（nVth＜Vg＜pVth）は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方が共にオンになる。

ところで、図３を参照して説明したように、例えば、入力Ｂが１に縮退した場合（ｓａ−１）、アイソレータ(第１アンドゲート１２０ａ)の出力Ｚは、入力Ａの値に依存する。

このとき、第１ＰＤ１０１がオフで入力Ａが不定の値になっており、入力Ａの電圧（トランジスタ１２１および１２４のゲート電圧Vg)がnVth＜Vg＜pVthのとき、ｐＭＯＳトランジスタ１２１およびｎＭＯＳトランジスタ１２４が共にオン状態になる。

その結果、オン状態のトランジスタ１２１，１２４および１２５を介して高電位電源線Vddから低電位電源線Vssに向かって電流（貫通電流）が流れることになる。

すなわち、ＰＭＵ１０３からアイソレータ１２０（第１アンドゲート１２０ａ）に到達するパス上にｓａ−１が発生し、第１ＰＤ１０１がオフで第２ＰＤ１０２がオンになると、アイソレータ１２０内で貫通電流が発生し、消費電力が増加してしまう。

上述した問題は、アイソレータ１２０がアンドゲート（第１アンドゲート１２０ａ）を有する場合に限定されるものではなく、ＰＭＵ１０３からスキャンチェーンに挿入される回路への制御信号ＳＳと同じ論理の縮退故障の検出が不可能になってしまう。そこで、アイソレータの故障検出を確実に行うことのできる半導体集積回路が研究開発されている。

図５は、関連技術の半導体集積回路の一例を示すブロック図であり、２つのパワードメイン（ＰＤ）およびパワーメネージメント・ユニット（ＰＭＵ）を有する半導体集積回路において、アイソレータが挿入されたものを示している。

図５において、参照符号２０１は第１ＰＤ、２０２は第２ＰＤ、そして、２０３はＰＭＵを示す。第１ＰＤ２０１は、第１論理回路２１１および第１フリップフロップ（ＦＦ）２１２を有し、また、第２ＰＤ２０２は、アイソレータ２２０，第２論理回路２２１および第２ＦＦ２２２を有する。

また、参照符号Ｓinは入力スキャン信号を示し、また、Ｓoutは出力スキャン信号を示す。なお、論理回路２１１および２２１は、ユーザが使用するユーザ論理回路である。

ＰＭＵ２０３は、第３および第４論理回路２３１および２３２、オアゲート２３３、並びに、アンドゲート（故障検出回路）２３４を有する。

ここで、オアゲート２３３には、第３論理回路２３１の出力信号およびテストモード信号ＴＭＳが供給され、また、アンドゲート２３４には、オアゲート３３の出力信号ＳＳおよびアイソレータイネーブル信号ＩＥが供給されている。

図５に示されるように、アイソレータ２２０は、スキャンチェーンに挿入される第１アンドゲート２２０ａおよびデータラインに挿入される第２アンドゲート２２０ｂを有する。

第１アンドゲート２２０ａには、第１ＦＦ２１２のＱ出力信号およびアンドゲート２３４の出力信号（アイソレータ試験制御信号）ＳＳ１が供給されている。また、第２アンドゲート２２０ｂには、第１論理回路２１１の出力信号（ＯＵＴ）および第４論理回路２３２の出力信号が供給されている。

アイソレータ２２０（アンドゲート２２０ａ，２２０ｂ）は、第１ＰＤ２０１がオフで第２ＰＤ２０２がオンのとき、第１ＰＤ２０１から第２ＰＤ２０２へ不定が伝播するのを抑制するために各配線上に挿入されるものである。

図５に示す関連技術の半導体集積回路において、第１アンドゲート２２０ａの入力Ｂには、アンドゲート２３４の出力信号ＳＳ１が供給され、アンドゲート２３４には、オアゲート２３３の出力信号ＳＳおよびアイソレータイネーブル信号ＩＥが供給されている。

これにより、例えば、テストモード信号ＴＭＳが”１”のときでも、アイソレータイネーブル信号ＩＥを”０”にすることで、アンドゲート２３４の出力信号ＳＳ１を”０”にして、第１アンドゲート２２０ａの入力Ｂの故障ｓａ−１を検出することが可能になる。

なお、図２を参照して前述したのと同様に、第１アンドゲート２２０ａの入力Ａ，Ｂの他の故障、すなわち、入力Ａの故障ｓａ−０およびｓａ−１、並びに、入力Ｂの故障ｓａ−０も検出することができる。

さらに、データライン上の第２アンドゲート２２０ｂの故障は、ＡＴＰＧにより検出可能なのはいうまでもない。このように、図５に示す関連技術の半導体集積回路は、アイソレータの故障検出を確実に行うと共に、テスト時の消費電力を削減するようになっている。

しかしながら、図５の半導体集積回路は、外部からテスト用にスキャンモード信号ＳＭおよびアイソレータイネーブル信号ＩＥを供給する必要があるため、それらの専用の端子を設けなければならない。その結果、テストに必要な半導体集積回路の外部端子の数が増加することになってしまう。

以下、添付図面を参照して、スキャンモード信号生成回路および半導体集積回路の実施例を詳述する。

図６は、第１実施例としてのスキャンモード信号生成回路を示すブロック図である。図６において、参照符号４はスキャンモード信号生成回路、７は半導体集積回路（チップ）、そして、７１，７２はフリップフロップを示す。

図６に示されるように、スキャンモード信号生成回路４は、フリップフロップ（スキャンモードフリップフロップ）４１，タイミング調整用バッファ４２およびオアゲート（スキャンモード用論理回路）４３を有する。フリップフロップ４１のＤ入力には、スキャンモード制御信号ＳＭＣが供給され、そのクロック入力には、クロック信号ＣＬＫが供給され、そして、そのＱ出力信号は、バッファ４２の入力に供給される。

バッファ４２の出力は、オアゲート４３の一方の入力に供給され、また、オアゲート４３の他方の入力には、直接スキャンモード制御信号ＳＭＣが供給されている。オアゲート４３の出力信号は、例えば、フリップフロップ７１および７２のスキャンモード入力（ＳＭ）にスキャンモード信号ＳＭとして供給される。

図７は、図６のスキャンモード信号生成回路の動作を説明するためのタイミング図である。図７に示されるように、スキャンモード信号生成回路４は、スキャンモード制御信号ＳＭＣが”１”→”０”へ変化すると、それからクロック信号ＣＬＫの次のサイクルで”１”→”０”へ変化するスキャンモード信号ＳＭを作成する。

すなわち、スキャンモード制御信号ＳＭＣが”１”→”０”へ変化すると、その次のクロック信号ＣＬＫの立ち上がりエッジによりフリップフロップ４１に”０”が取り込まれ、フリップフロップ４１のＱ出力信号が”０”になる。

このフリップフロップ４１から出力される”０”のＱ出力信号は、バッファ４２により所定時間だけ遅延されて”１”→”０”へ変化し、オアゲート４３を介して遅延タイミングが調整されて”１”→”０”へ変化するスキャンモード信号ＳＭが生成される。これにより、スキャンシフトモード（Shift-in）からキャプチャモードへ変化することになる。

さらに、スキャンモード制御信号ＳＭＣが”０”→”１”へ変化すると、その信号レベルの変化がオアゲート４３を介して伝えられ、スキャンモード信号ＳＭも同じタイミングで”０”→”１”へ変化する。これにより、キャプチャモードからスキャンシフトモード（Shift-out）へ変化することになる。

図８は、図６のスキャンモード信号生成回路４の第１変形例を示すブロック図である。図８と前述した図６との比較から明らかなように、本第１変形例のスキャンモード信号生成回路４では、オアゲート４３の代わりにオア相当の論理ゲート４４が適用されている。

すなわち、論理ゲート４４は、スキャンモード制御信号ＳＭＣおよびバッファ４２の出力信号をそれぞれ論理反転して受け取るナンドゲートとされている。なお、他の構成は、図６の回路と同様である。

図９は、図６のスキャンモード信号生成回路４の第２変形例を示すブロック図である。図９に示されるように、本第２変形例のスキャンモード信号生成回路４は、スキャンモード制御信号ＳＭＣをインバータ７３で論理反転した信号を受け取るようになっている。

そして、図６のスキャンモード信号生成回路４におけるオアゲート４３の代わりにナンドゲート４５が適用されている。

このように、図６のスキャンモード信号生成回路４におけるオアゲート４３としては、オア相当の論理ゲートを適用することができる。さらに、スキャンモード信号生成回路４は、使用する信号（例えば、スキャンモード制御信号ＳＭＣ）の論理や半導体集積回路の仕様に応じて様々に変形することが可能である。

図１０は、図６のスキャンモード信号生成回路４の第３変形例を示すブロック図であり、また、図１１は、図１０のスキャンモード信号生成回路の動作を説明するためのタイミング図である。

図１０と前述した図６との比較から明らかなように、本第３変形例のスキャンモード信号生成回路４では、タイミング調整用バッファ４２の代わりにタイミング調整用ラッチ４６が適用されている。

図１１に示されるように、本第３変形例のスキャンモード信号生成回路４においても、前述した図７と同様に、スキャンモード制御信号ＳＭＣからスキャンモード信号ＳＭが生成されること分かる。なお。図１１における信号ＳＱは、フリップフロップ４１のＱ出力信号を示している。

このように、図６のスキャンモード信号生成回路４におけるバッファ４２としては、ラッチ４６を適用することができる。さらに、スキャンモード信号生成回路４は、使用する信号の論理や半導体集積回路の仕様に応じて様々に変形することが可能であるのは前述した通りである。

図１２は、第２実施例としての半導体集積回路を示すブロック図であり、上述した図６のスキャンモード信号生成回路４を適用した半導体集積回路の一例を示すものである。すなわち、本第２実施例の半導体集積回路７では、第１実施例におけるフリップフロップ７１および７２を、各ＰＤにおけるフリップフロップ１２および２２として適用したものに相当する。

図１２において、参照符号１は第１ＰＤ、２は第２ＰＤ、３はＰＭＵ、４はスキャンモード信号生成回路、そして、５は試験モード信号生成回路を示す。第１ＰＤ１は、第１論理回路１１および第１フリップフロップ（ＦＦ）１２を有し、また、第２ＰＤ２は、アイソレータ２０，第２論理回路２１および第２ＦＦ２２を有する。

また、参照符号Ｓinは入力スキャン信号、Ｓoutは出力スキャン信号、ＳＭＣはスキャンモード制御信号、そして、ＳＭはスキャンモード信号を示す。なお、論理回路１１および２１は、ユーザが使用するユーザ論理回路である。

ＰＭＵ３は、第３および第４論理回路３１および３２、オアゲート３３および３５、並びに、アンドゲート（故障検出回路）３４を有する。スキャンモード信号生成回路４は、前述した図６におけるスキャンモード信号生成回路と同様のものである。

試験モード信号生成回路５は、半導体集積回路７の外部端子を介して専用の信号を受け取る必要のない内部回路であり、テストモード信号ＴＭＳおよびアイソレータテストモード信号ＩＴＭＳを生成して出力する。

オアゲート３３には、第３論理回路２３１の出力信号およびテストモード信号ＴＭＳが供給され、また、オアゲート３５には、スキャンモード制御信号ＳＭＣおよびアイソレータテストモード信号ＩＴＭＳを反転した信号が供給される。

図１２に示されるように、アイソレータ２０は、スキャンチェーンに挿入される第１アンドゲート２０ａおよびデータラインに挿入される第２アンドゲート２０ｂを有する。

第１アンドゲート２０ａには、第１ＦＦ１２のＱ出力信号およびアンドゲート３４の出力信号（アイソレータ試験制御信号）ＳＳ３が供給されている。

また、第２アンドゲート２０ｂには、第１論理回路１１の出力信号（ＯＵＴ）および第４論理回路３２の出力信号が供給されている。なお、アイソレータ２０は、テストモード信号ＴＭＳおよびアイソレータテストモード信号ＩＴＭＳにより制御される。

アイソレータ２０（アンドゲート２０ａ，２０ｂ）は、第１ＰＤ１がオフで第２ＰＤ２がオンのとき、第１ＰＤ１から第２ＰＤ２へ不定が伝播するのを抑制するために各配線上に挿入されるものである。

第２実施例の半導体集積回路において、第１アンドゲート２０ａの入力Ｂには、アンドゲート３４の出力信号ＳＳ３が供給され、アンドゲート３４には、オアゲート３３の出力信号ＳＳおよびオアゲート３５の出力信号ＳＳ２が供給されている。

ここで、スキャンモード制御信号ＳＭＣは、オアゲート３５を介してアンドゲート３４に供給されるため、信号ＳＳ２（スキャンモード制御信号ＳＭＣ）は、前述した図５に示す関連技術の半導体集積回路で説明したアイソレータイネーブル信号ＩＥにも相当する。

これにより、例えば、テストモード信号ＴＭＳが”１”のときでも、信号ＳＳ２を”０”にすることで、アンドゲート３４の出力信号ＳＳ３を”０”にして、第１アンドゲート２０ａの入力Ｂの故障ｓａ−１を検出することが可能になる。

なお、第１アンドゲート２０ａの入力Ａ，Ｂの他の故障、すなわち、入力Ａの故障ｓａ−０およびｓａ−１、並びに、入力Ｂの故障ｓａ−０も検出することができる。さらに、データライン上の第２アンドゲート２０ｂの故障は、ＡＴＰＧにより検出可能である。

図１３は、図１２の半導体集積回路の動作を説明するためのタイミング図であり、前述した図７のタイミング図に対して第１および第２ＦＦ１２および２２のＱ出力信号、入力および出力スキャン信号ＳinおよびＳout等の信号を加えて示すものである。

なお、テストモード信号ＴＭＳおよびアイソレータテストモード信号ＩＴＭＳは、”１”に固定されている。このテストモード信号ＴＭＳは、テスト時に”１”になる信号であり、アイソレータテストモード信号ＩＴＭＳは、アイソレータテスト時に”１”になる信号である。従って、アイソレータテスト以外のテスト時には、例えば、テストモード信号ＴＭＳが”１”でアイソレータテストモード信号ＩＴＭＳが”０”になる。

ここで、参照符号Ｘは不定状態を示し、また、Ｒはアイソレータ２０の故障検出領域のレベル変化の一例を示す。すなわち、出力スキャン信号Ｓoutの領域Ｒにおいて、図１３に示されるように、”１”→”０”→”１”と変化すればアイソレータ２０は正常であると判断し、また、”１”のままで変化しなければアイソレータ２０は故障していると判断する。

このように、本第２実施例の半導体集積回路は、例えば、図５に示す関連技術の半導体集積回路と同様の試験機能を、その試験に必要な半導体集積回路の外部端子の数を減らして行うことが可能である。

ここで、前述したように、テストモード信号ＴＭＳおよびアイソレータテストモード信号ＩＴＭＳは、例えば、半導体集積回路７の外部端子を介して専用の信号を受け取る必要のない試験モード信号生成回路５により生成される。なお、試験モード信号生成回路５は、単純なフリップフロップおよびデコーダ回路を用いて実現することができ、その説明は省略する。

ところで、例えば、スキャンシフトの際、フリップフロップ（第１および第２ＦＦ１２，２２）のＱ出力信号をマスクすることにより、スキャンシフト時の消費電力を低減することが考えられている。

しかしながら、スキャンシフトからキャプチャに移る際、マスクを一度に解除してしまうと、消費電力が急激に増大するため、半導体集積回路（ＬＳＩ）が正常に動作しなくなるおそれがある。

図１４は、第３実施例としての半導体集積回路を示すブロック図であり、前述した図６のスキャンモード信号生成回路４を適用した半導体集積回路の他の例を示すものである。

この図１４に示す半導体集積回路は、スキャンモード信号生成回路４を利用して論理回路（ユーザ回路）で消費される電流（電力）を段階的に変化させている。すなわち、本第３実施例の半導体集積回路は、フリップフロップ１２および２２の出力マスク信号ＭＳ１およびＭＳ２を段階的に解除して、消費電流の増加を緩やかに行うものである。

すなわち、本第３実施例の半導体集積回路７では、第１実施例におけるスキャンモード制御信号ＳＭＣおよびスキャンモード信号ＳＭを、第１および第２マスク信号ＭＳ１およびＭＳ２として適用したものに相当する。図１４において、参照符号２４は、第２ユーザ回路（第５論理回路）を示す。

図１４に示されるように、アンドゲート（第１論理ゲート）１３は、第１マスク信号ＭＳ１（ＳＭＣ）の反転信号および第１ＦＦ１２のＱ出力信号を受け取り、その論理積を取った出力信号ＯＳ１を第１ユーザ回路（第１論理回路）１１に供給する。

アンドゲート（第２論理ゲート）２３は、スキャンモード信号生成回路４の出力である第２マスク信号ＭＳ２（ＳＭ）の反転信号および第２ＦＦ２２のＱ出力信号を受け取り、その論理積を取った出力信号ＯＳ２を第２ユーザ回路２４に供給する。

図１５は、図１４の半導体集積回路の動作を説明するためのタイミング図であり、スキャンモード制御信号ＳＭＣおよびスキャンモード信号ＳＭを利用してＦＦ１２および２２の出力マスクを行う動作を示すものである。

図１５は、図１４の半導体集積回路の動作を説明するためのタイミング図であり、スキャンモード制御信号ＳＭＣおよびスキャンモード信号ＳＭを利用してＦＦ１２および２２の出力マスクを行う動作を示すものである。

図１５と前述した図７との比較から明らかなように、図１５のタイミング図は、スキャンモード制御信号ＳＭＣを第１マスク信号ＭＳ１とし、スキャンモード信号ＳＭを第２マスク信号ＭＳ２とし、さらに、信号ＯＳ１およびＯＳ２を含めて示すものである。

図１５に示されるように、まず、第１マスク信号ＭＳ１および第２マスク信号ＭＳ２が”１”のとき、アンドゲート１３の出力信号ＯＳ１およびアンドゲート２３の出力信号ＯＳ２は、マスクされて”０”を維持する。

これにより、信号ＯＳ１を受け取る第１ユーザ回路１１および信号ＯＳ２を受け取る第２ユーザ回路２４は動作せず、消費電流（消費電力）が低減される。

図１５に示されるように、第１マスク信号ＭＳ１は、タイミングＴ１において”１”→”０”に変化し、また、第２マスク信号ＭＳ２は、タイミングＴ１よりも遅れたタイミングＴ２において”１”→”０”に変化する。

これにより、アンドゲート１３の出力信号ＯＳ１は、タイミングＴ１以降、第１ＦＦ１２のＱ出力信号に対応して変化する。すなわち、第１ユーザ回路１１は、第１マスク信号ＭＳ１が解除されたタイミングＴ１から動作を開始する。

また、アンドゲート２３の出力信号ＯＳ２は、タイミングＴ２以降、第２ＦＦ２２のＱ出力信号に対応して変化する。すなわち、第２ユーザ回路２４は、第２マスク信号ＭＳ２が解除されたタイミングＴ２から動作を開始する。

本第３実施例の半導体集積回路は、複数のユーザ回路（第１および第２ユーザ回路１１，２４）を異なるタイミングＴ１およびＴ２で動作を開始させることによって、消費電流（消費電力）を段階的に緩やかに増加させるようになっている。

なお、図１４および図１５では、マスク対象となるグループ回路が２つ（第１ＦＦ１２および第１論理回路１１と、第２ＦＦ２２および第５論理回路２４）について説明したが、さらに、多くのグループ回路のマスク制御についても同様である。

すなわち、より多くのグループ回路に対しては、例えば、スキャンモード信号生成回路４におけるフリップフロッップ４１を直列に複数段設け、各段のＱ出力信号をマスク信号として利用することができる。もちろん、他の様々な回路構成を適用してもよいのはいうまでもない。

このように、例えば、スキャンシフトからキャプチャに移る際、消費電流の急激な増加を抑えることにより、例えば、電源装置の容量や配線の太さ等における規格値（余裕を見込んだ値）を低減することも可能になる。なお、本第３実施例の半導体集積回路においても、前述した第２実施例と同様に、外部端子の数を抑制して試験を行うことができるのはいうまでもない。

図１６は、第４実施例としての半導体集積回路を示すブロック図であり、上述した図１２に示す第２実施例の半導体集積回路の機能と、図１４に示す第３実施例の半導体集積回路の機能の両方を有するものである。

まず、本第４実施例において、ＰＭＵ３は、スキャンモード制御信号ＳＭＣ，テストモード信号ＴＭＳおよびアイソレータテストモード信号ＩＴＭＳを受け取って、アイソレータ試験制御信号ＳＳ３をアンドゲート２０ａの入力Ｂに供給する。

また、本第４実施例において、アンドゲート１３は、スキャンモード制御信号ＳＭＣ（第１マスク信号ＭＳ１）の反転信号および第１ＦＦ１２のＱ出力信号を受け取り、その論理積を取った出力信号ＯＳ１を第１ユーザ回路（第１論理回路）１１に供給する。

さらに、アンドゲート（第２論理ゲート）２３は、スキャンモード信号ＳＭ（第２マスク信号ＭＳ２）の反転信号および第２ＦＦ２２のＱ出力信号を受け取り、その論理積を取った出力信号ＯＳ２を第２ユーザ回路（第５論理回路）２４に供給する。

なお、本第４実施例の半導体集積回路における動作は、図１２および図１３を参照して説明した第２実施例の動作、並びに、図１４および図１５を参照して説明した第３実施例の動作が両方とも行われることになる。

以上において、例えば、スキャンチェーンに挿入されるアイソレータ、それに対応したＰＭＵおよびスキャンモード信号生成回路の回路構成等は、様々に変形することができる。

また、使用するスキャンモード制御信号（第１マスク信号），テストモード信号，アイソレータテストモード信号，スキャンモード信号（第２マスク信号）の論理等も、様々に変形することができる。

１，１０１，２０１ 第１パワードメイン（第１ＰＤ）
２，１０２，２０２ 第２パワードメイン（第２ＰＤ）
３，１０３，２０３ パワーメネージメント・ユニット（ＰＭＵ）
４ スキャンモード信号生成回路
５ 試験モード信号生成回路
７ 半導体集積回路（チップ）
１１ 第１論理回路（第１ユーザ回路）
１２，１１２，２１２ 第１ＦＦ（フリップフロップ）
１３ アンドゲート（第１論理ゲート）
２０，１２０，２２０ アイソレータ
２１，１２１，２２１ 第２論理回路（ユーザ回路）
２２，１２２，２２２ 第２ＦＦ（フリップフロップ）
２３ アンドゲート（第２論理ゲート）
２４ 第２ユーザ回路（第５論理回路）
３１，１３１，２３１ 第３論理回路
３２，１３２，２３２ 第４論理回路
３３，３５，１３３，２３３ オアゲート
３４，２３４ アンドゲート（故障検出回路）
４１ フリップフロップ（スキャンモードフリップフロップ）
４２ タイミング調整用バッファ（タイミング調整用回路）
４３ オアゲート（スキャンモード用論理回路）
４４ 論理ゲート（スキャンモード用論理回路）
４５ ナンドゲート（スキャンモード用論理回路）
４６ タイミング調整用ラッチ（タイミング調整用回路）
７１，７２ フリップフロップ
７３ インバータ
１１１，２１１ 第１論理回路（ユーザ回路）

Claims (8)

1. スキャンモード制御信号が供給され、スキャンモード信号を生成するスキャンモード信号生成回路と、
   前記スキャンモード信号が入力されるスキャンモード端子を備える第１フリップフロップを有する第１パワードメインと、
   前記スキャンモード信号が入力されるスキャンモード端子を備える第２フリップフロップを有し、前記第１パワードメインとデータラインおよびスキャンチェーンで接続される第２パワードメインと、
   前記第１パワードメインおよび前記第２パワードメイン間の前記スキャンチェーンに挿入される第１回路を有するアイソレータと、
   テストモード信号およびアイソレータテストモード信号を生成する試験モード信号生成回路と、
   前記テストモード信号および前記アイソレータテストモード信号に基づいてアイソレータ試験制御信号を生成するパワーマネージメントユニットと、を有し、
   前記スキャンモード信号生成回路は、
   前記スキャンモード制御信号が供給されるスキャンモードフリップフロップと、
   前記スキャンモードフリップフロップの出力信号を遅延してタイミング調整を行うタイミング調整用回路と、
   前記スキャンモード制御信号および前記タイミング調整用回路の出力信号に基づいて前記スキャンモード信号を生成するスキャンモード用論理回路と、を有し、
   前記パワーマネージメントユニットは、
   前記第１回路に前記アイソレータ試験制御信号を供給して、前記第１回路の入力が”０”もしくは”１”の信号で固定される故障を検出可能にすることを特徴とする半導体集積回路。
2. 前記パワーマネージメントユニットは、
   前記テストモード信号および前記アイソレータテストモード信号に基づいて前記アイソレータ試験制御信号を”０”または”１”の信号に固定することを特徴とする請求項１に記載の半導体集積回路。
3. スキャンモード制御信号が供給され、スキャンモード信号を生成するスキャンモード信号生成回路と、
   前記スキャンモード信号が供給されるスキャンモード端子を備える第１フリップフロップと、
   前記第１フリップフロップの出力信号および前記スキャンモード制御信号が供給される第１論理ゲートと、
   前記第１論理ゲートの出力信号が供給される第１ユーザ回路と、
   前記スキャンモード信号が供給されるスキャンモード端子を備える第２フリップフロップと、
   前記第２フリップフロップの出力信号および前記スキャンモード信号が供給される第２論理ゲートと、
   前記第２論理ゲートの出力信号が供給される第２ユーザ回路と、を有し、
   前記スキャンモード信号生成回路は、
   前記スキャンモード制御信号が供給されるスキャンモードフリップフロップと、
   前記スキャンモードフリップフロップの出力信号を遅延してタイミング調整を行うタイミング調整用回路と、
   前記スキャンモード制御信号および前記タイミング調整用回路の出力信号に基づいて前記スキャンモード信号を生成するスキャンモード用論理回路と、を有し、
   前記第１ユーザ回路および前記第２ユーザ回路は、異なるタイミングで動作を開始することを特徴とする半導体集積回路。
4. さらに、
   前記第１フリップフロップを有する第１パワードメインと、
   前記第２フリップフロップを有し、前記第１パワードメインとデータラインおよびスキャンチェーンで接続される第２パワードメインと、
   前記第１パワードメインおよび前記第２パワードメイン間の前記スキャンチェーンに挿入される第１回路を有するアイソレータと、を有することを特徴とする請求項３に記載の半導体集積回路。
5. さらに、
   テストモード信号およびアイソレータテストモード信号を生成する試験モード信号生成回路と、
   前記テストモード信号および前記アイソレータテストモード信号に基づいて前記第１回路にアイソレータ試験制御信号を供給して、前記第１回路の入力が”０”もしくは”１”の信号で固定される故障を検出可能にするパワーマネージメントユニットと、を有することを特徴とする請求項４に記載の半導体集積回路。
6. 前記パワーマネージメントユニットは、
   前記テストモード信号および前記アイソレータテストモード信号に基づいて前記アイソレータ試験制御信号を”０”または”１”の信号に固定することを特徴とする請求項５に記載の半導体集積回路。
7. 前記タイミング調整用回路は、タイミング調整用バッファであり、前記スキャンモード用論理回路は、オア相当の論理ゲートであることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体集積回路。
8. 前記タイミング調整用回路は、タイミング調整用ラッチであり、前記スキャンモード用論理回路は、オア相当の論理ゲートであることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体集積回路。

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