JP2005300308A - 半導体集積回路 - Google Patents

Abstract

【課題】 スキャンテスト構成が通常動作時での消費電力の問題の原因となることを防止し得る半導体集積回路を提供する。
【解決手段】 本発明は、スキャンテスト動作時に状態値を出力する機能を有するスキャン用記憶素子を複数有する半導体集積回路に関する。そして、少なくとも一部のスキャン用記憶素子が、通常動作時での出力信号を送出する第１の信号出力部と、スキャンテスト動作時での出力信号を送出する第２の信号出力部とを別個に有することを特徴とする。ここで、第１の信号出力部の方が上記第２の信号出力部より、信号出力線に対する駆動能力が高いことや、第２の信号出力部は、通常動作時にはその出力信号のレベルを固定化させることや、第２の信号出力部がスキャンテスト動作時において第１の信号出力部より動作用クロックの所定期間だけ遅れて状態値を出力することなどが好ましい。
【選択図】 図１

Description

本発明は、テスト容易化設計を施した半導体集積回路に関し、特に、通常動作時におけるテスト構成部分での消費電力を抑えようとしたものである。

従来の半導体集積回路において、最も良く用いられているテスト回路の挿入方法として、スキャンテスト方式がある（非特許文献１参照）。図２（Ａ）は、テスト機能が導入されていないロジック回路（組合わせ論理回路）そのものを示しており、このようなロジック回路では内部の故障検出が困難なため、図２（Ｂ）に示すように、スキャンテストを可能とする構成を追加している。すなわち、組合わせ論理回路の構成要素であるフリップフロップＦＦ０〜ＦＦ２の前段に、マルチプレクサＭＰＸ０〜ＭＰＸ２を入れて通常の信号経路とは異なるテスト専用の経路Ｐ０〜Ｐ２を作成可能としている。そして、スキャンテストモード時に、フリップフロップの値の設定、読み出しを容易に実行し、フリップフロップが属する組合わせ論理回路の製造時の不具合を検出するようにしている。なお、テスト専用の経路の一部（図２（Ｂ）に示す経路Ｐ０、Ｐ１）は、フリップフロップの本来の出力経路から分岐して、次段のフリップフロップの入力段に設けられているマルチプレクサに入力されるようになされている。

最近の大規模ロジック回路では、テストの困難さが指数関数的に増大してきており、そのため、このようなスキャンテスト機能なしでは、テストを正しく実行できない。その結果、本来の回路部分以外の多くの回路オーバーヘッドや、回路オーバーヘッドを導入したことに伴う消費電力の増加があっても、上述したスキャンテスト機能を導入することが必須となりつつある。
Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ Ｊａｐａｎ Ｃｏ．， Ｌｔｄ．発行、ホームページによる会社の「広報誌 ２００２年３月号 特集２：Ｗｈａｔ’ｓ ＤＦＴ」、ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｍｅｎｔｏｒｇ．ｃｏ．ｊｐ／Ｎ−Ｖ／０２＿０３／ＴＯＰＩＣ２．ｈｔｍｌ

ところで、携帯機器などの小型の電子機器に搭載される大規模半導体集積回路（大規模ＬＳＩ）では、低消費電力の要求が非常に高い。そのため、スキャンテスト機能を導入した場合でも、消費電力の増加も最小限に抑える必要がある。しかしながら、以下の理由により、図２（Ｂ）に示すようなスキャンテストの導入回路構成では、消費電力の増加抑圧面で不十分であった。

図２（Ｂ）に示すテスト専用経路Ｐ０〜Ｐ２は、フリップフロップＦＦ０〜ＦＦ２の出力経路を分岐して得ているものであるため、次段のセレクタで切り離されているとは言え、テスト動作ではない通常動作においても駆動され、動作消費電力が生じてしまう。

また、半導体製造技術の進歩により微細なパターンが使われてより高集積化が可能になってきているが、一方、配線の容量抵抗が増大して遅延時間が実際のレイアウトに依存する。そのため、フリップフロップ間のテスト専用経路にも、テストされるロジック回路とのタイミング調整のために、多くの遅延回路（例えば、インバータ）を挿入しなければならないケースがある。このような場合には、テスト動作ではない通常動作においてもテスト専用経路が駆動され、動作消費電力が生じてしまうという課題は、遅延回路（例えば、インバータ）での電力消費があるので非常に大きなものである。

ロジック用の多くの半導体集積回路はＣＭＯＳで実現されることが多いが、その場合には、テスト専用経路に多段に介挿される遅延回路（例えば、インバータ）もＣＭＯＳで実現される。しかし、近年におけるＣＭＯＳ構成は、非駆動時（静止時）においてもリーク電流が生じており、その結果、テスト動作ではない通常動作におけるテスト専用経路での静止時の消費電力も問題となってきている。

スキャンテストは、出荷検査等の限られたタイミングで１回又は数回だけ実行されるものであるが、通常動作は、頻繁に実行されるものであり、通常動作時での消費電力の問題は大きなものである。

そのため、スキャンテスト構成が通常動作時での消費電力の問題の原因となることを防止し得る半導体集積回路が望まれている。

かかる課題を解決するため、本発明は、スキャンテスト動作時に状態値を出力する機能を有するスキャン用記憶素子を複数有する半導体集積回路において、少なくとも一部の上記各スキャン用記憶素子が、通常動作時での出力信号を送出する第１の信号出力部と、スキャンテスト動作時での出力信号を送出する第２の信号出力部とを別個に有することを特徴とする。

本発明の半導体集積回路によれば、通常動作時での出力信号を送出する第１の信号出力部と、スキャンテスト動作時での出力信号を送出する第２の信号出力部とを別個に有するため、第２の信号出力部だけ停止させたりする等の各種の動作が可能であり、その結果、スキャンテスト構成が通常動作時での消費電力の問題を引き起こすことを防止することができる。

（Ａ）第１の実施形態
以下、本発明によるテスト容易化設計を施した半導体集積回路の第１の実施形態を図面を参照しながら詳述する。

第１の実施形態の半導体集積回路は、図３（Ａ）又は（Ｂ）にシンボルで示すような入出力端子を有する第１又は第２のスキャンフリップフロップ１Ａ、１Ｂを適宜の位置に導入しているものであり、図１はその一例を示している。

ここで、スキャンフリップフロップとは、本来の組合わせ論理回路に属するフリップフロップと、スキャンテストを実行させるために必要な回路素子とでなる部分であり、上述した従来の技術に係る図２における、マルチプレクサとフリップフロップの組に対応している。

図３（Ａ）及び（Ｂ）に示す第１及び第２のスキャンフリップフロップ１Ａ、１Ｂは、フリップフロップがＤフリップフロップの場合である。図３（Ａ）に示す第１のスキャンフリップフロップ１Ａは、Ｄフリップフロップとして必要なデータ入力端子ＤＡＴＡ、クロック入力端子ＣＬＫ及び非反転出力端子Ｑに加え、スキャンテストの動作モードか通常の動作モードかを表すモード信号の入力端子ＳＣＡＮＭＯＤＥ、スキャンテストで入力されるデータの入力端子ＳＣＡＮＤＡＴＡ、スキャンテストで出力されるデータの出力端子ＳＣＡＮＯＵＴを有している。図３（Ｂ）に示す第２のスキャンフリップフロップ１Ｂは、第１のスキャンフリップフロップ１Ａの入出力端子に加え、Ｄフリップフロップとして反転出力端子ＱＮを有する点が異なっている。なお、以下の説明においては、各入出力端子の信号やデータを、その入出力端子名で適宜呼ぶこととする。

図３では記載していないが、第１のスキャンフリップフロップ１Ａの非反転出力端子Ｑに代えて、反転出力端子ＱＮを有するスキャンフリップフロップ（第３のスキャンフリップフロップ）であっても良い。また、スキャンフリップフロップは、リセット入力端子及び又はセット入力端子を備えるものであっても良い。

この第１の実施形態は、スキャンフリップフロップにおいて、通常動作での出力端子、すなわち、非反転出力端子Ｑや反転出力端子ＱＮと、スキャンテスト動作での出力端子ＳＣＡＮＯＵＴとを明確に区分した点に特徴を有する。

また、第１の実施形態は、図１に示すように、ある段のスキャンフリップフロップ１Ａ−１、１Ａ−２の非反転出力端子Ｑは組み合わせ論理回路部分２−１、２−２を介して次の段のスキャンフリップフロップの１Ａ−２、１Ａ−３のデータ入力端子ＤＡＴＡに接続されると共に、ある段のスキャンフリップフロップ１Ａ−１、１Ａ−２のスキャンテストで出力されるデータの出力端子ＳＣＡＮＯＵＴはテスト専用の経路ＴＰ１、ＴＰ２を介して次の段のスキャンフリップフロップの１Ａ−２、１Ａ−３のスキャンテストでのデータ入力端子ＳＣＡＮＤＡＴＡに接続され、通常動作時でのデータの経路と、スキャンテスト動作時でのデータの経路とが明確に切り分けられている点も特徴を有している。テスト専用の経路ＴＰ１、ＴＰ２には、適宜の段数のバッファアンプ３（図１では２段）が介挿され、遅延時間のタイミング調整が行われる。

図４は、第１のスキャンフリップフロップ１Ａの具体的な構成例を示すブロック図である。図４（Ａ）に例示する第１のスキャンフリップフロップ１Ａは、通常動作でのデータとスキャンテスト動作でのデータをそのときの動作モードに応じて選択するマルチプレクサ１０と、マルチプレクサ１０の出力を動作クロックに基づいてラッチするラッチ回路１１と、このラッチ回路１１の出力を、インバータ１３から出力された動作クロックの反転出力に基づいてラッチするラッチ回路１２と、このラッチ回路１２の出力に応じて、出力端子Ｑの接続線を高速駆動するドライブ能力が相対的に高いドライバ（バッファアンプ）１４と、このラッチ回路１２の出力に応じて、出力端子ＳＣＡＮＯＵＴの接続線を低速駆動するドライブ能力が相対的に低いドライバ（バッファアンプ）１５とからなっている。ラッチ回路１１及び１２は、どのような具体的な構成のものでも良いが、例えば、図４（Ｂ）に示すようなトランスファゲート２０と、その後段に、２個のインバータ２１及び２２を逆方向に並列に接続したものを挙げることができる。

なお、ラッチ回路１１及び１２とインバータ１３とがＤフリップフロップを構成している。

図１においては、ＳＣＡＮＭＯＤＥ信号が「真」のときには各スキャンフリップフロップ１Ａ−１〜１Ａ−３はそれぞれスキャンテストモード動作に切り替わり、各スキャンフリップフロップ１Ａ−１〜１Ａ−３へのＳＣＡＮＤＡＴＡ入力信号が有効となり、クロックＣＬＫの取り込みタイミングで、ＳＣＡＮＤＡＴＡ信号の論理値が各スキャンフリップフロップ１Ａ−１〜１Ａ−３にセツトされると同時に、ＳＣＡＮＯＵＴ信号にはスキャンフリップフロップ１Ａ−１、…、１Ａ−３の直前の状態値が出力され、次段のスキャンフリップフロップ１Ａ−２、１Ａ−３、…に引き渡され、クロックＣＬＫの次の取り込みタイミングで次段のスキャンフリップフロップ１Ａ−２、１Ａ−３、…を取り込む。

ここで、スキャンフリップフロップ１Ａ−１、…、１Ａ−３からのＱ信号（スキャンフリップフロップ１ＢであればＱＮ信号も含む）については、ＳＣＡＮＯＵＴ信号と同様のタイミングで、スキャンフリップフロップ１Ａ−１、…、１Ａ−３の状態値が出力される（ＱＮにはスキャンフリップフロップ１Ｂの反転の状態値が出力される）。そのため、各スキャンフリップフロップ１Ａ−１、…、１Ａ−３に対してスキャンテストモード動作で状態をセットした後、各スキャンフリップフロップ１Ａ−１、…、１Ａ−３に接続される組合わせ論理回路部分２−１、２−１にデータを与えて、その出力をＳＣＡＮＭＯＤＥ信号を「偽」としてスキャンフリップフロップ１Ａ−２、１Ａ−３、…がデータ入力端子ＤＡＴＡからクロックＣＬＫの取り込みタイミングで取り込むことが、従来と同じように可能であり、スキャンフリップフロップ１Ａ−２、１Ａ−３、…が取り込んだデータはＳＣＡＮＭＯＤＥ信号を「真」とすることで順次読み出すことができる。

一方、通常動作時は、スキャンテストモード時と異なり、ＳＣＡＮＭＯＤＥ信号は「偽」の論理値に固定である。すなわち、ＳＣＡＮＭＯＤＥ信号も、ＳＣＡＮＯＵＴ信号も使われない。従来の方法でも、ＳＣＡＮＯＵＴ信号は、ＳＣＡＮＭＯＤＥ信号により有効になっていないので変わらないが、この第１の実施形態の場合、ＳＣＡＮＯＵＴ信号がＱ信号及びＱＮ信号と分離され、別の経路となっているため、図４に示すように、スピードが重要なデータ信号（Ｑ信号及びＱＮ信号）は遅延時間の観点を優先して作成され、これに対して、ＳＣＡＮＯＵＴ信号は速すぎると次段での取り込みエラーがあってテストが失敗に終わる恐れがあるため、遅延時間が遅くても良く、ドライブ能力を最小化して、余分な消費電力を削減する。

因みに、スキャンテストは限られた回数しか実行されず、一般的には、ユーザに製品が渡された後では実行されないので、動作速度より確実性が重要であり、しかも、通常の動作経路と完全に切り分けられた別経路であるので、遅延時間が大きくても問題が発生しない。

以上のように、第１の実施形態によれば、スキャンフリップフロップからの通常動作時での有効な出力とスキャンフリップフロップからのスキャンテスト動作時での有効な出力とを分離することにより、通常の信号のパスに必要な高速出力を維持しながら、スキャンテスト動作時に、必要最小減の消費電力でスキャン信号（ＳＣＡＮＯＵＴ信号）を出力することができる。

また、スキャンパスを分離し、その駆動不の能力として低いものを適用したので、通常動作時でのスキャンパスの消費電力を抑制することができ、低消費電力化が可能となる。

さらに、微細化により、フリップフロップ間のクロックスキューがスキャンテスト動作時に問題となり易く、従来においては、スキャンテスト用のパス経路に多くの遅延保証回路を介挿していたが、この第１の実施形態では、スキャンテスト用のパス経路を通常のパス経路から分離すると共に、スピードが遅いドライバで駆動しているため、スキュー保証用に用いる遅延保証回路（図１でのバッファアンプ３）も少なくでき、これによっても消費電力を従来より削減することができる。

（Ｂ）第２の実施形態
図５は、第２の実施形態の半導体集積回路におけるスキャンフリップフロップの内部構成を示すブロック図であり、第１の実施形態に係る図４との同一、対応部分には同一符号を付して示している。

第２の実施形態の半導体集積回路は、第１の実施形態に比較すると、スキャンフリップフロップ１Ａの内部構成が異なっている。第２の実施形態の場合、出力端子ＳＣＡＮＯＵＴを駆動するドライバ（バッファアンプ）１５に代え、論理ゲート（図５のものはＡＮＤゲート）３０が設けられている。この論理ゲート３０は、ＳＣＡＮＯＵＴ信号をＳＣＡＮＭＯＤＥ信号により制御しようとしたものである。

論理ゲート３０は、ＳＣＡＮＭＯＤＥ信号が「偽」のときには（通常の動作モード時には）、ＳＣＡＮＯＵＴ信号の論理値を「真」若しくは「偽」の一方に固定するように、ＳＣＡＮＭＯＤＥ信号とラッチ回路１２の出力信号との論理を取って出力し、ＳＣＡＮＭＯＤＥ信号が「真」のときは（スキャンテストモードのときには）、ＳＣＡＮＯＵＴ信号としてＱ出力信号と同じ値（又は反転した値）を出力する。例えば、ＳＣＡＮＭＯＤＥ信号として「偽」の論理レベルが「０」のものを適用した場合には、論理ゲート３０としては図５に示すように、ＡＮＤゲートを適用する。

図１に示すように、ある段のスキャンフリップフロップ（ここでは１Ａ−１とする）からのＳＣＡＮＯＵＴ信号は、次段のスキャンフリップフロップ１Ａ−２へＳＣＡＮＤＡＴＡ信号として入力されているが、ＳＣＡＮＭＯＤＥ信号が「偽」の場合には、次段のスキャンフリップフロップ１Ａ−２はＳＣＡＮＤＡＴＡ信号が有効ではないため取り込まれない。そのため、ＳＣＡＮＭＯＤＥ信号が「偽」のときには、スキャンフリップフロップ１Ａ−１からのＳＣＡＮＯＵＴ信号の論理値はＱ出力信号と同じである必要がない。すなわち、通常動作時においては、定常的に、ＳＣＡＮＭＯＤＥ信号が「偽」となっているため、ＳＣＡＮＯＵＴ信号を変化させる必要が全くない。仮に、通常動作時にＳＣＡＮＯＵＴ信号を変化させたとしたならば、それによる消費電力は余分（無駄）となっている。

以上のように、第２の実施形態によれば、ＳＣＡＮＯＵＴ信号のパス経路とＱ出力信号のパス経路を分離すると共に、ＳＣＡＮＯＵＴ信号をＳＣＡＮＭＯＤＥ信号が「偽」の場合には固定値とすることにより、スキャンパスの回路の動作を完全に止めることができてテスト回路でのダイナミック電流がなくなり、スキャンテスト回路を付加したことによる通常動作時の消費電力の増大をほぼなくすことができる。

周知のように、半導体集積回路に利用されるＣＭＯＳは論理レベルの変化時に消費電力が大きくなる性質を有しており、スキャンパスに介在しているバッファアンプやインバータがＣＭＯＳ構成であれば、論理レベルの固定により、消費電力をほぼ皆無とすることができる。

回路の消費電力が減ることにより、電源パターンに対する余裕度ができるため、電源線幅の最適化が可能となってチップサイズが削減され、その結果として、配線容量の削減等が可能となり、さらなる消費電力の削減が期待できる。

（Ｃ）第３の実施形態
図６は、第３の実施形態の半導体集積回路におけるスキャンフリップフロップの内部構成を示すブロック図であり、第１の実施形態に係る図４との同一、対応部分には同一符号を付して示している。

第３の実施形態の半導体集積回路は、第１の実施形態に比較すると、スキャンフリップフロップ１Ａの内部構成が異なっており、第３の実施形態の場合、出力端子ＳＣＡＮＯＵＴを駆動するドライバ（バッファアンプ）１５に代え、ラッチ回路３０を設けている。このラッチ回路３０は、ラッチ回路１２の出力（言い換えるとＱ出力信号）をクロックＣＬＫの半相だけ遅延させてＳＣＡＮＯＵＴ信号にするために設けられている。ラッチ回路３０の内部構成は任意の構成を適用できるが、上述した図４（Ｂ）に示すような構成のものであっても良い。

図７は、図６の各部タイミングチャートである。第３の実施形態のスキャンフリップフロップ１Ａへの入力データＤＡＴＡ（ＳＣＡＮＤＡＴＡであっても良い）は、例えば、クロックＣＬＫの立上りエッジで取り込まれてＱ出力信号になると共に、新たに設けられたラッチ回路３０のラッチ処理により、ＳＣＡＮＯＵＴ信号は、Ｑ出力信号より、クロックＣＬＫの半相だけ遅れたものとなる。

ここで、図８に示すように、バッファアンプやインバータが介挿されていないスキャンフリップフロップ１Ａ−１及び１Ａ−２の縦続接続（図１参照）のスキャンテストモードの場合を検討する。

スキャンフリップフロップ１Ａ−１及び１Ａ−２として、第３の実施形態とは異なり、ラッチ回路３０を備えないものを適用した場合には、前段側のスキャンフリップフロップ１Ａ−１からＱ出力信号とＳＣＡＮＯＵＴ信号とは同じタイミングのものとなり（図９（Ｂ３）参照）、前段側のスキャンフリップフロップ１Ａ−１からのＱ出力信号と、後段側のスキャンフリップフロップ１Ａ−２からのＱ出力信号（図９（Ｂ４）参照）とはほぼクロックＣＬＫの１周期異なる。このことは、後段側のスキャンフリップフロップ１Ａ−２において、セットアップ時間が約１周期で、ホールド時間が約０となっていることを意味する。このようにセットアップ時間とホールド時間とのバランスが悪いと、レイアウト後のクロックや、スキャンパスのばらつきによっては動作不良となり、これを避けようとすると、スキャンフリップフロップ１Ａ−１及び１Ａ−２間に多くの遅延保証回路を設ける必要性が生じ、遅延保証回路での消費電力が問題となる。

一方、スキャンフリップフロップ１Ａ−１及び１Ａ−２が、第３の実施形態のようにラッチ回路３０を備えていると、スキャンフリップフロップ１Ａ−１からの図９（Ａ４）に示すＳＣＡＮＯＵＴ信号は、そのスキャンフリップフロップ１Ａ−１からの図９（Ａ３）に示すＱ出力信号に比べ、クロックＣＬＫの半相遅れており、スキャンテストモード時には、このＳＣＡＮＯＵＴ信号が後段側のスキャンフリップフロップ１Ａ−２に取り込まれてＱ出力（図９（Ａ５）参照）となる。スキャンフリップフロップ１Ａ−２に入力されるＳＣＡＮＯＵＴ信号とクロックとの位相関係から、スキャンフリップフロップ１Ａ−２におけるセットアップ時間がクロックＣＬＫの約１／２周期で、ホールド時間も１／２周期となっていることが分かる。以上のように、セットアップ時間のマージンとホールド時間のマージンのバランスが良いと、レイアウトや遅延保証回路の付加などの細工が不要となる。

以上のように、第３の実施形態によれば、ＳＣＡＮＯＵＴ信号とＱ出力信号とを分離すると共に、ＳＣＡＮＯＵＴ信号をＳＣＡＮＭＯＤＥ信号が「真」の場合には、Ｑ出力信号からクロックの半相分だけ遅延させて出力するようにしたので、スキャンパスに挿入される、クロックスキューに対する保証用のインバータやバッファアンプをなくしたり少なくしたりすることが可能となる。インバータやバッファアンプをなくしたりすると、レイアウトで考慮すべき項目が減るため、レイアウトの自由度が向上し、チップサイズの縮小を期待でき、その結果、低消費電力化も期待できる。

また、昨今、微細化が進み、タイミング調整に必要な遅延調整用回路も多く必要になるので、ラッチ一段のフリップフロップへの増加分の面積的なものは十分に相殺され、更に、静止時のリーク電流が無視できない状況になってきているが、スキャンパスに挿入される遅延保証用の回路をなくしたり少なくしたので、リーク電流による静止時の消費電力の削減も達成することができる。

（Ｄ）第４の実施形態
図１０は、第４の実施形態の半導体集積回路におけるスキャンフリップフロップの内部構成を示すブロック図であり、既述した各実施形態に係る図４〜図６との同一、対応部分には同一符号を付して示している。

第４の実施形態のスキャンフリップフロップは、スキャンテストのパス経路の論理レベルを通常動作時には固定化させるという、上述した第２の実施形態の技術的思想と、スキャンテスト動作時にはスキャンフリップフロップからのＳＣＡＮＯＵＴ信号をそのＱ出力信号よりクロックの半相分だけ遅延させるという、上述した第３の実施形態の技術的思想とを共に導入したものである。

ＳＣＡＮＭＯＤＥ信号とクロックＣＬＫとが入力されている論理ゲート（ＡＮＤゲート）２０が、上述した第２の実施形態の技術的思想を達成するものであり、この論理ゲート２０の出力が、第２の実施形態の技術的思想を達成するラッチ回路３０に対し、クロックとして入力されるようになされている。すなわち、ラッチ回路３０へのクロック入力を停止させることにより、スキャンテストのパス経路での論理レベルを固定化させるようにしている。

なお、図１０とは異なり、ラッチ回路３０の出力側に、ラッチ回路３０の出力とＳＣＡＮＭＯＤＥ信号とが入力される論理ゲート２０を設け、スキャンテストのパス経路での論理レベルを固定化させるようにしても良い。

この第４の実施形態によれば、上述した第２の実施形態の効果、及び、上述した第３の実施形態の効果を共に奏することができ、消費電力面の効果などは、それらの効果が相互作用して一段と大きな効果を発揮する。

（Ｅ）他の実施形態
上記各実施形態では、フリップフロップがＤフリップフロップであるものを示したが、フリップフロップが他のフリップフロップ（ＲＳフリップフロップ、ＪＫフリップフロップ、Ｔフリップフロップ等）であっても良く、また、スキャンテストモードに供する複数のフリップフロップとして異なる種類のものが混在していても良い。また、メモリやＲＯＭ等の他の状態を記憶する素子をスキャンテストモードでの導入口及び又は導出口としたものであっても良い。

また、上記各実施形態では、全てのスキャンフリップフロップが、Ｑ信号及びＳＣＡＮＯＵＴ信号の出力端子を別個に持つものであったが、一部のスキャンフリップフロップが、Ｑ信号及びＳＣＡＮＯＵＴ信号の出力端子を別個に持つものであっても良い。

第１の実施形態の半導体集積回路の一例を示すブロック図である。 従来のスキャンテスト機能付きの半導体集積回路の説明用のブロック図である。 第１の実施形態に係るスキャンフリップフロップの入出力端子の説明図である。 第１の実施形態のスキャンフリップフロップの内部構成を示すブロック図である。 第２の実施形態のスキャンフリップフロップの内部構成を示すブロック図である。 第３の実施形態のスキャンフリップフロップの内部構成を示すブロック図である。 図６の各部タイミングチャートである。 第３の実施形態のスキャンフリップフロップ間の縦続接続例を示すブロック図である。 図８の各部タイミングチャートである。 第４の実施形態のスキャンフリップフロップの内部構成を示すブロック図である。

符号の説明

１Ａ、１Ａ−１〜１Ａ−３、１Ｂ…スキャンフリップフロップ、２Ａ−１、２Ａ−２…組合わせ論理回路部分、３…バッファアンプ、２０…論理ゲート、３０…ラッチ回路。

Claims (4)

1. スキャンテスト動作時に状態値を出力する機能を有するスキャン用記憶素子を複数有する半導体集積回路において、
   少なくとも一部の上記各スキャン用記憶素子が、通常動作時での出力信号を送出する第１の信号出力部と、スキャンテスト動作時での出力信号を送出する第２の信号出力部とを別個に有することを特徴とする半導体集積回路。
2. 上記第１の信号出力部の方が上記第２の信号出力部より、信号出力線に対する駆動能力が高いことを特徴とする請求項１に記載の半導体集積回路。
3. 上記第２の信号出力部は、通常動作時にはその出力信号のレベルを固定化させることを特徴とする請求項１に記載の半導体集積回路。
4. 上記第２の信号出力部は、スキャンテスト動作時において、上記第１の信号出力部が状態値を出力するタイミングより、動作用クロックの所定期間だけ遅れて状態値を出力することを特徴とする請求項１〜３のいずれかに記載の半導体集積回路。
   

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