JP2002156416A - アドレスデータバステスト方法 - Google Patents
アドレスデータバステスト方法Info
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- JP2002156416A JP2002156416A JP2000350330A JP2000350330A JP2002156416A JP 2002156416 A JP2002156416 A JP 2002156416A JP 2000350330 A JP2000350330 A JP 2000350330A JP 2000350330 A JP2000350330 A JP 2000350330A JP 2002156416 A JP2002156416 A JP 2002156416A
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- JP
- Japan
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- signal
- write
- data
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 非同期アドレスデータバスにおいて容易に且
つ故障検出の高いテストを実施するテスト方法を提供す
ることを目的とする。 【解決手段】 アドレスデータバスの書き込みデータを
書きこむ書き込みレジスタ４、その書き込み許可信号と
内部演算結果のデータ、読み出しレジスタ１１への書き
込み許可信号をテストモードによって前者を選択する入
力切替回路１３を設け書き込みレジスタの内容を読み出
しレジスタから外部へ読み出し容易に非同期アドレスデ
ータバスのテストを実施することができる。
つ故障検出の高いテストを実施するテスト方法を提供す
ることを目的とする。 【解決手段】 アドレスデータバスの書き込みデータを
書きこむ書き込みレジスタ４、その書き込み許可信号と
内部演算結果のデータ、読み出しレジスタ１１への書き
込み許可信号をテストモードによって前者を選択する入
力切替回路１３を設け書き込みレジスタの内容を読み出
しレジスタから外部へ読み出し容易に非同期アドレスデ
ータバスのテストを実施することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に内
蔵されたアドレスデータバスのテスト方法に関するもの
である。
蔵されたアドレスデータバスのテスト方法に関するもの
である。
【０００２】
【従来の技術】図３は従来報告されているマイコンアド
レスデータバスのテストである。３１はアドレスラッチ
回路で、外部のアドレス／データバスａから設定するア
ドレスをＡＬＥ信号の立ち上がりで書き込みラッチす
る。
レスデータバスのテストである。３１はアドレスラッチ
回路で、外部のアドレス／データバスａから設定するア
ドレスをＡＬＥ信号の立ち上がりで書き込みラッチす
る。
【０００３】３２はデコーダで、アドレスラッチ回路３
１でラッチしたアドレスをＷＥ信号ｃに同期して復号す
る。３３はデータラッチ回路で、外部のアドレス／デー
タバスａから設定するデータ信号をＷＥ信号ｃの立ち下
がりで書き込む。
１でラッチしたアドレスをＷＥ信号ｃに同期して復号す
る。３３はデータラッチ回路で、外部のアドレス／デー
タバスａから設定するデータ信号をＷＥ信号ｃの立ち下
がりで書き込む。
【０００４】３８はデコーダで、アドレスラッチ回路３
１でラッチしたアドレスをＲＥ信号ｄに同期して復号す
る。３４はＬＯＡＤ／ＨＯＬＤ付きの書き込みレジスタ
で、デコーダ３２の復号化された信号が書き込み許可信
号として接続され、Ｄ入力にデータラッチ回路３３の出
力が接続されている。
１でラッチしたアドレスをＲＥ信号ｄに同期して復号す
る。３４はＬＯＡＤ／ＨＯＬＤ付きの書き込みレジスタ
で、デコーダ３２の復号化された信号が書き込み許可信
号として接続され、Ｄ入力にデータラッチ回路３３の出
力が接続されている。
【０００５】３５〜３７，３９〜４０はフリップフロッ
プで、これらはスキャンパスチェーンによって各フリッ
プフロップの出力が次段のフリップフロップのスキャン
入力ＤＴに接続されており、フリップフロップ３７の出
力は外部にスキャン出力として出力され、フリップフロ
ップ３９は外部からスキャン入力が入力されている。
プで、これらはスキャンパスチェーンによって各フリッ
プフロップの出力が次段のフリップフロップのスキャン
入力ＤＴに接続されており、フリップフロップ３７の出
力は外部にスキャン出力として出力され、フリップフロ
ップ３９は外部からスキャン入力が入力されている。
【０００６】４１はＬＯＡＤ／ＨＯＬＤ付き読み出しレ
ジスタである。４２はトライステートバッファで、入力
が読み出しレジスタ４１の出力Ｑに接続され、イネーブ
ル信号入力としてデコーダ３８のデコーダ出力が接続さ
れている。
ジスタである。４２はトライステートバッファで、入力
が読み出しレジスタ４１の出力Ｑに接続され、イネーブ
ル信号入力としてデコーダ３８のデコーダ出力が接続さ
れている。
【０００７】図４はタイミングチャートを示す。マイコ
ンからの書き込み側のテストは、まず外部よりＡＬＥ信
号ｂが立ち上がり、同時にアドレス／データバスａより
任意のアドレスが設定される。アドレスラッチ回路３１
は、ＡＬＥ信号ｂがＨＩＧＨレベル時に任意のアドレス
‘adr．1’を書き込み保持する。
ンからの書き込み側のテストは、まず外部よりＡＬＥ信
号ｂが立ち上がり、同時にアドレス／データバスａより
任意のアドレスが設定される。アドレスラッチ回路３１
は、ＡＬＥ信号ｂがＨＩＧＨレベル時に任意のアドレス
‘adr．1’を書き込み保持する。
【０００８】次に外部よりＷＥ信号ｃが立ち下がり、ア
ドレス／データバスａは任意のデータを設定する。デー
タラッチ回路３３はＷＥ信号ｃがＬＯＷレベルの期間に
任意のデータ‘data1’を書き込み保持する。
ドレス／データバスａは任意のデータを設定する。デー
タラッチ回路３３はＷＥ信号ｃがＬＯＷレベルの期間に
任意のデータ‘data1’を書き込み保持する。
【０００９】アドレスラッチ回路３１で保持されたアド
レスｈは、デコーダ３２で外部からのＷＥ信号ｃで同期
化され復号した結果を書き込みレジスタ３４の書き込み
許可信号ｉとして生成する。
レスｈは、デコーダ３２で外部からのＷＥ信号ｃで同期
化され復号した結果を書き込みレジスタ３４の書き込み
許可信号ｉとして生成する。
【００１０】書き込みレジスタ３４は、デコーダ３２の
出力がＨＩＧＨレベルの時に内部クロックに同期してデ
ータラッチ回路３３の出力を書き込む。書き込みレジス
タが複数あればこの動作を繰り返し行いデータを書き込
む。書き込み後、スキャンパス制御信号をイネーブルに
し内部のフリップフロップ３５〜３７および書き込みレ
ジスタ３４をシフトレジスタの動作ができるように設定
し内部クロックを入力する。書き込みレジスタ３４の出
力はフリップフロップ３５へ、フリップフロップ３５の
出力はフリップフロップ３６へ伝搬する。最終的にフリ
ップフロップ３７から書き込みレジスタ３４に書き込ん
だデータを出力することができる。この結果を判定する
ことによって書き込み側のテストを実現することができ
る。
出力がＨＩＧＨレベルの時に内部クロックに同期してデ
ータラッチ回路３３の出力を書き込む。書き込みレジス
タが複数あればこの動作を繰り返し行いデータを書き込
む。書き込み後、スキャンパス制御信号をイネーブルに
し内部のフリップフロップ３５〜３７および書き込みレ
ジスタ３４をシフトレジスタの動作ができるように設定
し内部クロックを入力する。書き込みレジスタ３４の出
力はフリップフロップ３５へ、フリップフロップ３５の
出力はフリップフロップ３６へ伝搬する。最終的にフリ
ップフロップ３７から書き込みレジスタ３４に書き込ん
だデータを出力することができる。この結果を判定する
ことによって書き込み側のテストを実現することができ
る。
【００１１】次に読み出しレジスタ側のテストは、スキ
ャンパス制御信号をイネーブルにし外部スキャン入力信
号よりデータを入力する。このデータはフリップフロッ
プ３９から順にシフトされフリップフロップ４０および
読み出しレジスタ４１に任意のデータが書き込まれる。
読み出しレジスタ４１に任意のデータを書き込んだ後、
スキャンパス制御信号をディセーブルにして通常モード
にする。
ャンパス制御信号をイネーブルにし外部スキャン入力信
号よりデータを入力する。このデータはフリップフロッ
プ３９から順にシフトされフリップフロップ４０および
読み出しレジスタ４１に任意のデータが書き込まれる。
読み出しレジスタ４１に任意のデータを書き込んだ後、
スキャンパス制御信号をディセーブルにして通常モード
にする。
【００１２】ここで外部よりＡＬＥ信号ｂを立ち上げ、
読み出しレジスタ４１に対応したアドレスをアドレス／
データバスａより入力する。書き込み時と同様にアドレ
スラッチ回路３１は任意のアドレスをラッチし、デコー
ダ３８は外部より入力するＲＥ信号ｄと同期しトライス
テートバッファ４２の出力切り替え信号ｅをイネーブル
にする。この動作により読み出しレジスタ４１に書き込
まれたデータはアドレス／データバスに出力される。複
数読み出しレジスタがある場合はこの動作を繰り返す。
この結果を判定することによって読み出し側のテストを
実現できる。
読み出しレジスタ４１に対応したアドレスをアドレス／
データバスａより入力する。書き込み時と同様にアドレ
スラッチ回路３１は任意のアドレスをラッチし、デコー
ダ３８は外部より入力するＲＥ信号ｄと同期しトライス
テートバッファ４２の出力切り替え信号ｅをイネーブル
にする。この動作により読み出しレジスタ４１に書き込
まれたデータはアドレス／データバスに出力される。複
数読み出しレジスタがある場合はこの動作を繰り返す。
この結果を判定することによって読み出し側のテストを
実現できる。
【００１３】これにより、非同期のアドレス／データバ
ス書き込みおよび読み出しのテストを実施できる。
ス書き込みおよび読み出しのテストを実施できる。
【００１４】
【発明が解決しようとする課題】ＬＳＩが大規模化し半
導体集積回路は完全同期設計化しつつあるため、ディジ
タル回路の検査はスキャンパステストで故障検出を実施
している。しかし周辺ＬＳＩとの接続Ｉ／Ｆにおいて非
同期回路があり、この検査を効率よく検査できるようす
る必要がある。従来のアドレス／データバスＩ／Ｆ回路
のテストは上記のように実施しているため次の３つの問
題点がある。
導体集積回路は完全同期設計化しつつあるため、ディジ
タル回路の検査はスキャンパステストで故障検出を実施
している。しかし周辺ＬＳＩとの接続Ｉ／Ｆにおいて非
同期回路があり、この検査を効率よく検査できるようす
る必要がある。従来のアドレス／データバスＩ／Ｆ回路
のテストは上記のように実施しているため次の３つの問
題点がある。
【００１５】１つ目は、書き込み時に書き込んだデータ
をスキャンパスのシフト動作で読み出し判定するため、
ＦＡＩＬした場合どのアドレスであるのかや、レジスタ
のどのビットであるかを見極めることが困難である。
をスキャンパスのシフト動作で読み出し判定するため、
ＦＡＩＬした場合どのアドレスであるのかや、レジスタ
のどのビットであるかを見極めることが困難である。
【００１６】２つ目は、読み出し時もスキャンパスのシ
フト動作で各レジスタにデータを設定しているため、任
意のレジスタに任意のデータを設定するテストパターン
を作成が困難であり、検出率の高いパターンを作成する
ことが出来ない。
フト動作で各レジスタにデータを設定しているため、任
意のレジスタに任意のデータを設定するテストパターン
を作成が困難であり、検出率の高いパターンを作成する
ことが出来ない。
【００１７】３つ目は、スキャンパスのチェーンを用い
ているため、１回の書き込み、読み出しにスキャンチェ
ーンのフリップフロップ数分のパターン長が必要となり
検査時間が長くなってしまうと言う課題がある。
ているため、１回の書き込み、読み出しにスキャンチェ
ーンのフリップフロップ数分のパターン長が必要となり
検査時間が長くなってしまうと言う課題がある。
【００１８】本発明は上記従来の課題を解決するもので
あり、アドレスデータバスのテストを容易に、かつ故障
検出の高いテストができるアドレスデータバステスト方
法を提供することを目的とする。
あり、アドレスデータバスのテストを容易に、かつ故障
検出の高いテストができるアドレスデータバステスト方
法を提供することを目的とする。
【００１９】
【課題を解決するための手段】この目的を達成するため
に本発明のアドレスデータバステスト方法は、マイコン
のアドレス信号とデータ信号を共有化したアドレス／デ
ータバスのＩ／Ｆにおいてマイコンアドレスに対応した
書き込みレジスタと読み出しレジスタを少なくとも各１
つ以上有した半導体集積回路において、テストモード時
には前記書き込みレジスタの出力と前記読み出しレジス
タに書き込むデータを切り替える入力選択回路を備え、
前記書き込みレジスタの出力を読み出しレジスタから読
み出すことを特徴としている。
に本発明のアドレスデータバステスト方法は、マイコン
のアドレス信号とデータ信号を共有化したアドレス／デ
ータバスのＩ／Ｆにおいてマイコンアドレスに対応した
書き込みレジスタと読み出しレジスタを少なくとも各１
つ以上有した半導体集積回路において、テストモード時
には前記書き込みレジスタの出力と前記読み出しレジス
タに書き込むデータを切り替える入力選択回路を備え、
前記書き込みレジスタの出力を読み出しレジスタから読
み出すことを特徴としている。
【００２０】この方法によりアドレスデータバスのテス
トを容易に且つ故障検出の高いテストができる。
トを容易に且つ故障検出の高いテストができる。
【００２１】
【発明の実施の形態】本発明のアドレスデータバステス
ト方法は、外部マイコンのアドレス信号とデータ信号を
共有化したアドレスデータバスのＩ／Ｆのテストにおい
て、マイコンアドレスに対応した書き込みレジスタに設
定したデータと演算処理された結果データおよび書き込
みレジスタの書き込み許可信号とマイコンアドレスに対
応した読み出しレジスタの書き込み許可信号を選択する
入力選択回路を備え、テストモード時に前記入力選択回
路を切り替えることにより前記書き込みレジスタの出力
を読み出しレジスタから読み出すことを特徴とする。
ト方法は、外部マイコンのアドレス信号とデータ信号を
共有化したアドレスデータバスのＩ／Ｆのテストにおい
て、マイコンアドレスに対応した書き込みレジスタに設
定したデータと演算処理された結果データおよび書き込
みレジスタの書き込み許可信号とマイコンアドレスに対
応した読み出しレジスタの書き込み許可信号を選択する
入力選択回路を備え、テストモード時に前記入力選択回
路を切り替えることにより前記書き込みレジスタの出力
を読み出しレジスタから読み出すことを特徴とする。
【００２２】以下、本発明の実施の形態を図１と図２に
基づいて説明する。図１は本発明の実施の形態における
アドレスデータバスのテスト回路を示し、従来例と同一
の構成要素には同一の符号を付してある。
基づいて説明する。図１は本発明の実施の形態における
アドレスデータバスのテスト回路を示し、従来例と同一
の構成要素には同一の符号を付してある。
【００２３】１はアドレスラッチ回路で、アドレスをＡ
ＬＥ信号の立ち上がりで書き込むラッチ回路である。３
はデータラッチ回路で、データをＷＥ信号の立ち下がり
で書き込むラッチ回路である。
ＬＥ信号の立ち上がりで書き込むラッチ回路である。３
はデータラッチ回路で、データをＷＥ信号の立ち下がり
で書き込むラッチ回路である。
【００２４】２はデコーダで、アドレスラッチ回路１で
ラッチしたアドレスをＷＥ信号で同期化され復号する。
８はデコーダで、データラッチ回路３でラッチしたデー
タをＲＥ信号で同期化され復号する。
ラッチしたアドレスをＷＥ信号で同期化され復号する。
８はデコーダで、データラッチ回路３でラッチしたデー
タをＲＥ信号で同期化され復号する。
【００２５】４はＤフリップフロップで、Ｄ入力にはデ
ータラッチ回路３の出力が接続されている。１３は入力
切替回路で、Ｄフリップフロップ４の出力と通常動作時
のデータ信号およびデコーダ２のデコーダ出力と通常動
作時のＬＯＡＤ／ＨＯＬＤ信号を入力に持ち、テスト信
号によってフリップフロップ１１のＤ入力とＬＯＡＤ／
ＨＯＬＤ入力を切り替える。
ータラッチ回路３の出力が接続されている。１３は入力
切替回路で、Ｄフリップフロップ４の出力と通常動作時
のデータ信号およびデコーダ２のデコーダ出力と通常動
作時のＬＯＡＤ／ＨＯＬＤ信号を入力に持ち、テスト信
号によってフリップフロップ１１のＤ入力とＬＯＡＤ／
ＨＯＬＤ入力を切り替える。
【００２６】１２はトライステートバッファで、入力に
Ｄフリップフロップ１１の出力Ｑが接続され、イネーブ
ル信号としてデコーダ８のデコーダ出力が接続されてい
る。次に本実施の形態における動作について図２のタイ
ミングチャートを参照しながら説明する。
Ｄフリップフロップ１１の出力Ｑが接続され、イネーブ
ル信号としてデコーダ８のデコーダ出力が接続されてい
る。次に本実施の形態における動作について図２のタイ
ミングチャートを参照しながら説明する。
【００２７】通常動作、入力切替回路１３は通常動作時
データおよび通常動作時ＬＯＡＤ／ＨＯＬＤ信号を選択
するが、テストモードにするとフリップフロップ４のデ
ータとデコーダ２の出力を選択する。まず、アドレスデ
ータバスのテストを実施するためにテストモード信号を
イネーブルにし入力切替回路をテストモードに設定す
る。次に通常動作時と同様にマイコンからの書き込み
は、ＡＬＥ信号が立ち上がり同時にアドレスデータバス
より任意のアドレスが設定される。アドレスラッチ回路
１はＡＬＥがＨＩＧＨレベル時に任意のアドレスを書き
込み保持する。次にＷＥ信号が立ち下がり、アドレスデ
ータバスは任意のデータを設定する。データラッチ回路
３はＷＥ信号がＬＯＷの期間任意のデータを書き込み保
持する。アドレスラッチ回路１で保持されたアドレスは
デコーダ２で復号化をＷＥ信号で同期化されＤフリップ
フロップのＬＯＡＤ／ＨＯＬＤ信号を生成する。Ｄフリ
ップフロップ４はデコーダ２の出力がＨＩＧＨレベルの
時に内部クロックに同期してデータラッチ回路３の出力
を書き込む。書き込みレジスタが複数あればこの動作を
繰り返し行いデータを書き込む。テストモードに設定し
ているため入力切替回路１３はフリップフロップ４の出
力を信号ｇに出力し、デコーダ２の出力を信号ｆに出力
する。この入力切替回路１３の結果によりフリップフロ
ップ１１に信号ｇの内容が書き込まれ保持される。
データおよび通常動作時ＬＯＡＤ／ＨＯＬＤ信号を選択
するが、テストモードにするとフリップフロップ４のデ
ータとデコーダ２の出力を選択する。まず、アドレスデ
ータバスのテストを実施するためにテストモード信号を
イネーブルにし入力切替回路をテストモードに設定す
る。次に通常動作時と同様にマイコンからの書き込み
は、ＡＬＥ信号が立ち上がり同時にアドレスデータバス
より任意のアドレスが設定される。アドレスラッチ回路
１はＡＬＥがＨＩＧＨレベル時に任意のアドレスを書き
込み保持する。次にＷＥ信号が立ち下がり、アドレスデ
ータバスは任意のデータを設定する。データラッチ回路
３はＷＥ信号がＬＯＷの期間任意のデータを書き込み保
持する。アドレスラッチ回路１で保持されたアドレスは
デコーダ２で復号化をＷＥ信号で同期化されＤフリップ
フロップのＬＯＡＤ／ＨＯＬＤ信号を生成する。Ｄフリ
ップフロップ４はデコーダ２の出力がＨＩＧＨレベルの
時に内部クロックに同期してデータラッチ回路３の出力
を書き込む。書き込みレジスタが複数あればこの動作を
繰り返し行いデータを書き込む。テストモードに設定し
ているため入力切替回路１３はフリップフロップ４の出
力を信号ｇに出力し、デコーダ２の出力を信号ｆに出力
する。この入力切替回路１３の結果によりフリップフロ
ップ１１に信号ｇの内容が書き込まれ保持される。
【００２８】ここでＡＬＥを立ち上げ、読み出しレジス
タ１１のアドレスをアドレス／データバスより入力す
る。書き込み時と同様にアドレスラッチ回路１は任意の
アドレスをラッチし、デコーダ８はＲＥ信号と同期しト
ライステートバッファ１２の出力切り替え信号をイネー
ブルにする。この動作により読み出しレジスタ１１に書
き込まれたデータはアドレス／データバスに出力され
る。読み出しレジスタが複数ある場合はこの動作を繰り
返す。これにより、非同期のアドレスデータバスのテス
トを実施することができる。この結果により書き込み側
および読み出し側のアドレスデータバスＩ／Ｆのテスト
が可能となる。
タ１１のアドレスをアドレス／データバスより入力す
る。書き込み時と同様にアドレスラッチ回路１は任意の
アドレスをラッチし、デコーダ８はＲＥ信号と同期しト
ライステートバッファ１２の出力切り替え信号をイネー
ブルにする。この動作により読み出しレジスタ１１に書
き込まれたデータはアドレス／データバスに出力され
る。読み出しレジスタが複数ある場合はこの動作を繰り
返す。これにより、非同期のアドレスデータバスのテス
トを実施することができる。この結果により書き込み側
および読み出し側のアドレスデータバスＩ／Ｆのテスト
が可能となる。
【００２９】以上のように本実施の形態によればＡＬＥ
信号の立ち上がりで書き込むアドレスラッチ回路１とそ
れを復号化するデコーダ２からなるＬＯＡＤ／ＨＯＬＤ
信号によりＷＥ信号の立ち下がりで書き込まれたデータ
を読み出しレジスタ１１に書き込むための入力切替回路
１３を設けることによりアドレスデータバスのテストを
容易に且つ故障検出の高いテストを実施することができ
る。
信号の立ち上がりで書き込むアドレスラッチ回路１とそ
れを復号化するデコーダ２からなるＬＯＡＤ／ＨＯＬＤ
信号によりＷＥ信号の立ち下がりで書き込まれたデータ
を読み出しレジスタ１１に書き込むための入力切替回路
１３を設けることによりアドレスデータバスのテストを
容易に且つ故障検出の高いテストを実施することができ
る。
【００３０】
【発明の効果】以上のように本発明によれば、アドレス
データバスのテストを容易に且つ故障検出の高いテスト
を実施することができる。
データバスのテストを容易に且つ故障検出の高いテスト
を実施することができる。
【図１】本発明の実施の形態におけるアドレスデータバ
スのテスト回路構成図
スのテスト回路構成図
【図２】本発明の実施の形態におけるアドレスデータバ
スタイミングチャート
スタイミングチャート
【図３】従来のアドレスデータバスのテスト回路構成図
【図４】従来の実施の形態におけるアドレスデータバス
タイミングチャート
タイミングチャート
１，３，３３ ラッチ ３１ アドレスラッチ回路 ２，８，３２，３８ デコーダ ４，１１，３４，４１ ＬＯＡＤ／ＨＯＬＤ付きフリ
ップフロップ １３ 入力切替回路 １２，４２ トライステートバッファ ａ アドレス／データバス ｂ ＡＬＥ入力 ｃ ＷＥ信号 ｄ ＲＥ信号 ｅ 出力イネーブル信号 ｆ ＬＯＡＤ／ＨＯＬＤ信号 ｇ 読み出しデータ信号 ｈ アドレスラッチ信号 ｉ デコード信号
ップフロップ １３ 入力切替回路 １２，４２ トライステートバッファ ａ アドレス／データバス ｂ ＡＬＥ入力 ｃ ＷＥ信号 ｄ ＲＥ信号 ｅ 出力イネーブル信号 ｆ ＬＯＡＤ／ＨＯＬＤ信号 ｇ 読み出しデータ信号 ｈ アドレスラッチ信号 ｉ デコード信号
Claims (1)
- 【請求項１】外部マイコンのアドレス信号とデータ信号
を共有化したアドレス／データバスのＩ／Ｆのテストに
おいて、 マイコンアドレスに対応した書き込みレジスタに設定し
たデータと演算処理された結果データおよび書き込みレ
ジスタの書き込み許可信号とマイコンアドレスに対応し
た読み出しレジスタの書き込み許可信号を選択する入力
選択回路を備え、テストモード時に前記入力選択回路を
切り替え前記書き込みレジスタに設定したデータを読み
出しレジスタに書き込み読み出すことを特徴とするアド
レスデータバステスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000350330A JP2002156416A (ja) | 2000-11-17 | 2000-11-17 | アドレスデータバステスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000350330A JP2002156416A (ja) | 2000-11-17 | 2000-11-17 | アドレスデータバステスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002156416A true JP2002156416A (ja) | 2002-05-31 |
Family
ID=18823577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000350330A Pending JP2002156416A (ja) | 2000-11-17 | 2000-11-17 | アドレスデータバステスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002156416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3540974A1 (en) * | 2018-03-12 | 2019-09-18 | Hamilton Sundstrand Corporation | Data bus and testing system |
-
2000
- 2000-11-17 JP JP2000350330A patent/JP2002156416A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3540974A1 (en) * | 2018-03-12 | 2019-09-18 | Hamilton Sundstrand Corporation | Data bus and testing system |
| US10664372B2 (en) | 2018-03-12 | 2020-05-26 | Hamilton Sundstrand Corporation | Data bus and testing system utilizing bus-hold feature |
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