JP2002311092A - スキャンフリップフロップと、スキャンパス回路およびその設計方法 - Google Patents
スキャンフリップフロップと、スキャンパス回路およびその設計方法Info
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- JP2002311092A JP2002311092A JP2001112068A JP2001112068A JP2002311092A JP 2002311092 A JP2002311092 A JP 2002311092A JP 2001112068 A JP2001112068 A JP 2001112068A JP 2001112068 A JP2001112068 A JP 2001112068A JP 2002311092 A JP2002311092 A JP 2002311092A
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Abstract
(57)【要約】
【課題】 スキャンパス設計された半導体集積回路にお
いて、通常動作時に、スキャンＦＦの消費電力を削減す
ることを目的とする。 【解決手段】 ＦＦ１０１に、入力データを選択するセ
レクタ１０２と、動作モードに応じてスキャン動作用出
力を制御するスキャン出力固定用のＮＡＮＤ回路１０６
と、出力バッファ用のインバータ回路１０５とを付加し
てスキャンＦＦを構成する。通常動作時、スキャン出力
固定用のＮＡＮＤ回路１０６からの出力をモードセレク
トにより固定することができるため、スキャン出力固定
用のＮＡＮＤ回路１０６の出力は変化せず、スキャンＦ
Ｆの消費電力を削減することができる。
いて、通常動作時に、スキャンＦＦの消費電力を削減す
ることを目的とする。 【解決手段】 ＦＦ１０１に、入力データを選択するセ
レクタ１０２と、動作モードに応じてスキャン動作用出
力を制御するスキャン出力固定用のＮＡＮＤ回路１０６
と、出力バッファ用のインバータ回路１０５とを付加し
てスキャンＦＦを構成する。通常動作時、スキャン出力
固定用のＮＡＮＤ回路１０６からの出力をモードセレク
トにより固定することができるため、スキャン出力固定
用のＮＡＮＤ回路１０６の出力は変化せず、スキャンＦ
Ｆの消費電力を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のス
キャンパステストを行う場合の、スキャンフリップフロ
ップ（以下、スキャンＦＦと称す）と、スキャンパス回
路およびスキャンパス回路の設計方法に関する。
キャンパステストを行う場合の、スキャンフリップフロ
ップ（以下、スキャンＦＦと称す）と、スキャンパス回
路およびスキャンパス回路の設計方法に関する。
【０００２】
【従来の技術】図６は従来のスキャンＦＦである。図６
において、６０１はＦＦ、６０２はセレクタ回路、６０
５，６０６は出力バッファ用のインバータ回路である。
データ入力Ｄとスキャンデータ入力ＳＩの内いずれか一
方をモードセレクトＭＳの値によりセレクタ回路６０２
で選択してＦＦ６０１にデータ入力する。ＦＦ６０１の
相反する属性の出力データはそれぞれ出力バッファ用の
インバータ回路６０５，６０６を経由してＱ出力，ＮＱ
出力に出力する。
において、６０１はＦＦ、６０２はセレクタ回路、６０
５，６０６は出力バッファ用のインバータ回路である。
データ入力Ｄとスキャンデータ入力ＳＩの内いずれか一
方をモードセレクトＭＳの値によりセレクタ回路６０２
で選択してＦＦ６０１にデータ入力する。ＦＦ６０１の
相反する属性の出力データはそれぞれ出力バッファ用の
インバータ回路６０５，６０６を経由してＱ出力，ＮＱ
出力に出力する。
【０００３】以上のように構成された半導体装置につい
て、以下その動作を説明する。通常動作時、モードセレ
クトＭＳより“Ｌ”が入力され、セレクタ回路６０２は
データ入力Ｄを選択して出力する。ここで、データ入力
Ｄが“Ｌ”から“Ｈ”に変化した時、セレクタ回路６０
２はデータ入力Ｄの“Ｈ”信号を選択しＦＦ６０１に出
力する。ＦＦ６０１はクロックＣＬＫの”Ｌ”から”
Ｈ”への立ち上がりのタイミングで入力信号”Ｈ”を入
力し、出力バッファ用のインバータ回路６０５，６０６
を経てＱ出力に”Ｈ”，ＮＱ出力に”Ｌ”を出力する。
て、以下その動作を説明する。通常動作時、モードセレ
クトＭＳより“Ｌ”が入力され、セレクタ回路６０２は
データ入力Ｄを選択して出力する。ここで、データ入力
Ｄが“Ｌ”から“Ｈ”に変化した時、セレクタ回路６０
２はデータ入力Ｄの“Ｈ”信号を選択しＦＦ６０１に出
力する。ＦＦ６０１はクロックＣＬＫの”Ｌ”から”
Ｈ”への立ち上がりのタイミングで入力信号”Ｈ”を入
力し、出力バッファ用のインバータ回路６０５，６０６
を経てＱ出力に”Ｈ”，ＮＱ出力に”Ｌ”を出力する。
【０００４】次に、スキャン動作時、モードセレクトＭ
Ｓより“Ｈ”が入力され、セレクタ回路６０２はスキャ
ンデータ入力ＳＩを選択して出力する。ここで、スキャ
ンデータ入力ＳＩが“Ｌ”を入力している時、セレクタ
回路６０２はスキャンデータ入力ＳＩの“Ｌ”信号を選
択しＦＦ６０１に出力する。ＦＦ６０１はクロックＣＬ
Ｋの”Ｌ”から”Ｈ”への立ち上がりのタイミングで入
力信号”Ｌ”を入力し、出力バッファ用のインバータ回
路６０５，６０６を経てＱ出力に”Ｌ”，ＮＱ出力に”
Ｈ”を出力する。
Ｓより“Ｈ”が入力され、セレクタ回路６０２はスキャ
ンデータ入力ＳＩを選択して出力する。ここで、スキャ
ンデータ入力ＳＩが“Ｌ”を入力している時、セレクタ
回路６０２はスキャンデータ入力ＳＩの“Ｌ”信号を選
択しＦＦ６０１に出力する。ＦＦ６０１はクロックＣＬ
Ｋの”Ｌ”から”Ｈ”への立ち上がりのタイミングで入
力信号”Ｌ”を入力し、出力バッファ用のインバータ回
路６０５，６０６を経てＱ出力に”Ｌ”，ＮＱ出力に”
Ｈ”を出力する。
【０００５】しかしながら、上記従来のスキャンＦＦで
は、通常動作、スキャン動作のいずれのモードにおいて
もクロックＣＬＫの立ち上がりエッジに同期してデータ
入力Ｄに対応してＱ出力、ＮＱ出力が変化する。半導体
集積回路上でＱ出力、又はＮＱ出力のいずれか一方をス
キャン用出力に設定してスキャンパスを形成したとして
も、通常動作時に、通常動作に関係の無いスキャンパス
上のＱ出力、又はＮＱ出力も変化してしまい、それによ
って消費電力を増大させるという問題点があった。
は、通常動作、スキャン動作のいずれのモードにおいて
もクロックＣＬＫの立ち上がりエッジに同期してデータ
入力Ｄに対応してＱ出力、ＮＱ出力が変化する。半導体
集積回路上でＱ出力、又はＮＱ出力のいずれか一方をス
キャン用出力に設定してスキャンパスを形成したとして
も、通常動作時に、通常動作に関係の無いスキャンパス
上のＱ出力、又はＮＱ出力も変化してしまい、それによ
って消費電力を増大させるという問題点があった。
【０００６】
【発明が解決しようとする課題】本発明は、上記従来の
問題点を解決するもので、スキャンパス設計された半導
体集積回路において、通常動作時に、スキャンＦＦの消
費電力を削減することを目的とする。
問題点を解決するもので、スキャンパス設計された半導
体集積回路において、通常動作時に、スキャンＦＦの消
費電力を削減することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を解決するため
に、本発明の請求項１記載のスキャンＦＦは、端子とし
て通常動作用データ入力端子，スキャンデータ入力端
子，スキャンモードセレクト端子，外部クロック入力端
子，通常動作用データ出力端子、およびスキャンデータ
出力端子を持ち、少なくともデータ入力端子，クロック
入力端子，第１のデータ出力端子、および第２の出力端
子を持つフリップフロップと、前記スキャンモードセレ
クト端子から入力された信号により前記通常動作用デー
タ入力端子から入力された信号あるいは前記スキャンデ
ータ入力端子から入力された信号の内どちらか一方を選
択して前期フリップフロップのデータ入力端子にそのデ
ータを入力するセレクタ回路と、前記スキャンモードセ
レクト端子から入力された信号によりスキャンデータ出
力端子としての前記フリップフロップの第１のデータ出
力端子から出力された出力信号をそのまま前記スキャン
データ出力端子より出力するか固定値を前記スキャンデ
ータ出力端子より出力するかを制御する手段とを有す
る。
に、本発明の請求項１記載のスキャンＦＦは、端子とし
て通常動作用データ入力端子，スキャンデータ入力端
子，スキャンモードセレクト端子，外部クロック入力端
子，通常動作用データ出力端子、およびスキャンデータ
出力端子を持ち、少なくともデータ入力端子，クロック
入力端子，第１のデータ出力端子、および第２の出力端
子を持つフリップフロップと、前記スキャンモードセレ
クト端子から入力された信号により前記通常動作用デー
タ入力端子から入力された信号あるいは前記スキャンデ
ータ入力端子から入力された信号の内どちらか一方を選
択して前期フリップフロップのデータ入力端子にそのデ
ータを入力するセレクタ回路と、前記スキャンモードセ
レクト端子から入力された信号によりスキャンデータ出
力端子としての前記フリップフロップの第１のデータ出
力端子から出力された出力信号をそのまま前記スキャン
データ出力端子より出力するか固定値を前記スキャンデ
ータ出力端子より出力するかを制御する手段とを有す
る。
【０００８】請求項２記載のスキャンフリップフロップ
は、端子として通常動作用データ入力端子，スキャンデ
ータ入力端子，スキャンモードセレクト端子，テストモ
ードセレクト端子，外部クロック入力端子，通常動作用
データ出力端子、およびスキャンデータ出力端子を持
ち、少なくともデータ入力端子，クロック入力端子，第
１のデータ出力端子、および第２の出力端子を持つフリ
ップフロップと、前記テストモードセレクト端子から入
力された信号により前記通常動作用データ入力端子から
入力された信号あるいは前記スキャンデータ入力端子か
ら入力された信号の内どちらか一方を選択して前期フリ
ップフロップのデータ入力端子にそのデータを入力する
セレクタ回路と、前記スキャンモードセレクト端子から
入力された信号によりスキャンデータ出力端子としての
前記フリップフロップの第１のデータ出力端子から出力
された出力信号をそのまま前記スキャンデータ出力端子
より出力するか固定値を前記スキャンデータ出力端子よ
り出力するかを制御する手段とを有する。
は、端子として通常動作用データ入力端子，スキャンデ
ータ入力端子，スキャンモードセレクト端子，テストモ
ードセレクト端子，外部クロック入力端子，通常動作用
データ出力端子、およびスキャンデータ出力端子を持
ち、少なくともデータ入力端子，クロック入力端子，第
１のデータ出力端子、および第２の出力端子を持つフリ
ップフロップと、前記テストモードセレクト端子から入
力された信号により前記通常動作用データ入力端子から
入力された信号あるいは前記スキャンデータ入力端子か
ら入力された信号の内どちらか一方を選択して前期フリ
ップフロップのデータ入力端子にそのデータを入力する
セレクタ回路と、前記スキャンモードセレクト端子から
入力された信号によりスキャンデータ出力端子としての
前記フリップフロップの第１のデータ出力端子から出力
された出力信号をそのまま前記スキャンデータ出力端子
より出力するか固定値を前記スキャンデータ出力端子よ
り出力するかを制御する手段とを有する。
【０００９】請求項３記載のスキャンパス回路は、請求
項１に記載のスキャンフリップフロップを同一パス上に
接続することにより構成される。請求項４記載のスキャ
ンパス回路は、請求項２に記載のスキャンフリップフロ
ップを同一パス上に接続することにより構成される。
項１に記載のスキャンフリップフロップを同一パス上に
接続することにより構成される。請求項４記載のスキャ
ンパス回路は、請求項２に記載のスキャンフリップフロ
ップを同一パス上に接続することにより構成される。
【００１０】請求項５記載のスキャンパス回路設計方法
は、半導体集積回路のネットリストを作成する工程と、
前記ネットリスト中のフリップフロップを請求項１記載
のスキャンフリップフロップに置き換える工程と、前記
スキャンフリップフロップを用いてスキャンパス回路を
形成する工程とを有する。
は、半導体集積回路のネットリストを作成する工程と、
前記ネットリスト中のフリップフロップを請求項１記載
のスキャンフリップフロップに置き換える工程と、前記
スキャンフリップフロップを用いてスキャンパス回路を
形成する工程とを有する。
【００１１】請求項６記載のスキャンパス回路設計方法
は、半導体集積回路のネットリストを作成する工程と、
前記ネットリスト中のフリップフロップを請求項２記載
のスキャンフリップフロップに置き換える工程と、前記
スキャンフリップフロップを用いてスキャンパス回路を
形成する工程とを有する。
は、半導体集積回路のネットリストを作成する工程と、
前記ネットリスト中のフリップフロップを請求項２記載
のスキャンフリップフロップに置き換える工程と、前記
スキャンフリップフロップを用いてスキャンパス回路を
形成する工程とを有する。
【００１２】請求項７記載のスキャンパス回路設計方法
は、複数種類の出力駆動能力を有する請求項１記載のス
キャンフリップフロップを用いてスキャンパス回路を設
計するに際し、半導体集積回路のネットリストを作成す
る工程と、前記ネットリスト中のフリップフロップを任
意の１種類の前記スキャンフリップフロップに置き換え
る工程と、前記スキャンフリップフロップを用いてスキ
ャンパス回路を形成する工程と、各スキャンフリップフ
ロップ間の信号遷移時間を算出する工程と、前記信号遷
移時間より各スキャンフリップフロップが必要とする出
力駆動能力を算出する工程と、現状のスキャンフリップ
フロップを必要な出力駆動能力を満足できる範囲内で最
も出力駆動能力の小さいスキャンフリップフロップに置
き換える工程とを有する。
は、複数種類の出力駆動能力を有する請求項１記載のス
キャンフリップフロップを用いてスキャンパス回路を設
計するに際し、半導体集積回路のネットリストを作成す
る工程と、前記ネットリスト中のフリップフロップを任
意の１種類の前記スキャンフリップフロップに置き換え
る工程と、前記スキャンフリップフロップを用いてスキ
ャンパス回路を形成する工程と、各スキャンフリップフ
ロップ間の信号遷移時間を算出する工程と、前記信号遷
移時間より各スキャンフリップフロップが必要とする出
力駆動能力を算出する工程と、現状のスキャンフリップ
フロップを必要な出力駆動能力を満足できる範囲内で最
も出力駆動能力の小さいスキャンフリップフロップに置
き換える工程とを有する。
【００１３】請求項８記載のスキャンパス回路設計方法
は、複数種類の出力駆動能力を有する請求項２記載のス
キャンフリップフロップを用いてスキャンパス回路を設
計するに際し、半導体集積回路のネットリストを作成す
る工程と、前記ネットリスト中のフリップフロップを任
意の１種類の前記スキャンフリップフロップに置き換え
る工程と、前記スキャンフリップフロップを用いてスキ
ャンパス回路を形成する工程と、各スキャンフリップフ
ロップ間の信号遷移時間を算出する工程と、前記信号遷
移時間より各スキャンフリップフロップが必要とする出
力駆動能力を算出する工程と、現状のスキャンフリップ
フロップを必要な出力駆動能力を満足できる範囲内で最
も出力駆動能力の小さいスキャンフリップフロップに置
き換える工程とを有する。
は、複数種類の出力駆動能力を有する請求項２記載のス
キャンフリップフロップを用いてスキャンパス回路を設
計するに際し、半導体集積回路のネットリストを作成す
る工程と、前記ネットリスト中のフリップフロップを任
意の１種類の前記スキャンフリップフロップに置き換え
る工程と、前記スキャンフリップフロップを用いてスキ
ャンパス回路を形成する工程と、各スキャンフリップフ
ロップ間の信号遷移時間を算出する工程と、前記信号遷
移時間より各スキャンフリップフロップが必要とする出
力駆動能力を算出する工程と、現状のスキャンフリップ
フロップを必要な出力駆動能力を満足できる範囲内で最
も出力駆動能力の小さいスキャンフリップフロップに置
き換える工程とを有する。
【００１４】以上により、通常動作時に、スキャンＦＦ
の消費電力を削減することができる。
の消費電力を削減することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態１にお
けるスキャンＦＦについて、図面を参照しながら説明す
る。
けるスキャンＦＦについて、図面を参照しながら説明す
る。
【００１６】図１、および図２は本発明の実施の形態１
におけるスキャンＦＦの構成図を示すものである。図１
において、１０１はＦＦ、１０２はセレクタ回路、１０
５は出力バッファ用のインバータ回路、１０６はスキャ
ン出力固定用のＮＡＮＤ回路である。データ入力Ｄとス
キャンデータ入力ＳＩの内いずれか一方をモードセレク
トＭＳの値によりセレクタ回路１０２で選択してＦＦ１
０１にデータ入力する。ＦＦ１０１の相反する属性の出
力データの内通常動作用の出力は出力バッファ用のイン
バータ回路１０５を経由してＱ出力に出力し、スキャン
用出力はスキャン出力固定用のＮＡＮＤ回路１０６に入
力されモードセレクトＭＳに制御されてＮＱ出力に出力
する。
におけるスキャンＦＦの構成図を示すものである。図１
において、１０１はＦＦ、１０２はセレクタ回路、１０
５は出力バッファ用のインバータ回路、１０６はスキャ
ン出力固定用のＮＡＮＤ回路である。データ入力Ｄとス
キャンデータ入力ＳＩの内いずれか一方をモードセレク
トＭＳの値によりセレクタ回路１０２で選択してＦＦ１
０１にデータ入力する。ＦＦ１０１の相反する属性の出
力データの内通常動作用の出力は出力バッファ用のイン
バータ回路１０５を経由してＱ出力に出力し、スキャン
用出力はスキャン出力固定用のＮＡＮＤ回路１０６に入
力されモードセレクトＭＳに制御されてＮＱ出力に出力
する。
【００１７】図２において、２０１はＦＦ、２０２はセ
レクタ回路、２０５は出力バッファ用のインバータ回
路、２０６はスキャン出力固定用のＮＡＮＤ回路であ
る。データ入力Ｄとスキャンデータ入力ＳＩのうちいず
れか一方をモードセレクトＭＳの値によりセレクタ回路
２０２で選択してＦＦ２０１にデータ入力する。ＦＦ２
０１の相反する属性の出力データの内通常動作用の出力
は出力バッファ用のインバータ回路２０５を経由してＮ
Ｑ出力に出力し、スキャン用出力はスキャン出力固定用
のＮＡＮＤ回路２０６に入力されモードセレクトＭＳに
制御されてＱ出力に出力する。
レクタ回路、２０５は出力バッファ用のインバータ回
路、２０６はスキャン出力固定用のＮＡＮＤ回路であ
る。データ入力Ｄとスキャンデータ入力ＳＩのうちいず
れか一方をモードセレクトＭＳの値によりセレクタ回路
２０２で選択してＦＦ２０１にデータ入力する。ＦＦ２
０１の相反する属性の出力データの内通常動作用の出力
は出力バッファ用のインバータ回路２０５を経由してＮ
Ｑ出力に出力し、スキャン用出力はスキャン出力固定用
のＮＡＮＤ回路２０６に入力されモードセレクトＭＳに
制御されてＱ出力に出力する。
【００１８】以上のように構成された本発明の実施の形
態１におけるスキャンＦＦについて、図１のスキャンＦ
Ｆを例にとって、以下その動作を図を用いて説明する。
図３は、本発明の実施の形態１におけるスキャンＦＦの
タイミングチャートである。
態１におけるスキャンＦＦについて、図１のスキャンＦ
Ｆを例にとって、以下その動作を図を用いて説明する。
図３は、本発明の実施の形態１におけるスキャンＦＦの
タイミングチャートである。
【００１９】通常動作時、モードセレクトＭＳより
“Ｌ”が入力され、セレクタ回路１０２はデータ入力Ｄ
を選択して出力する。ここで、データ入力Ｄが“Ｌ”か
ら“Ｈ”に変化した時、セレクタ回路１０２はデータ入
力Ｄの“Ｈ”信号を選択しＦＦ１０１に出力する。ＦＦ
１０１はクロックＣＬＫの”Ｌ”から”Ｈ”への立ち上
がりのタイミングで入力信号”Ｈ”を入力し、出力バッ
ファ用のインバータ回路１０５を経てＱ出力に”Ｈ”を
出力しする。この時、モードセレクトＭＳは”Ｌ”なの
で、スキャン出力固定用のＮＡＮＤ回路１０６の出力
は”Ｈ”となりＮＱ＿ＳＣ出力は”Ｈ”を出力する。つ
まり、モードセレクトＭＳより”Ｌ”が入力される通常
動作時には、通常動作用出力Ｑからデータ入力Ｄの値が
ＣＬＫに同期して出力され、スキャン動作用出力ＮＱ＿
ＳＣからの出力は”Ｈ”に固定されデータ入力Ｄの値が
変化してもＮＱ＿ＳＣの値は変化しない。
“Ｌ”が入力され、セレクタ回路１０２はデータ入力Ｄ
を選択して出力する。ここで、データ入力Ｄが“Ｌ”か
ら“Ｈ”に変化した時、セレクタ回路１０２はデータ入
力Ｄの“Ｈ”信号を選択しＦＦ１０１に出力する。ＦＦ
１０１はクロックＣＬＫの”Ｌ”から”Ｈ”への立ち上
がりのタイミングで入力信号”Ｈ”を入力し、出力バッ
ファ用のインバータ回路１０５を経てＱ出力に”Ｈ”を
出力しする。この時、モードセレクトＭＳは”Ｌ”なの
で、スキャン出力固定用のＮＡＮＤ回路１０６の出力
は”Ｈ”となりＮＱ＿ＳＣ出力は”Ｈ”を出力する。つ
まり、モードセレクトＭＳより”Ｌ”が入力される通常
動作時には、通常動作用出力Ｑからデータ入力Ｄの値が
ＣＬＫに同期して出力され、スキャン動作用出力ＮＱ＿
ＳＣからの出力は”Ｈ”に固定されデータ入力Ｄの値が
変化してもＮＱ＿ＳＣの値は変化しない。
【００２０】次に、スキャン動作時、モードセレクトＭ
Ｓより“Ｈ”が入力され、セレクタ回路１０２はスキャ
ンデータ入力ＳＩを選択して出力する。ここで、スキャ
ンデータ入力ＳＩが“Ｌ”を入力している時、セレクタ
回路１０２はスキャンデータ入力ＳＩの“Ｌ”信号を選
択しＦＦ１０１に出力する。ＦＦ１０１はクロックＣＬ
Ｋの”Ｌ”から”Ｈ”への立ち上がりのタイミングで入
力信号”Ｌ”を入力し、出力バッファ用のインバータ回
路１０５を経てＱ出力に”Ｌ”を出力する。この時、モ
ードセレクトＳＭは”Ｈ”なので、スキャン出力固定用
のＮＡＮＤ回路１０６はＦＦ１０１の出力を反転してス
キャン動作用出力ＮＱ＿ＳＣに”Ｈ”を出力する。つま
り、モードセレクトＭＳより”Ｈ”が入力されるスキャ
ン動作時には、通常動作用出力Ｑからスキャンデータ入
力ＳＩの値がＣＬＫに同期して出力され、スキャン動作
用出力ＮＱ＿ＳＣからはその反転値が出力される。
Ｓより“Ｈ”が入力され、セレクタ回路１０２はスキャ
ンデータ入力ＳＩを選択して出力する。ここで、スキャ
ンデータ入力ＳＩが“Ｌ”を入力している時、セレクタ
回路１０２はスキャンデータ入力ＳＩの“Ｌ”信号を選
択しＦＦ１０１に出力する。ＦＦ１０１はクロックＣＬ
Ｋの”Ｌ”から”Ｈ”への立ち上がりのタイミングで入
力信号”Ｌ”を入力し、出力バッファ用のインバータ回
路１０５を経てＱ出力に”Ｌ”を出力する。この時、モ
ードセレクトＳＭは”Ｈ”なので、スキャン出力固定用
のＮＡＮＤ回路１０６はＦＦ１０１の出力を反転してス
キャン動作用出力ＮＱ＿ＳＣに”Ｈ”を出力する。つま
り、モードセレクトＭＳより”Ｈ”が入力されるスキャ
ン動作時には、通常動作用出力Ｑからスキャンデータ入
力ＳＩの値がＣＬＫに同期して出力され、スキャン動作
用出力ＮＱ＿ＳＣからはその反転値が出力される。
【００２１】なお、本実施の形態では、通常動作用の出
力とスキャン動作用の出力の位相が逆になっている場合
について説明したが、通常動作用の出力とスキャン動作
用の出力の位相が同じスキャンＦＦでも問題ない。
力とスキャン動作用の出力の位相が逆になっている場合
について説明したが、通常動作用の出力とスキャン動作
用の出力の位相が同じスキャンＦＦでも問題ない。
【００２２】以上の構成のスキャンＦＦにより、通常動
作時のスキャンＦＦの消費電力を削減することができ
る。次に本発明の実施の形態２として、実施の形態１に
おけるスキャンＦＦを用いたスキャンパス回路の構成に
ついて説明する。
作時のスキャンＦＦの消費電力を削減することができ
る。次に本発明の実施の形態２として、実施の形態１に
おけるスキャンＦＦを用いたスキャンパス回路の構成に
ついて説明する。
【００２３】図４は、本発明の実施の形態２におけるス
キャンパス回路の構成図である。４０１は組合せ回路で
データ入力端子からデータを入力する。４０２はＮＱ出
力固定制御機能付きＦＦで通常動作時組み合わせ回路４
０１からのデータを入力し、スキャン動作時スキャンデ
ータ入力端子からのデータを入力する。４０３は組合せ
回路でＮＱ出力固定制御機能付きＦＦ４０２のＱ出力を
入力する。４０４はＱ出力固定制御機能付きＦＦで通常
動作時組み合わせ回路４０３からのデータを入力し、ス
キャン動作時ＮＱ出力固定制御機能付きＦＦ４０２のＮ
Ｑ＿ＳＣ出力からのデータを入力する。４０５は組合せ
回路でＱ出力固定制御機能付きＦＦ４０４のＮＱ出力を
入力する。４０６はＮＱ出力固定制御機能付きＦＦで通
常動作時組み合わせ回路４０５からのデータを入力し、
スキャン動作時Ｑ出力固定制御機能付きＦＦ４０４のＱ
＿ＳＣ出力からのデータを入力する。４０７は組合せ回
路でＮＱ出力固定制御機能付きＦＦ４０６のＱ出力を入
力する。４０８はＱ出力固定制御機能付きＦＦで通常動
作時組み合わせ回路４０７からのデータを入力し、スキ
ャン動作時ＮＱ出力固定制御機能付きＦＦ４０６のＮＱ
＿ＳＣ出力からのデータを入力しＱ＿ＳＣ出力をスキャ
ンデータ出力端子に出力する。４０９は組合せ回路でＱ
出力固定制御機能付きＦＦ４０８のＮＱ出力を入力しデ
ータ出力端子に動作結果を出力する。ここで、ＮＱ出力
固定制御機能付きＦＦ４０２，Ｑ出力固定制御機能付き
ＦＦ４０４，ＮＱ出力固定制御機能付きＦＦ４０６，Ｑ
出力固定制御機能付きＦＦ４０８は実施の形態１におけ
るスキャンＦＦである。
キャンパス回路の構成図である。４０１は組合せ回路で
データ入力端子からデータを入力する。４０２はＮＱ出
力固定制御機能付きＦＦで通常動作時組み合わせ回路４
０１からのデータを入力し、スキャン動作時スキャンデ
ータ入力端子からのデータを入力する。４０３は組合せ
回路でＮＱ出力固定制御機能付きＦＦ４０２のＱ出力を
入力する。４０４はＱ出力固定制御機能付きＦＦで通常
動作時組み合わせ回路４０３からのデータを入力し、ス
キャン動作時ＮＱ出力固定制御機能付きＦＦ４０２のＮ
Ｑ＿ＳＣ出力からのデータを入力する。４０５は組合せ
回路でＱ出力固定制御機能付きＦＦ４０４のＮＱ出力を
入力する。４０６はＮＱ出力固定制御機能付きＦＦで通
常動作時組み合わせ回路４０５からのデータを入力し、
スキャン動作時Ｑ出力固定制御機能付きＦＦ４０４のＱ
＿ＳＣ出力からのデータを入力する。４０７は組合せ回
路でＮＱ出力固定制御機能付きＦＦ４０６のＱ出力を入
力する。４０８はＱ出力固定制御機能付きＦＦで通常動
作時組み合わせ回路４０７からのデータを入力し、スキ
ャン動作時ＮＱ出力固定制御機能付きＦＦ４０６のＮＱ
＿ＳＣ出力からのデータを入力しＱ＿ＳＣ出力をスキャ
ンデータ出力端子に出力する。４０９は組合せ回路でＱ
出力固定制御機能付きＦＦ４０８のＮＱ出力を入力しデ
ータ出力端子に動作結果を出力する。ここで、ＮＱ出力
固定制御機能付きＦＦ４０２，Ｑ出力固定制御機能付き
ＦＦ４０４，ＮＱ出力固定制御機能付きＦＦ４０６，Ｑ
出力固定制御機能付きＦＦ４０８は実施の形態１におけ
るスキャンＦＦである。
【００２４】スキャン動作時、モードセレクト端子は
“Ｈ”を出力し、このクロックの立ち上がりエッジでＮ
Ｑ出力固定制御機能付きＦＦ４０２はスキャンデータ入
力端子からのデータ、Ｑ出力固定制御機能付きＦＦ４０
４はＮＱ出力固定制御機能付きＦＦ４０２のＮＱ＿ＳＣ
出力、ＮＱ出力固定制御機能付きＦＦ４０６はＱ出力固
定制御機能付きＦＦ４０４のＱ＿ＳＣ出力、Ｑ出力固定
制御機能付きＦＦ４０８はＮＱ出力固定制御機能付きＦ
Ｆ４０６のＮＱ＿ＳＣ出力をそれぞれ入力してクロック
に同期してシフト動作し、Ｑ出力固定制御機能付きＦＦ
４０８のＱ＿ＳＣ出力よりスキャンパス試験の結果を出
力する。
“Ｈ”を出力し、このクロックの立ち上がりエッジでＮ
Ｑ出力固定制御機能付きＦＦ４０２はスキャンデータ入
力端子からのデータ、Ｑ出力固定制御機能付きＦＦ４０
４はＮＱ出力固定制御機能付きＦＦ４０２のＮＱ＿ＳＣ
出力、ＮＱ出力固定制御機能付きＦＦ４０６はＱ出力固
定制御機能付きＦＦ４０４のＱ＿ＳＣ出力、Ｑ出力固定
制御機能付きＦＦ４０８はＮＱ出力固定制御機能付きＦ
Ｆ４０６のＮＱ＿ＳＣ出力をそれぞれ入力してクロック
に同期してシフト動作し、Ｑ出力固定制御機能付きＦＦ
４０８のＱ＿ＳＣ出力よりスキャンパス試験の結果を出
力する。
【００２５】通常動作時、モードセレクト端子は“Ｌ”
を出力し、クロックの立ち上がりエッジでＮＱ出力固定
制御機能付きＦＦ４０２は組合せ回路４０１の出力を、
Ｑ出力固定制御機能付きＦＦ４０４は組合せ回路４０３
の出力を、ＮＱ出力固定制御機能付きＦＦ４０６は組合
せ回路４０５の出力を、Ｑ出力固定制御機能付きＦＦ４
０８は組合せ回路４０７の出力をそれぞれラッチし、次
段の組合せ回路にＮＱ出力固定制御機能付きＦＦ４０２
とＮＱ出力固定制御機能付きＦＦ４０６はＱ出力から、
Ｑ出力固定制御機能付きＦＦ４０４とＱ出力固定制御機
能付きＦＦ４０８はＮＱ出力からデータを出力する。
を出力し、クロックの立ち上がりエッジでＮＱ出力固定
制御機能付きＦＦ４０２は組合せ回路４０１の出力を、
Ｑ出力固定制御機能付きＦＦ４０４は組合せ回路４０３
の出力を、ＮＱ出力固定制御機能付きＦＦ４０６は組合
せ回路４０５の出力を、Ｑ出力固定制御機能付きＦＦ４
０８は組合せ回路４０７の出力をそれぞれラッチし、次
段の組合せ回路にＮＱ出力固定制御機能付きＦＦ４０２
とＮＱ出力固定制御機能付きＦＦ４０６はＱ出力から、
Ｑ出力固定制御機能付きＦＦ４０４とＱ出力固定制御機
能付きＦＦ４０８はＮＱ出力からデータを出力する。
【００２６】この時、各スキャンＦＦのスキャン用出力
端子Ｑ＿ＳＣおよびＮＱ＿ＳＣの出力は“Ｈ”のままで
変化しないため、通常動作時には使用しないスキャン用
端子から電力は消費しない。
端子Ｑ＿ＳＣおよびＮＱ＿ＳＣの出力は“Ｈ”のままで
変化しないため、通常動作時には使用しないスキャン用
端子から電力は消費しない。
【００２７】なお、本実施の形態では、スキャンＦＦの
データ出力の固定制御をモードセレクト信号で行う場合
について説明したが、スキャンＦＦのデータ出力の固定
制御をテストモード信号により行うスキャンパス回路に
おいても同様の効果を示す。
データ出力の固定制御をモードセレクト信号で行う場合
について説明したが、スキャンＦＦのデータ出力の固定
制御をテストモード信号により行うスキャンパス回路に
おいても同様の効果を示す。
【００２８】また、本実施の形態では、通常動作回路と
して各スキャンＦＦ間に組み合わせ回路が存在する場合
について説明したが、通常動作回路の構成は任意であ
り、同一パス上に接続されている必要もない。
して各スキャンＦＦ間に組み合わせ回路が存在する場合
について説明したが、通常動作回路の構成は任意であ
り、同一パス上に接続されている必要もない。
【００２９】さらに、本実施の形態では、ＦＦのＱ＿Ｓ
Ｃ出力とＮＱ＿ＳＣ出力を交互にスキャン用の出力とし
てスキャンパス回路を形成しているが、スキャンパスに
つながる端子は任意に設定できる。
Ｃ出力とＮＱ＿ＳＣ出力を交互にスキャン用の出力とし
てスキャンパス回路を形成しているが、スキャンパスに
つながる端子は任意に設定できる。
【００３０】次に本発明の実施の形態３におけるスキャ
ンパス回路設計方法について図を参照して説明する。図
５は、本発明のスキャンパス回路設計方法のフロー図で
ある。
ンパス回路設計方法について図を参照して説明する。図
５は、本発明のスキャンパス回路設計方法のフロー図で
ある。
【００３１】まず、スキャンパス機能を持たないＦＦと
組合せ回路によりネットリストの作成を行う（ステップ
１）。次いで、ステップ１で作成したネットリストのス
キャンパス機能を持たないＦＦを本発明におけるスキャ
ンＦＦに置き換える（ステップ２）。この時、スキャン
パス機能を持たないＦＦとスキャンＦＦのＱ出力、およ
びＮＱ出力のバッファ駆動能力は等しくなるようにす
る。次に、特定のスキャンＦＦのスキャン動作出力端子
とスキャンデータ入力端子を接続してスキャンパス回路
を形成する（ステップ３）。次に、スキャンパス回路を
形成したネットリストに対してスキャンパス回路上の各
ＦＦ間での配線遅延による信号遷移時間を算出する（ス
テップ４）。続いて、ステップ４で算出した信号遷移時
間をもとにスキャンパス回路に接続されたスキャン動作
出力端子の必要となるバッファ駆動能力を算出する（ス
テップ５）。最後に、必要なバッファ駆動能力をもと
に、出力バッファの駆動能力の異なるスキャンＦＦの中
から、必要なバッファ駆動能力を満足する最もバッファ
駆動能力の小さなスキャンＦＦに、ステップ２で配置し
たスキャンＦＦを置き換える（ステップ６）。
組合せ回路によりネットリストの作成を行う（ステップ
１）。次いで、ステップ１で作成したネットリストのス
キャンパス機能を持たないＦＦを本発明におけるスキャ
ンＦＦに置き換える（ステップ２）。この時、スキャン
パス機能を持たないＦＦとスキャンＦＦのＱ出力、およ
びＮＱ出力のバッファ駆動能力は等しくなるようにす
る。次に、特定のスキャンＦＦのスキャン動作出力端子
とスキャンデータ入力端子を接続してスキャンパス回路
を形成する（ステップ３）。次に、スキャンパス回路を
形成したネットリストに対してスキャンパス回路上の各
ＦＦ間での配線遅延による信号遷移時間を算出する（ス
テップ４）。続いて、ステップ４で算出した信号遷移時
間をもとにスキャンパス回路に接続されたスキャン動作
出力端子の必要となるバッファ駆動能力を算出する（ス
テップ５）。最後に、必要なバッファ駆動能力をもと
に、出力バッファの駆動能力の異なるスキャンＦＦの中
から、必要なバッファ駆動能力を満足する最もバッファ
駆動能力の小さなスキャンＦＦに、ステップ２で配置し
たスキャンＦＦを置き換える（ステップ６）。
【００３２】このように、本発明のスキャンＦＦと、ス
キャンパス回路およびその設計方法では、通常動作時
に、スキャンＦＦの消費電力を削減することができる。
さらに、スキャン動作用出力のバッファ駆動能力を必要
最小限に抑えることで半導体集積回路の省面積化を実現
することができる。
キャンパス回路およびその設計方法では、通常動作時
に、スキャンＦＦの消費電力を削減することができる。
さらに、スキャン動作用出力のバッファ駆動能力を必要
最小限に抑えることで半導体集積回路の省面積化を実現
することができる。
【００３３】
【発明の効果】本発明のスキャンＦＦと、スキャンパス
回路およびその設計方法は、スキャンＦＦのスキャン動
作用出力を、通常動作時にモードセレクトにより一定の
値しか出力しないように制御し、出力値が変化しないよ
うにすることにより、スキャンＦＦの消費電力を削減す
ることができる。
回路およびその設計方法は、スキャンＦＦのスキャン動
作用出力を、通常動作時にモードセレクトにより一定の
値しか出力しないように制御し、出力値が変化しないよ
うにすることにより、スキャンＦＦの消費電力を削減す
ることができる。
【図１】本発明の実施の形態１におけるスキャンＦＦの
構成図
構成図
【図２】本発明の実施の形態１におけるスキャンＦＦの
構成図
構成図
【図３】本発明の実施の形態１におけるスキャンＦＦの
タイミングチャート
タイミングチャート
【図４】本発明の実施の形態２におけるスキャンパス回
路の構成図
路の構成図
【図５】本発明の実施の形態３におけるスキャンパス設
計方法のフロー図
計方法のフロー図
【図６】従来のスキャンパスＦＦの構成図
１０１ ＦＦ １０２ セレクタ回路 １０５ インバータ回路 １０６ ＮＡＮＤ回路 ２０１ ＦＦ ２０２ セレクタ回路 ２０５ インバータ回路 ２０６ ＮＡＮＤ回路 ４０１ 組み合わせ回路 ４０２ ＮＱ出力固定制御機能付きＦＦ ４０３ 組み合わせ回路 ４０４ Ｑ出力固定制御機能付きＦＦ ４０５ 組み合わせ回路 ４０６ ＮＱ出力固定制御機能付きＦＦ ４０７ 組み合わせ回路 ４０８ Ｑ出力固定制御機能付きＦＦ ４０９ 組み合わせ回路 ６０１ ＦＦ ６０２ セレクタ回路 ６０５ インバータ回路 ６０６ インバータ回路
Claims (8)
- 【請求項１】端子として通常動作用データ入力端子，ス
キャンデータ入力端子，スキャンモードセレクト端子，
外部クロック入力端子，通常動作用データ出力端子、お
よびスキャンデータ出力端子を持ち、 少なくともデータ入力端子，クロック入力端子，第１の
データ出力端子、および第２の出力端子を持つフリップ
フロップと、 前記スキャンモードセレクト端子から入力された信号に
より前記通常動作用データ入力端子から入力された信号
あるいは前記スキャンデータ入力端子から入力された信
号の内どちらか一方を選択して前期フリップフロップの
データ入力端子にそのデータを入力するセレクタ回路
と、 前記スキャンモードセレクト端子から入力された信号に
よりスキャンデータ出力端子としての前記フリップフロ
ップの第１のデータ出力端子から出力された出力信号を
そのまま前記スキャンデータ出力端子より出力するか固
定値を前記スキャンデータ出力端子より出力するかを制
御する手段とを有するスキャンフリップフロップ。 - 【請求項２】端子として通常動作用データ入力端子，ス
キャンデータ入力端子，スキャンモードセレクト端子，
テストモードセレクト端子，外部クロック入力端子，通
常動作用データ出力端子、およびスキャンデータ出力端
子を持ち、 少なくともデータ入力端子，クロック入力端子，第１の
データ出力端子、および第２の出力端子を持つフリップ
フロップと、 前記テストモードセレクト端子から入力された信号によ
り前記通常動作用データ入力端子から入力された信号あ
るいは前記スキャンデータ入力端子から入力された信号
の内どちらか一方を選択して前期フリップフロップのデ
ータ入力端子にそのデータを入力するセレクタ回路と、 前記スキャンモードセレクト端子から入力された信号に
よりスキャンデータ出力端子としての前記フリップフロ
ップの第１のデータ出力端子から出力された出力信号を
そのまま前記スキャンデータ出力端子より出力するか固
定値を前記スキャンデータ出力端子より出力するかを制
御する手段とを有するスキャンフリップフロップ。 - 【請求項３】請求項１に記載のスキャンフリップフロッ
プを同一パス上に接続することにより構成されるスキャ
ンパス回路。 - 【請求項４】請求項２に記載のスキャンフリップフロッ
プを同一パス上に接続することにより構成されるスキャ
ンパス回路。 - 【請求項５】半導体集積回路のネットリストを作成する
工程と、 前記ネットリスト中のフリップフロップを請求項１記載
のスキャンフリップフロップに置き換える工程と、 前記スキャンフリップフロップを用いてスキャンパス回
路を形成する工程とを有するスキャンパス回路設計方
法。 - 【請求項６】半導体集積回路のネットリストを作成する
工程と、 前記ネットリスト中のフリップフロップを請求項２記載
のスキャンフリップフロップに置き換える工程と、 前記スキャンフリップフロップを用いてスキャンパス回
路を形成する工程とを有するスキャンパス回路設計方
法。 - 【請求項７】複数種類の出力駆動能力を有する請求項１
記載のスキャンフリップフロップを用いてスキャンパス
回路を設計するに際し、 半導体集積回路のネットリストを作成する工程と、 前記ネットリスト中のフリップフロップを任意の１種類
の前記スキャンフリップフロップに置き換える工程と、 前記スキャンフリップフロップを用いてスキャンパス回
路を形成する工程と、 各スキャンフリップフロップ間の信号遷移時間を算出す
る工程と、 前記信号遷移時間より各スキャンフリップフロップが必
要とする出力駆動能力を算出する工程と、 現状のスキャンフリップフロップを必要な出力駆動能力
を満足できる範囲内で最も出力駆動能力の小さいスキャ
ンフリップフロップに置き換える工程とを有するスキャ
ンパス回路設計方法。 - 【請求項８】複数種類の出力駆動能力を有する請求項２
記載のスキャンフリップフロップを用いてスキャンパス
回路を設計するに際し、 半導体集積回路のネットリストを作成する工程と、 前記ネットリスト中のフリップフロップを任意の１種類
の前記スキャンフリップフロップに置き換える工程と、 前記スキャンフリップフロップを用いてスキャンパス回
路を形成する工程と、 各スキャンフリップフロップ間の信号遷移時間を算出す
る工程と、 前記信号遷移時間より各スキャンフリップフロップが必
要とする出力駆動能力を算出する工程と、 現状のスキャンフリップフロップを必要な出力駆動能力
を満足できる範囲内で最も出力駆動能力の小さいスキャ
ンフリップフロップに置き換える工程とを有するスキャ
ンパス回路設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112068A JP2002311092A (ja) | 2001-04-11 | 2001-04-11 | スキャンフリップフロップと、スキャンパス回路およびその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112068A JP2002311092A (ja) | 2001-04-11 | 2001-04-11 | スキャンフリップフロップと、スキャンパス回路およびその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002311092A true JP2002311092A (ja) | 2002-10-23 |
Family
ID=18963539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001112068A Pending JP2002311092A (ja) | 2001-04-11 | 2001-04-11 | スキャンフリップフロップと、スキャンパス回路およびその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002311092A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7231569B2 (en) | 2004-06-18 | 2007-06-12 | Samsung Electronics Co., Ltd. | Scan flip-flop circuit with reduced power consumption |
| US7444569B2 (en) * | 2004-04-09 | 2008-10-28 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit having test circuitry with reduced power consumption |
| US7716544B2 (en) | 2005-08-22 | 2010-05-11 | Samsung Electronics Co., Ltd. | Path data transmission unit |
| JP2010199106A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体集積回路の設計方法、設計プログラム、及び半導体集積回路 |
-
2001
- 2001-04-11 JP JP2001112068A patent/JP2002311092A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444569B2 (en) * | 2004-04-09 | 2008-10-28 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit having test circuitry with reduced power consumption |
| US7231569B2 (en) | 2004-06-18 | 2007-06-12 | Samsung Electronics Co., Ltd. | Scan flip-flop circuit with reduced power consumption |
| US7716544B2 (en) | 2005-08-22 | 2010-05-11 | Samsung Electronics Co., Ltd. | Path data transmission unit |
| JP2010199106A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体集積回路の設計方法、設計プログラム、及び半導体集積回路 |
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