JPH07273642A - 非同期式カウンタのテスト回路 - Google Patents
非同期式カウンタのテスト回路Info
- Publication number
- JPH07273642A JPH07273642A JP6059517A JP5951794A JPH07273642A JP H07273642 A JPH07273642 A JP H07273642A JP 6059517 A JP6059517 A JP 6059517A JP 5951794 A JP5951794 A JP 5951794A JP H07273642 A JPH07273642 A JP H07273642A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- flip
- flop
- output
- simulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】１パタン（クロック周期／２）より大きな遅延
をもつ非同期式のカウンタのシミュレーションにおける
低速用／高速用テストベクタを統合し、テストベクタの
種類を削減する。 【構成】非同期式のカウンタ１と、ビットずれ発生用の
フリップフロップ２と、高速／低速切替用のセレクタ３
とを備えており、フリップフロップ２はカウンタ１のク
ロック信号でカウンタ１の出力信号をラッチし、高速／
低速の切替信号に応じて高速シミュレーション時にはカ
ウンタ１の出力を、低速シミュレーション時にはフリッ
プフロップ２の出力を、それぞれセレクタ３で選択し出
力させる。
をもつ非同期式のカウンタのシミュレーションにおける
低速用／高速用テストベクタを統合し、テストベクタの
種類を削減する。 【構成】非同期式のカウンタ１と、ビットずれ発生用の
フリップフロップ２と、高速／低速切替用のセレクタ３
とを備えており、フリップフロップ２はカウンタ１のク
ロック信号でカウンタ１の出力信号をラッチし、高速／
低速の切替信号に応じて高速シミュレーション時にはカ
ウンタ１の出力を、低速シミュレーション時にはフリッ
プフロップ２の出力を、それぞれセレクタ３で選択し出
力させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の非同期
式カウンタのテスト回路に関する。
式カウンタのテスト回路に関する。
【０００２】
【従来の技術】図３に示すように、非同期式のカウンタ
１は、反転出力を自身のデータ入力Ｄとしたフリップフ
ロップ４を直列に接続する（すなわち、前段のフリップ
フロップ４の反転出力を次段のフリップフロップ４のク
ロックＣに接続する）ことにより構成される。それぞれ
のフリップフロップ４の出力Ｑは、クロックのエッヂで
変化するので、図３のような非同期式カウンタの場合、
２段目以降のフリップフロップ４の出力Ｑはクロック
Ｃ、すなわち前段のフリップフロップ４の出力Ｑが変化
するタイミングで変化する。このため、非同期式カウン
タの段数が多くなるほど、出力信号のクロック入力信号
からの遅延が大きくなる。
１は、反転出力を自身のデータ入力Ｄとしたフリップフ
ロップ４を直列に接続する（すなわち、前段のフリップ
フロップ４の反転出力を次段のフリップフロップ４のク
ロックＣに接続する）ことにより構成される。それぞれ
のフリップフロップ４の出力Ｑは、クロックのエッヂで
変化するので、図３のような非同期式カウンタの場合、
２段目以降のフリップフロップ４の出力Ｑはクロック
Ｃ、すなわち前段のフリップフロップ４の出力Ｑが変化
するタイミングで変化する。このため、非同期式カウン
タの段数が多くなるほど、出力信号のクロック入力信号
からの遅延が大きくなる。
【０００３】一方、ＬＳＩ設計における論理回路のシミ
ュレーションとしては、論理の当否を確認する為の低速
のシミュレーションと、タイミングの当否を検証する為
の高速のシミュレーションとが行われる。図３で示され
るカウンタ１の遅延ｔｐｄが高速シミュレーションを行
う時のクロック周期の半分よりも大きく、かつカウンタ
１の遅延ｔｐｄが機能的に問題とならない場合、特にカ
ウンタ１の遅延ｔｐｄがクロック周期より小さい場合の
例について、そのシミュレーションの状況を考える。こ
のような非同期式カウンタに対する従来のシミュレーシ
ョンにおいて、低速のシミュレーションでは、図４
（ｂ）で示すように、非同期式カウンタの遅延は１パタ
ン（クロック周期／２）に比べ十分に小さいので、図４
（ａ）で示すテストベクタでタイミングの検証をする事
が出来る。一方、高速シミュレーションでは、図４
（ｃ）に示すように非同期式カウンタの遅延が１パタン
より長くなり、低速シミュレーションのテストベクタ
（図４（ａ））を使用すると論理回路として不具合が無
いにもかかわらず、論理期待値の照合ではビットずれが
生じる。この不都合を避けるには、高速のシミュレーシ
ョンに対して図４（ｄ）で示すようにあらかじめビット
ずれを考慮したテストベクタを用意する必要がある。
ュレーションとしては、論理の当否を確認する為の低速
のシミュレーションと、タイミングの当否を検証する為
の高速のシミュレーションとが行われる。図３で示され
るカウンタ１の遅延ｔｐｄが高速シミュレーションを行
う時のクロック周期の半分よりも大きく、かつカウンタ
１の遅延ｔｐｄが機能的に問題とならない場合、特にカ
ウンタ１の遅延ｔｐｄがクロック周期より小さい場合の
例について、そのシミュレーションの状況を考える。こ
のような非同期式カウンタに対する従来のシミュレーシ
ョンにおいて、低速のシミュレーションでは、図４
（ｂ）で示すように、非同期式カウンタの遅延は１パタ
ン（クロック周期／２）に比べ十分に小さいので、図４
（ａ）で示すテストベクタでタイミングの検証をする事
が出来る。一方、高速シミュレーションでは、図４
（ｃ）に示すように非同期式カウンタの遅延が１パタン
より長くなり、低速シミュレーションのテストベクタ
（図４（ａ））を使用すると論理回路として不具合が無
いにもかかわらず、論理期待値の照合ではビットずれが
生じる。この不都合を避けるには、高速のシミュレーシ
ョンに対して図４（ｄ）で示すようにあらかじめビット
ずれを考慮したテストベクタを用意する必要がある。
【０００４】この結果、論理回路の検証のために従来の
非同期カウンタのテスト回路では、低速のシミュレーシ
ョン用のテストベクタと高速のシミュレーション用のテ
ストベクタとの２種類を用意している。
非同期カウンタのテスト回路では、低速のシミュレーシ
ョン用のテストベクタと高速のシミュレーション用のテ
ストベクタとの２種類を用意している。
【０００５】
【発明が解決しようとする課題】以上に述べたように従
来の非同期式カウンタのテスト回路では、低速のシミュ
レーション用テストベクタと、ビットずれを考慮した高
速のシミュレーション用テストベクタとの２種類を作成
せねばならず、テストベクタの作成に余分な時間を要す
る上に、そのテストベクタの情報を格納するためのファ
イル容量の増大やファイルのバージョン管理の繁雑化を
招くことが多いというような問題点がある。
来の非同期式カウンタのテスト回路では、低速のシミュ
レーション用テストベクタと、ビットずれを考慮した高
速のシミュレーション用テストベクタとの２種類を作成
せねばならず、テストベクタの作成に余分な時間を要す
る上に、そのテストベクタの情報を格納するためのファ
イル容量の増大やファイルのバージョン管理の繁雑化を
招くことが多いというような問題点がある。
【０００６】
【課題を解決するための手段】本発明のテスト回路は、
入力するクロック信号をカウントする非同期式のカウン
タ１と、前記カウンタ１のクロック信号をクロック入力
端に接続し前記カウンタ１の出力信号をデータ入力端に
接続したフリップフロップ２と、テスト用速度を指示す
る切替信号に応答して前記カウンタ１の出力信号および
前記フリップフロップ２の出力信号の一方を選択し出力
するセレクタ３とを備えている。
入力するクロック信号をカウントする非同期式のカウン
タ１と、前記カウンタ１のクロック信号をクロック入力
端に接続し前記カウンタ１の出力信号をデータ入力端に
接続したフリップフロップ２と、テスト用速度を指示す
る切替信号に応答して前記カウンタ１の出力信号および
前記フリップフロップ２の出力信号の一方を選択し出力
するセレクタ３とを備えている。
【０００７】
【実施例】次に本発明に関して、図面を参照して説明す
る。
る。
【０００８】図１および図２は本発明の第１および第２
の実施例のブロック図である。各図においてテスト対象
と同一の構成をもつ非同期式のカウンタ１は、反転出力
を自身の入力Ｄとしたフリップフロップ４を２段接続す
ることにより構成されている。図１はカウンタの遅延ｔ
ｐｄが（クロック周期／２）〈ｔｐｄ〈クロック周期を
満たす場合、また図２はクロック周期＜ｔｐｄ＜３×
（クロック周期／２）を満たす場合に、それぞれ適合す
る。
の実施例のブロック図である。各図においてテスト対象
と同一の構成をもつ非同期式のカウンタ１は、反転出力
を自身の入力Ｄとしたフリップフロップ４を２段接続す
ることにより構成されている。図１はカウンタの遅延ｔ
ｐｄが（クロック周期／２）〈ｔｐｄ〈クロック周期を
満たす場合、また図２はクロック周期＜ｔｐｄ＜３×
（クロック周期／２）を満たす場合に、それぞれ適合す
る。
【０００９】低速／高速の切替信号により低速シミュレ
ーションを指示された場合には、１パタンが（クロック
周期／２）カウンタの遅延ｔｐｄに比べ十分に大きいの
で、カウンタ１と同一のクロックを用いて、カウンタ１
の出力Ｑをラッチするビットずれ発生用のフリップフロ
ップ２の出力Ｑをセレクタ３で選択し出力させる（Ｄ
１）。一方、高速のシミュレーションの場合には、カウ
ンタ１の遅延ｔｐｄが１パタン（クロック周期／２）よ
り大きくなり、カウンタ１の出力そのものがビットずれ
を起こすので、セレクタ３からカウンタ１の出力を選択
させる（Ｄ０）。
ーションを指示された場合には、１パタンが（クロック
周期／２）カウンタの遅延ｔｐｄに比べ十分に大きいの
で、カウンタ１と同一のクロックを用いて、カウンタ１
の出力Ｑをラッチするビットずれ発生用のフリップフロ
ップ２の出力Ｑをセレクタ３で選択し出力させる（Ｄ
１）。一方、高速のシミュレーションの場合には、カウ
ンタ１の遅延ｔｐｄが１パタン（クロック周期／２）よ
り大きくなり、カウンタ１の出力そのものがビットずれ
を起こすので、セレクタ３からカウンタ１の出力を選択
させる（Ｄ０）。
【００１０】なお、各実施例が有効となるカウンタ１の
段数は、カウンタ１での遅延ｔｐｄが高速のシミュレー
ションの１パタン（クロック周期／２）より大きく、機
能的に遅延ｔｐｄが問題とならないという条件を満たす
範囲である。また、ビットずれ発生用のフリップフロッ
プ２の段数は両実施例とも１段であるが、一般にはカウ
ンタ１の遅延ｔｐｄに応じて決定すれば良い。すなわ
ち、ｎ×（クロック周期／２）＜ｔｐｄ＜（ｎ＋１）×
（クロック周期／２）（ｎ≧１）のときには、カウンタ
１のクロックと逆相のクロックで動作するフリップフロ
ップ２をｎ段、また、（ｎ＋１）×（クロック周期／
２）＜ｔｐｄ＜（ｎ＋２）×（クロック周期／２）（ｎ
≧１）のときには、カウンタ１のクロックと同相のクロ
ックで動作するフリップフロップ２をｎ段で構成する。
実用上はｎ≦２になるカウンタ１とビットずれ発生用の
フリップフロップ２との関係が好ましい。
段数は、カウンタ１での遅延ｔｐｄが高速のシミュレー
ションの１パタン（クロック周期／２）より大きく、機
能的に遅延ｔｐｄが問題とならないという条件を満たす
範囲である。また、ビットずれ発生用のフリップフロッ
プ２の段数は両実施例とも１段であるが、一般にはカウ
ンタ１の遅延ｔｐｄに応じて決定すれば良い。すなわ
ち、ｎ×（クロック周期／２）＜ｔｐｄ＜（ｎ＋１）×
（クロック周期／２）（ｎ≧１）のときには、カウンタ
１のクロックと逆相のクロックで動作するフリップフロ
ップ２をｎ段、また、（ｎ＋１）×（クロック周期／
２）＜ｔｐｄ＜（ｎ＋２）×（クロック周期／２）（ｎ
≧１）のときには、カウンタ１のクロックと同相のクロ
ックで動作するフリップフロップ２をｎ段で構成する。
実用上はｎ≦２になるカウンタ１とビットずれ発生用の
フリップフロップ２との関係が好ましい。
【００１１】以上で述べたように、各実施例でカウンタ
１の高速及び低速のシミュレーション用の各テストベク
タをセレクタ３の切替えにより容易に得ることができ
る。
１の高速及び低速のシミュレーション用の各テストベク
タをセレクタ３の切替えにより容易に得ることができ
る。
【００１２】
【発明の効果】以上説明したように本発明によれば、低
速のシミュレーション時においてもビットずれを考慮し
た高速のシミュレーション用のテストベクタを用いてシ
ミュレーションできるので、シミュレーションに必要な
テストベクタは１種類用意すれば良く、テストベクタの
作成時間が従来よりも短縮され、さらにそのテストベク
タの情報を格納するためのファイル容量を従来よりも小
さくでき、またファイルのバージョン管理においても繁
雑さを軽減できる。
速のシミュレーション時においてもビットずれを考慮し
た高速のシミュレーション用のテストベクタを用いてシ
ミュレーションできるので、シミュレーションに必要な
テストベクタは１種類用意すれば良く、テストベクタの
作成時間が従来よりも短縮され、さらにそのテストベク
タの情報を格納するためのファイル容量を従来よりも小
さくでき、またファイルのバージョン管理においても繁
雑さを軽減できる。
【図１】本発明の第１の実施例のブロック図。
【図２】本発明の第２の実施例のブロック図。
【図３】非同期式のカウンタの構成例を示すブロック
図。
図。
【図４】図４（ａ）〜（ｄ）は本発明の実施例の動作を
説明するための信号タイミング図。
説明するための信号タイミング図。
１ カウンタ ２ フリップフロップ ３ セレクタ ４ フリップフロップ
Claims (2)
- 【請求項１】 入力するクロック信号をカウントする非
同期式のカウンタ１と、前記カウンタ１のクロック信号
をクロック入力端に接続し前記カウンタ１の出力信号を
データ入力端に接続したフリップフロップ２と、テスト
用速度を指示する切替信号に応答して前記カウンタ１の
出力信号および前記フリップフロップ２の出力信号の一
方を選択し出力するセレクタ３とを備えていることを特
徴とする非同期式カウンタのテスト回路。 - 【請求項２】 前フリップフロップ２は、前記カウンタ
１での遅延に適合させて設定した段数だけ直列接続して
ある請求項１記載の非同期式カウンタのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059517A JPH07273642A (ja) | 1994-03-29 | 1994-03-29 | 非同期式カウンタのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059517A JPH07273642A (ja) | 1994-03-29 | 1994-03-29 | 非同期式カウンタのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273642A true JPH07273642A (ja) | 1995-10-20 |
Family
ID=13115544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6059517A Pending JPH07273642A (ja) | 1994-03-29 | 1994-03-29 | 非同期式カウンタのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273642A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096683A1 (en) * | 1999-10-28 | 2001-05-02 | STMicroelectronics Limited | Clock generator circuit |
| KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
| KR101440403B1 (ko) * | 2007-10-31 | 2014-09-15 | 라피스 세미컨덕터 가부시키가이샤 | 고속 클록 검지회로 |
-
1994
- 1994-03-29 JP JP6059517A patent/JPH07273642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096683A1 (en) * | 1999-10-28 | 2001-05-02 | STMicroelectronics Limited | Clock generator circuit |
| US6329861B1 (en) | 1999-10-28 | 2001-12-11 | Stmicroelectronics Limited | Clock generator circuit |
| KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
| KR101440403B1 (ko) * | 2007-10-31 | 2014-09-15 | 라피스 세미컨덕터 가부시키가이샤 | 고속 클록 검지회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6732066B2 (en) | Method of determining static flip-flop setup and hold times | |
| JPH10134091A (ja) | 論理エミュレーションの最適化回路生成法 | |
| US6237117B1 (en) | Method for testing circuit design using exhaustive test vector sequence | |
| JPH07273642A (ja) | 非同期式カウンタのテスト回路 | |
| JPH1131162A (ja) | 論理回路のシミュレーション装置及び論理検証方法 | |
| JPH07198790A (ja) | 半導体集積論理回路及びネットリスト変換方式 | |
| JPH05134007A (ja) | 半導体集積論理回路 | |
| JP2000276504A (ja) | 論理接続情報変換装置 | |
| JPH0295283A (ja) | 半導体集積回路装置 | |
| JP2713123B2 (ja) | 論理回路およびその試験方法 | |
| JP3147057B2 (ja) | 半導体集積回路およびその使用方法 | |
| JPH1019996A (ja) | レート発生回路 | |
| JP2903548B2 (ja) | 論理回路診断システム | |
| JPH05273314A (ja) | 半導体論理集積回路 | |
| KR100199190B1 (ko) | 데이타 포착회로 | |
| JP2536135B2 (ja) | シリアル／パラレル変換回路 | |
| JPH0721227A (ja) | 非同期論理回路の論理合成方法 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JP3341421B2 (ja) | 計数回路 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPH04105412A (ja) | フリップフロップ | |
| JPH0522121A (ja) | 分周器 | |
| JP2565103B2 (ja) | 出力回路 | |
| JPH06112812A (ja) | バイナリ・カウンタ | |
| JPH11344534A (ja) | フルスキャンテストが可能な半導体集積回路及びテストデータ生成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990907 |