JPH07273642A - 非同期式カウンタのテスト回路 - Google Patents

非同期式カウンタのテスト回路

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JPH07273642A
JPH07273642A JP6059517A JP5951794A JPH07273642A JP H07273642 A JPH07273642 A JP H07273642A JP 6059517 A JP6059517 A JP 6059517A JP 5951794 A JP5951794 A JP 5951794A JP H07273642 A JPH07273642 A JP H07273642A
Authority
JP
Japan
Prior art keywords
counter
flip
flop
output
simulation
Prior art date
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Pending
Application number
JP6059517A
Other languages
English (en)
Inventor
Toshimi Hotta
聡美 堀田
Masaaki Taki
雅昭 滝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Platforms Ltd
NEC Corp
Original Assignee
NEC Corp
NEC AccessTechnica Ltd
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Publication date
Application filed by NEC Corp, NEC AccessTechnica Ltd filed Critical NEC Corp
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Publication of JPH07273642A publication Critical patent/JPH07273642A/ja
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Abstract

(57)【要約】 【目的】1パタン(クロック周期/2)より大きな遅延
をもつ非同期式のカウンタのシミュレーションにおける
低速用/高速用テストベクタを統合し、テストベクタの
種類を削減する。 【構成】非同期式のカウンタ1と、ビットずれ発生用の
フリップフロップ2と、高速/低速切替用のセレクタ3
とを備えており、フリップフロップ2はカウンタ1のク
ロック信号でカウンタ1の出力信号をラッチし、高速/
低速の切替信号に応じて高速シミュレーション時にはカ
ウンタ1の出力を、低速シミュレーション時にはフリッ
プフロップ2の出力を、それぞれセレクタ3で選択し出
力させる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路の非同期
式カウンタのテスト回路に関する。
【0002】
【従来の技術】図3に示すように、非同期式のカウンタ
1は、反転出力を自身のデータ入力Dとしたフリップフ
ロップ4を直列に接続する(すなわち、前段のフリップ
フロップ4の反転出力を次段のフリップフロップ4のク
ロックCに接続する)ことにより構成される。それぞれ
のフリップフロップ4の出力Qは、クロックのエッヂで
変化するので、図3のような非同期式カウンタの場合、
2段目以降のフリップフロップ4の出力Qはクロック
C、すなわち前段のフリップフロップ4の出力Qが変化
するタイミングで変化する。このため、非同期式カウン
タの段数が多くなるほど、出力信号のクロック入力信号
からの遅延が大きくなる。
【0003】一方、LSI設計における論理回路のシミ
ュレーションとしては、論理の当否を確認する為の低速
のシミュレーションと、タイミングの当否を検証する為
の高速のシミュレーションとが行われる。図3で示され
るカウンタ1の遅延tpdが高速シミュレーションを行
う時のクロック周期の半分よりも大きく、かつカウンタ
1の遅延tpdが機能的に問題とならない場合、特にカ
ウンタ1の遅延tpdがクロック周期より小さい場合の
例について、そのシミュレーションの状況を考える。こ
のような非同期式カウンタに対する従来のシミュレーシ
ョンにおいて、低速のシミュレーションでは、図4
(b)で示すように、非同期式カウンタの遅延は1パタ
ン(クロック周期/2)に比べ十分に小さいので、図4
(a)で示すテストベクタでタイミングの検証をする事
が出来る。一方、高速シミュレーションでは、図4
(c)に示すように非同期式カウンタの遅延が1パタン
より長くなり、低速シミュレーションのテストベクタ
(図4(a))を使用すると論理回路として不具合が無
いにもかかわらず、論理期待値の照合ではビットずれが
生じる。この不都合を避けるには、高速のシミュレーシ
ョンに対して図4(d)で示すようにあらかじめビット
ずれを考慮したテストベクタを用意する必要がある。
【0004】この結果、論理回路の検証のために従来の
非同期カウンタのテスト回路では、低速のシミュレーシ
ョン用のテストベクタと高速のシミュレーション用のテ
ストベクタとの2種類を用意している。
【0005】
【発明が解決しようとする課題】以上に述べたように従
来の非同期式カウンタのテスト回路では、低速のシミュ
レーション用テストベクタと、ビットずれを考慮した高
速のシミュレーション用テストベクタとの2種類を作成
せねばならず、テストベクタの作成に余分な時間を要す
る上に、そのテストベクタの情報を格納するためのファ
イル容量の増大やファイルのバージョン管理の繁雑化を
招くことが多いというような問題点がある。
【0006】
【課題を解決するための手段】本発明のテスト回路は、
入力するクロック信号をカウントする非同期式のカウン
タ1と、前記カウンタ1のクロック信号をクロック入力
端に接続し前記カウンタ1の出力信号をデータ入力端に
接続したフリップフロップ2と、テスト用速度を指示す
る切替信号に応答して前記カウンタ1の出力信号および
前記フリップフロップ2の出力信号の一方を選択し出力
するセレクタ3とを備えている。
【0007】
【実施例】次に本発明に関して、図面を参照して説明す
る。
【0008】図1および図2は本発明の第1および第2
の実施例のブロック図である。各図においてテスト対象
と同一の構成をもつ非同期式のカウンタ1は、反転出力
を自身の入力Dとしたフリップフロップ4を2段接続す
ることにより構成されている。図1はカウンタの遅延t
pdが(クロック周期/2)〈tpd〈クロック周期を
満たす場合、また図2はクロック周期<tpd<3×
(クロック周期/2)を満たす場合に、それぞれ適合す
る。
【0009】低速/高速の切替信号により低速シミュレ
ーションを指示された場合には、1パタンが(クロック
周期/2)カウンタの遅延tpdに比べ十分に大きいの
で、カウンタ1と同一のクロックを用いて、カウンタ1
の出力Qをラッチするビットずれ発生用のフリップフロ
ップ2の出力Qをセレクタ3で選択し出力させる(D
1)。一方、高速のシミュレーションの場合には、カウ
ンタ1の遅延tpdが1パタン(クロック周期/2)よ
り大きくなり、カウンタ1の出力そのものがビットずれ
を起こすので、セレクタ3からカウンタ1の出力を選択
させる(D0)。
【0010】なお、各実施例が有効となるカウンタ1の
段数は、カウンタ1での遅延tpdが高速のシミュレー
ションの1パタン(クロック周期/2)より大きく、機
能的に遅延tpdが問題とならないという条件を満たす
範囲である。また、ビットずれ発生用のフリップフロッ
プ2の段数は両実施例とも1段であるが、一般にはカウ
ンタ1の遅延tpdに応じて決定すれば良い。すなわ
ち、n×(クロック周期/2)<tpd<(n+1)×
(クロック周期/2)(n≧1)のときには、カウンタ
1のクロックと逆相のクロックで動作するフリップフロ
ップ2をn段、また、(n+1)×(クロック周期/
2)<tpd<(n+2)×(クロック周期/2)(n
≧1)のときには、カウンタ1のクロックと同相のクロ
ックで動作するフリップフロップ2をn段で構成する。
実用上はn≦2になるカウンタ1とビットずれ発生用の
フリップフロップ2との関係が好ましい。
【0011】以上で述べたように、各実施例でカウンタ
1の高速及び低速のシミュレーション用の各テストベク
タをセレクタ3の切替えにより容易に得ることができ
る。
【0012】
【発明の効果】以上説明したように本発明によれば、低
速のシミュレーション時においてもビットずれを考慮し
た高速のシミュレーション用のテストベクタを用いてシ
ミュレーションできるので、シミュレーションに必要な
テストベクタは1種類用意すれば良く、テストベクタの
作成時間が従来よりも短縮され、さらにそのテストベク
タの情報を格納するためのファイル容量を従来よりも小
さくでき、またファイルのバージョン管理においても繁
雑さを軽減できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例のブロック図。
【図2】本発明の第2の実施例のブロック図。
【図3】非同期式のカウンタの構成例を示すブロック
図。
【図4】図4(a)〜(d)は本発明の実施例の動作を
説明するための信号タイミング図。
【符号の説明】
1 カウンタ 2 フリップフロップ 3 セレクタ 4 フリップフロップ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 入力するクロック信号をカウントする非
    同期式のカウンタ1と、前記カウンタ1のクロック信号
    をクロック入力端に接続し前記カウンタ1の出力信号を
    データ入力端に接続したフリップフロップ2と、テスト
    用速度を指示する切替信号に応答して前記カウンタ1の
    出力信号および前記フリップフロップ2の出力信号の一
    方を選択し出力するセレクタ3とを備えていることを特
    徴とする非同期式カウンタのテスト回路。
  2. 【請求項2】 前フリップフロップ2は、前記カウンタ
    1での遅延に適合させて設定した段数だけ直列接続して
    ある請求項1記載の非同期式カウンタのテスト回路。
JP6059517A 1994-03-29 1994-03-29 非同期式カウンタのテスト回路 Pending JPH07273642A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6059517A JPH07273642A (ja) 1994-03-29 1994-03-29 非同期式カウンタのテスト回路

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JPH07273642A true JPH07273642A (ja) 1995-10-20

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ID=13115544

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JP (1) JPH07273642A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1096683A1 (en) * 1999-10-28 2001-05-02 STMicroelectronics Limited Clock generator circuit
KR100427694B1 (ko) * 2001-12-12 2004-04-28 한영수 필드환경의 타이머/카운터 노이즈 시험장치
KR101440403B1 (ko) * 2007-10-31 2014-09-15 라피스 세미컨덕터 가부시키가이샤 고속 클록 검지회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1096683A1 (en) * 1999-10-28 2001-05-02 STMicroelectronics Limited Clock generator circuit
US6329861B1 (en) 1999-10-28 2001-12-11 Stmicroelectronics Limited Clock generator circuit
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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990907