JPH1019996A - レート発生回路 - Google Patents
レート発生回路Info
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- JPH1019996A JPH1019996A JP8186748A JP18674896A JPH1019996A JP H1019996 A JPH1019996 A JP H1019996A JP 8186748 A JP8186748 A JP 8186748A JP 18674896 A JP18674896 A JP 18674896A JP H1019996 A JPH1019996 A JP H1019996A
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- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/588—Combination of a synchronous and an asynchronous counter
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/31922—Timing generation or clock distribution
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 半導体試験装置において、高速なレート発生
を可能とするレート発生回路を提供すること。 【解決手段】 ２n 個のフリップ・フロップ２１〜２４
で構成したシフトレジスタ１の下位カウンタ・データＡ
０〜Ａ２n −１をセレクタ２で選択して下位ビットをカ
ウントし、ｍ個のフリップ・フロップ１２〜１５で構成
したリップル・ダウン・カウンタ３の上位カウンタ・デ
ータＢ１〜ＢｍをＮＯＲゲート４で選択してカウント
し、シフトレジスタ１とリップル・ダウン・カウンタ３
とのカウント終了をカウント終了判断回路５Ａで判断し
て、カウント終了信号６ａが出力されると、それをフリ
ップ・フロップ７でラッチし、カウンタ・ロード信号７
ａをセレクタ２とＮＯＲゲート４に出力して次のデータ
をロードさせ、かつ、フリップ・フロップ８から第１の
出力クロック・パルス８ａを出力する。
を可能とするレート発生回路を提供すること。 【解決手段】 ２n 個のフリップ・フロップ２１〜２４
で構成したシフトレジスタ１の下位カウンタ・データＡ
０〜Ａ２n −１をセレクタ２で選択して下位ビットをカ
ウントし、ｍ個のフリップ・フロップ１２〜１５で構成
したリップル・ダウン・カウンタ３の上位カウンタ・デ
ータＢ１〜ＢｍをＮＯＲゲート４で選択してカウント
し、シフトレジスタ１とリップル・ダウン・カウンタ３
とのカウント終了をカウント終了判断回路５Ａで判断し
て、カウント終了信号６ａが出力されると、それをフリ
ップ・フロップ７でラッチし、カウンタ・ロード信号７
ａをセレクタ２とＮＯＲゲート４に出力して次のデータ
をロードさせ、かつ、フリップ・フロップ８から第１の
出力クロック・パルス８ａを出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
のレート発生回路において、カウンタの上位ビットをリ
ップル・カウンタ、下位ビットをシフトレジスタで構成
し、リアル・タイムでタイミングの変化を可能とするレ
ート発生回路に関する。
のレート発生回路において、カウンタの上位ビットをリ
ップル・カウンタ、下位ビットをシフトレジスタで構成
し、リアル・タイムでタイミングの変化を可能とするレ
ート発生回路に関する。
【０００２】
【従来の技術】一般に半導体を測定するためには、半導
体に印加するクロック・パルスのタイミング設定が必要
であり、そのために、リアルタイムでタイミングを変化
させることができるレート発生回路が必要である。
体に印加するクロック・パルスのタイミング設定が必要
であり、そのために、リアルタイムでタイミングを変化
させることができるレート発生回路が必要である。
【０００３】従来のレート発生回路の構成を図３により
説明する。この図３において、リップル・ダウン・カウ
ンタ３はｍ個のフリップ・フロップ（以下、ＦＦとい
う。）１２〜１５を縦続接続して構成されている。
説明する。この図３において、リップル・ダウン・カウ
ンタ３はｍ個のフリップ・フロップ（以下、ＦＦとい
う。）１２〜１５を縦続接続して構成されている。
【０００４】ＦＦ１２のクロック入力端には、入力クロ
ック・パルスａが入力され、ＦＦ１２の出力端Ｑの出力
は次段のＦＦ１３のクロック入力端に送出され、以降Ｆ
Ｆ１２〜１５の各クロック入力端には、前段のＦＦの出
力が入力されるようになっている。
ック・パルスａが入力され、ＦＦ１２の出力端Ｑの出力
は次段のＦＦ１３のクロック入力端に送出され、以降Ｆ
Ｆ１２〜１５の各クロック入力端には、前段のＦＦの出
力が入力されるようになっている。
【０００５】各ＦＦ１２〜１５の出力端Ｑからの出力
は、ＮＯＲゲート１７の各入力端に送出するようにして
おり、各ＦＦ１２〜１５の出力端Ｑバーの出力は、自己
の入力端Ｄに入力するようにしている。
は、ＮＯＲゲート１７の各入力端に送出するようにして
おり、各ＦＦ１２〜１５の出力端Ｑバーの出力は、自己
の入力端Ｄに入力するようにしている。
【０００６】ＮＯＲゲート４は、ＮＯＲゲート回路４ａ
〜４ｈで構成され、ＮＯＲゲート回路４ａ〜４ｄの出力
はそれぞれＦＦ１２〜１５のセット入力端Ｓに入力さ
れ、ＮＯＲゲート回路４ｅ〜４ｈの出力はそれぞれＦＦ
１２〜１５のリセット入力端Ｒに入力されるようになっ
ている。
〜４ｈで構成され、ＮＯＲゲート回路４ａ〜４ｄの出力
はそれぞれＦＦ１２〜１５のセット入力端Ｓに入力さ
れ、ＮＯＲゲート回路４ｅ〜４ｈの出力はそれぞれＦＦ
１２〜１５のリセット入力端Ｒに入力されるようになっ
ている。
【０００７】ＮＯＲゲート回路４ａ〜４ｈの一方の入力
端には、ＦＦ７の出力端Ｑバーの出力が入力され、ＮＯ
Ｒゲート回路４ａ〜４ｄの他方の入力端には、カウンタ
・データＢ１バー〜Ｂｍバーが入力され、ＮＯＲゲート
回路４ｅ〜４ｈの他方の入力端には、カウンタ・データ
Ｂ１〜Ｂｍが入力されるようになっている。
端には、ＦＦ７の出力端Ｑバーの出力が入力され、ＮＯ
Ｒゲート回路４ａ〜４ｄの他方の入力端には、カウンタ
・データＢ１バー〜Ｂｍバーが入力され、ＮＯＲゲート
回路４ｅ〜４ｈの他方の入力端には、カウンタ・データ
Ｂ１〜Ｂｍが入力されるようになっている。
【０００８】上記ＮＯＲゲート１７は、各ＦＦ１２〜１
５の出力端Ｑの出力を入力して、カウント終了を判断す
るものであり、このＮＯＲゲート１７の出力１７ａはＦ
Ｆ７の入力端Ｄに入力されるようになっている。
５の出力端Ｑの出力を入力して、カウント終了を判断す
るものであり、このＮＯＲゲート１７の出力１７ａはＦ
Ｆ７の入力端Ｄに入力されるようになっている。
【０００９】ＦＦ７のクロック入力端には、上記入力ク
ロック・パルスａが入力されるようになっている。ＦＦ
７はＮＯＲゲート１７の出力１７ａをラッチし、出力端
Ｑバーからカウンタ・ロード信号７ａをＮＯＲゲート４
の各ＮＯＲゲート回路４ａ〜４ｈの一方の入力端に入力
するようにしている。このカウンタ・ロード信号７ａに
より、リップル・ダウン・カウンタ３は次のカウンタ・
データをロードするようにしている。ＦＦ７の出力端Ｑ
の出力信号はＦＦ８の入力端Ｄに出力するようにしてい
る。
ロック・パルスａが入力されるようになっている。ＦＦ
７はＮＯＲゲート１７の出力１７ａをラッチし、出力端
Ｑバーからカウンタ・ロード信号７ａをＮＯＲゲート４
の各ＮＯＲゲート回路４ａ〜４ｈの一方の入力端に入力
するようにしている。このカウンタ・ロード信号７ａに
より、リップル・ダウン・カウンタ３は次のカウンタ・
データをロードするようにしている。ＦＦ７の出力端Ｑ
の出力信号はＦＦ８の入力端Ｄに出力するようにしてい
る。
【００１０】ＦＦ８のクロック入力端には、入力クロッ
ク・パルスａが入力されるようになっており、この入力
クロック・パルスａにより、ＦＦ８の出力端Ｑから出力
クロック・パルス８ａを出力するようにしている。
ク・パルスａが入力されるようになっており、この入力
クロック・パルスａにより、ＦＦ８の出力端Ｑから出力
クロック・パルス８ａを出力するようにしている。
【００１１】次に動作を説明する。カウンタ・ロード信
号７ａをＮＯＲゲート４で判別し、カウンタ・データＢ
１〜Ｂｍをリップル・ダウン・カウンタ３に取り込む。
例として、カウント値「３」を設定するときは、カウン
タ・データＢ１とＢ２を「１」とし、他を「０」とす
る。ＦＦ１２〜１５の各セット入力端Ｓには、カウンタ
・データＢ１バー〜Ｂｍバーが取り込まれ、ＦＦ１２〜
１５の各リセット入力端Ｒにはカウンタ・データＢ１〜
Ｂｍが取り込まれる。
号７ａをＮＯＲゲート４で判別し、カウンタ・データＢ
１〜Ｂｍをリップル・ダウン・カウンタ３に取り込む。
例として、カウント値「３」を設定するときは、カウン
タ・データＢ１とＢ２を「１」とし、他を「０」とす
る。ＦＦ１２〜１５の各セット入力端Ｓには、カウンタ
・データＢ１バー〜Ｂｍバーが取り込まれ、ＦＦ１２〜
１５の各リセット入力端Ｒにはカウンタ・データＢ１〜
Ｂｍが取り込まれる。
【００１２】リップル・ダウン・カウンタ３は、ＦＦ１
２〜１５の各クロック入力端に入力される入力クロック
・パルスａによりカウント・ダウンする。ＦＦ１２〜１
５の各出力端Ｑに発生する出力をＮＯＲゲート１７に送
出することにより、このＮＯＲゲート１７により、リッ
プル・ダウン・カウンタ３の値が「０」になる１クロッ
ク前を認識する。
２〜１５の各クロック入力端に入力される入力クロック
・パルスａによりカウント・ダウンする。ＦＦ１２〜１
５の各出力端Ｑに発生する出力をＮＯＲゲート１７に送
出することにより、このＮＯＲゲート１７により、リッ
プル・ダウン・カウンタ３の値が「０」になる１クロッ
ク前を認識する。
【００１３】ＮＯＲゲート１７の出力１７ａがＦＦ７の
入力端Ｄに入力されると、ＦＦ７のクロック入力端に入
力クロック・パルスａが入力されることにより、この出
力１７ａがＦＦ７にラッチされ、ＦＦ７の出力端Ｑバー
からカウンタ・ロード信号７ａをＮＯＲゲート４の各Ｎ
ＯＲゲート回路４ａ〜４ｈの一方の入力端に出力すると
ともに、ＦＦ８が、ＦＦ７の出力端Ｑからの出力を入力
して第１の出力クロック・パルス８ａを出力する。
入力端Ｄに入力されると、ＦＦ７のクロック入力端に入
力クロック・パルスａが入力されることにより、この出
力１７ａがＦＦ７にラッチされ、ＦＦ７の出力端Ｑバー
からカウンタ・ロード信号７ａをＮＯＲゲート４の各Ｎ
ＯＲゲート回路４ａ〜４ｈの一方の入力端に出力すると
ともに、ＦＦ８が、ＦＦ７の出力端Ｑからの出力を入力
して第１の出力クロック・パルス８ａを出力する。
【００１４】カウンタ・データＢ１〜Ｂｍを第１の出力
クロック・パルス８ａが出力される毎に変化させること
により、第１の出力クロック・パルス８ａのタイミング
を変化させることができる。このタイミングは、入力ク
ロック・パルスａの周期×カウント値によって決定され
る。
クロック・パルス８ａが出力される毎に変化させること
により、第１の出力クロック・パルス８ａのタイミング
を変化させることができる。このタイミングは、入力ク
ロック・パルスａの周期×カウント値によって決定され
る。
【００１５】
【発明が解決しようとする課題】この従来のレート発生
回路では、図３のリップル・ダウン・カウンタ３の最下
位ビットのＦＦ１２から、最上位ビットのＦＦ１５まで
の遅れ時間が、入力クロック・パルスａの立ち上がりエ
ッジから立ち下がりエッジまでに納まる周波数でなけれ
ば動作しないという課題がある。
回路では、図３のリップル・ダウン・カウンタ３の最下
位ビットのＦＦ１２から、最上位ビットのＦＦ１５まで
の遅れ時間が、入力クロック・パルスａの立ち上がりエ
ッジから立ち下がりエッジまでに納まる周波数でなけれ
ば動作しないという課題がある。
【００１６】また、出力クロック・パルス８ａは、入力
クロック・パルスａでラッチするＦＦ７を用いているた
め、入力クロック・パルスａと同じ周期のクロック・パ
ルスを出力できないという課題がある。
クロック・パルスａでラッチするＦＦ７を用いているた
め、入力クロック・パルスａと同じ周期のクロック・パ
ルスを出力できないという課題がある。
【００１７】
【課題を解決するための手段】上記課題を解消するため
に、この発明のレート発生回路は、２n 個のフリップ・
フロップ２１〜２４からなり、下位ビットをカウントす
るカウンタとして用いられるシフトレジスタ１と、ｍ個
のフリップ・フロップ１２〜１５からなり、上位ビット
をカウントするリップル・ダウン・カウンタ３と、シフ
トレジスタ１の下位カウンタ・データＡ０〜Ａ２n −１
を選択するセレクタ２と、リップル・ダウン・カウンタ
３の上位カウンタ・データＢ１〜Ｂｍを入力するＮＯＲ
ゲート４と、リップル・ダウン・カウンタ３とシフトレ
ジスタ１のカウント終了を判断するカウント終了判断回
路５Ａと、カウント終了判断回路５Ａから出力されるカ
ウント終了信号６ａをラッチし、リップル・ダウン・カ
ウンタ３およびシフトレジスタ１に次のデータをロード
するためのカウンタロード信号７ａを発生するフリップ
・フロップ７と、フリップ・フロップ７の出力を入力し
て入力クロック・パルスａの入力により第１の出力クロ
ック・パルス８ａを出力するフリップ・フロップ８とを
備える。
に、この発明のレート発生回路は、２n 個のフリップ・
フロップ２１〜２４からなり、下位ビットをカウントす
るカウンタとして用いられるシフトレジスタ１と、ｍ個
のフリップ・フロップ１２〜１５からなり、上位ビット
をカウントするリップル・ダウン・カウンタ３と、シフ
トレジスタ１の下位カウンタ・データＡ０〜Ａ２n −１
を選択するセレクタ２と、リップル・ダウン・カウンタ
３の上位カウンタ・データＢ１〜Ｂｍを入力するＮＯＲ
ゲート４と、リップル・ダウン・カウンタ３とシフトレ
ジスタ１のカウント終了を判断するカウント終了判断回
路５Ａと、カウント終了判断回路５Ａから出力されるカ
ウント終了信号６ａをラッチし、リップル・ダウン・カ
ウンタ３およびシフトレジスタ１に次のデータをロード
するためのカウンタロード信号７ａを発生するフリップ
・フロップ７と、フリップ・フロップ７の出力を入力し
て入力クロック・パルスａの入力により第１の出力クロ
ック・パルス８ａを出力するフリップ・フロップ８とを
備える。
【００１８】また、この発明の別のレート発生回路は、
２n 個のフリップ・フロップ２１〜２４からなり、下位
ビットをカウントするカウンタとして用いられるシフト
レジスタ１と、ｍ個のフリップ・フロップ１２〜１５か
らなり、上位ビットをカウントするリップル・ダウン・
カウンタ３と、シフトレジスタ１の下位カウンタ・デー
タＡ０〜Ａ２n −１を選択するセレクタ２と、リップル
・ダウン・カウンタ３の上位カウンタ・データＢ１〜Ｂ
ｍを入力するＮＯＲゲート４と、リップル・ダウン・カ
ウンタ３とシフトレジスタ１のカウント終了を判断する
カウント終了判断回路５Ａと、カウント終了判断回路５
Ａから出力されるカウント終了信号６ａをラッチし、リ
ップル・ダウン・カウンタ３およびシフトレジスタ１に
次のデータをロードするためのカウンタロード信号７ａ
を発生するフリップ・フロップ７と、フリップ・フロッ
プ７の出力を入力して入力クロック・パルスａの入力に
より第１の出力クロック・パルス８ａを出力するフリッ
プ・フロップ８と、第１の出力クロック・パルス８ａと
入力クロック・パルスａの反転信号とのＡＮＤをとっ
て、第２の出力クロック・パルス１６ａを出力するＡＮ
Ｄゲート１６とを備える。
２n 個のフリップ・フロップ２１〜２４からなり、下位
ビットをカウントするカウンタとして用いられるシフト
レジスタ１と、ｍ個のフリップ・フロップ１２〜１５か
らなり、上位ビットをカウントするリップル・ダウン・
カウンタ３と、シフトレジスタ１の下位カウンタ・デー
タＡ０〜Ａ２n −１を選択するセレクタ２と、リップル
・ダウン・カウンタ３の上位カウンタ・データＢ１〜Ｂ
ｍを入力するＮＯＲゲート４と、リップル・ダウン・カ
ウンタ３とシフトレジスタ１のカウント終了を判断する
カウント終了判断回路５Ａと、カウント終了判断回路５
Ａから出力されるカウント終了信号６ａをラッチし、リ
ップル・ダウン・カウンタ３およびシフトレジスタ１に
次のデータをロードするためのカウンタロード信号７ａ
を発生するフリップ・フロップ７と、フリップ・フロッ
プ７の出力を入力して入力クロック・パルスａの入力に
より第１の出力クロック・パルス８ａを出力するフリッ
プ・フロップ８と、第１の出力クロック・パルス８ａと
入力クロック・パルスａの反転信号とのＡＮＤをとっ
て、第２の出力クロック・パルス１６ａを出力するＡＮ
Ｄゲート１６とを備える。
【００１９】
【発明の実施の形態】この発明のレート発生回路によれ
ば、フリップ・フロップ７から出力されるカウンタ・ロ
ード信号７ａにより、ＮＯＲゲート４がリップル・ダウ
ン・カウンタ３に取り込む上位カウンタ・データＢ１〜
Ｂｍを判断してリップル・ダウン・カウンタ３に取り込
み、リップル・ダウン・カウンタ３の下位カウンタ・デ
ータＡ０〜Ａ２n −１をセレクタ２で選択し、シフトレ
ジスタ１に下位カウンタ・データＡ０〜Ａ２n −１を取
り込み、シフトレジスタ１の出力が入力に戻され、シフ
トレジスタ１のデータが１周すると、シフトレジスタ１
からリップル・ダウン・カウンタ３に桁下げ信号を出力
して、リップル・ダウン・カウンタ３をダウン・カウン
トさせ、リップル・ダウン・カウンタ３の出力とシフト
レジスタ１の出力とからカウント終了判断回路５Ａでリ
ップル・ダウン・カウンタ３とシフトレジスタ１のカウ
ント終了を判断し、ＮＯＲゲート６のカウント終了信号
６ａをフリップ・フロップ７でラッチし、フリップ・フ
ロップ７からリップル・ダウン・カウンタ３とシフトレ
ジスタ１とに次のデータをロードするためのカウンタ・
ロード信号７ａを発生するとともに、フリップ・フロッ
プ７の出力信号をフリップ・フロップ８に入力して、フ
リップ・フロップ８から第１の出力クロック・パルス８
ａを発生する。
ば、フリップ・フロップ７から出力されるカウンタ・ロ
ード信号７ａにより、ＮＯＲゲート４がリップル・ダウ
ン・カウンタ３に取り込む上位カウンタ・データＢ１〜
Ｂｍを判断してリップル・ダウン・カウンタ３に取り込
み、リップル・ダウン・カウンタ３の下位カウンタ・デ
ータＡ０〜Ａ２n −１をセレクタ２で選択し、シフトレ
ジスタ１に下位カウンタ・データＡ０〜Ａ２n −１を取
り込み、シフトレジスタ１の出力が入力に戻され、シフ
トレジスタ１のデータが１周すると、シフトレジスタ１
からリップル・ダウン・カウンタ３に桁下げ信号を出力
して、リップル・ダウン・カウンタ３をダウン・カウン
トさせ、リップル・ダウン・カウンタ３の出力とシフト
レジスタ１の出力とからカウント終了判断回路５Ａでリ
ップル・ダウン・カウンタ３とシフトレジスタ１のカウ
ント終了を判断し、ＮＯＲゲート６のカウント終了信号
６ａをフリップ・フロップ７でラッチし、フリップ・フ
ロップ７からリップル・ダウン・カウンタ３とシフトレ
ジスタ１とに次のデータをロードするためのカウンタ・
ロード信号７ａを発生するとともに、フリップ・フロッ
プ７の出力信号をフリップ・フロップ８に入力して、フ
リップ・フロップ８から第１の出力クロック・パルス８
ａを発生する。
【００２０】また、この発明の別の発明のレート発生回
路によれば、フリップ・フロップ７から出力されるカウ
ンタ・ロード信号７ａにより、ＮＯＲゲート４がリップ
ル・ダウン・カウンタ３に取り込む上位カウンタ・デー
タＢ１〜Ｂｍを判断してリップル・ダウン・カウンタ３
に取り込み、リップル・ダウン・カウンタ３の下位カウ
ンタ・データＡ０〜Ａ２n −１をセレクタ２で選択し、
シフトレジスタ１に下位カウント・データＡ０〜Ａ２n
−１を取り込み、シフトレジスタ１の出力が入力に戻さ
れ、シフトレジスタ１のデータが１周すると、シフトレ
ジスタ１からリップル・ダウン・カウンタ３に桁下げ信
号を出力して、リップル・ダウン・カウンタ３をダウン
・カウントさせ、リップル・ダウン・カウンタ３の出力
とシフトレジスタ１の出力とからカウント終了判断回路
５Ａでリップル・ダウン・カウンタ３とシフトレジスタ
１のカウント終了を判断し、ＮＯＲゲート６のカウント
終了信号６ａをフリップ・フロップ７でラッチし、フリ
ップ・フロップ７からリップル・ダウン・カウンタ３と
シフトレジスタ１とに次のデータをロードするためのカ
ウンタ・ロード信号７ａを発生するとともに、フリップ
・フロップ７の出力信号をフリップ・フロップ８に入力
して、フリップ・フロップ８から第１の出力クロック・
パルス８ａを発生し、第１の出力クロック・パルス８ａ
と入力クロック・パルスａの反転信号とのＡＮＤをＡＮ
Ｄゲート１６でとって第２の出力クロック・パルスを得
る。
路によれば、フリップ・フロップ７から出力されるカウ
ンタ・ロード信号７ａにより、ＮＯＲゲート４がリップ
ル・ダウン・カウンタ３に取り込む上位カウンタ・デー
タＢ１〜Ｂｍを判断してリップル・ダウン・カウンタ３
に取り込み、リップル・ダウン・カウンタ３の下位カウ
ンタ・データＡ０〜Ａ２n −１をセレクタ２で選択し、
シフトレジスタ１に下位カウント・データＡ０〜Ａ２n
−１を取り込み、シフトレジスタ１の出力が入力に戻さ
れ、シフトレジスタ１のデータが１周すると、シフトレ
ジスタ１からリップル・ダウン・カウンタ３に桁下げ信
号を出力して、リップル・ダウン・カウンタ３をダウン
・カウントさせ、リップル・ダウン・カウンタ３の出力
とシフトレジスタ１の出力とからカウント終了判断回路
５Ａでリップル・ダウン・カウンタ３とシフトレジスタ
１のカウント終了を判断し、ＮＯＲゲート６のカウント
終了信号６ａをフリップ・フロップ７でラッチし、フリ
ップ・フロップ７からリップル・ダウン・カウンタ３と
シフトレジスタ１とに次のデータをロードするためのカ
ウンタ・ロード信号７ａを発生するとともに、フリップ
・フロップ７の出力信号をフリップ・フロップ８に入力
して、フリップ・フロップ８から第１の出力クロック・
パルス８ａを発生し、第１の出力クロック・パルス８ａ
と入力クロック・パルスａの反転信号とのＡＮＤをＡＮ
Ｄゲート１６でとって第２の出力クロック・パルスを得
る。
【００２１】次に、この発明のレート発生回路の第１の
実施の形態について図面に基づき説明する。図１はその
構成を示す回路図である。この図１において、構成の説
明に際し、図３と同一部分には、同一符号を付して重複
説明を避け、図３とは異なる部分を主体にして述べる。
実施の形態について図面に基づき説明する。図１はその
構成を示す回路図である。この図１において、構成の説
明に際し、図３と同一部分には、同一符号を付して重複
説明を避け、図３とは異なる部分を主体にして述べる。
【００２２】図１を図３と対比して明らかなように、図
１のＮＯＲゲート４、リップル・ダウン・カウンタ３、
ＯＲゲート５、ＦＦ７，ＦＦ８の部分は図３と同じであ
り、新たにシフトレジスタ１とセレクタ２と、ＮＯＲゲ
ート６とが付加されている。
１のＮＯＲゲート４、リップル・ダウン・カウンタ３、
ＯＲゲート５、ＦＦ７，ＦＦ８の部分は図３と同じであ
り、新たにシフトレジスタ１とセレクタ２と、ＮＯＲゲ
ート６とが付加されている。
【００２３】シフトレジスタ１は、２n 個のＦＦ２１〜
２４からなり、下位ビットをカウントするカウンタとし
て用いられている。このＦＦ２１〜２４の各クロック入
力端には、共通に入力クロック・パルスａが入力される
ようになっている。ＦＦ２１〜２４の各入力端Ｄには、
セレクタ２を構成する各セレクタ回路２ａ〜２ｄの出力
が入力されるようになっている。
２４からなり、下位ビットをカウントするカウンタとし
て用いられている。このＦＦ２１〜２４の各クロック入
力端には、共通に入力クロック・パルスａが入力される
ようになっている。ＦＦ２１〜２４の各入力端Ｄには、
セレクタ２を構成する各セレクタ回路２ａ〜２ｄの出力
が入力されるようになっている。
【００２４】また、ＦＦ２１〜２３の各出力端Ｑの出力
信号は、それぞれセレクタ回路２ｂ〜２ｄに出力するよ
うになっており、ＦＦ２４の出力端Ｑの出力信号はセレ
クタ回路２ａに入力するようになっている。ＦＦ２４の
出力端Ｑバーの出力信号は２入力のＮＯＲゲート６の一
方の入力端に入力するようになっている。
信号は、それぞれセレクタ回路２ｂ〜２ｄに出力するよ
うになっており、ＦＦ２４の出力端Ｑの出力信号はセレ
クタ回路２ａに入力するようになっている。ＦＦ２４の
出力端Ｑバーの出力信号は２入力のＮＯＲゲート６の一
方の入力端に入力するようになっている。
【００２５】さらに、リップル・ダウン・カウンタ３に
おけるＦＦ１２のクロック入力端に図３の従来例のよう
に、入力クロック・パルスａが入力されるのに代えて、
この第１の実施の形態では、ＦＦ２２の出力端Ｑの出力
信号がこのＦＦ１２のクロック入力端に桁下げ信号とし
て入力されるようになっている。
おけるＦＦ１２のクロック入力端に図３の従来例のよう
に、入力クロック・パルスａが入力されるのに代えて、
この第１の実施の形態では、ＦＦ２２の出力端Ｑの出力
信号がこのＦＦ１２のクロック入力端に桁下げ信号とし
て入力されるようになっている。
【００２６】上記セレクタ２は、シフトレジスタ１の下
位カウンタ・データＡ０〜Ａ２n −１を選択するもので
あり、この下位カウンタ・データＡ０〜Ａ２n −１の取
り込みに際し、各セレクタ回路２ａ〜２ｄには、ＦＦ７
の出力端Ｑバーからのカウンタ・ロード信号７ａが入力
されるようになっており、このカウンタ・ロード信号７
ａが入力されることにより、各セレクタ回路２ａ〜２ｄ
が下位カウンタ・データＡ０〜Ａ２n −１を選択して取
り込むようにしている。
位カウンタ・データＡ０〜Ａ２n −１を選択するもので
あり、この下位カウンタ・データＡ０〜Ａ２n −１の取
り込みに際し、各セレクタ回路２ａ〜２ｄには、ＦＦ７
の出力端Ｑバーからのカウンタ・ロード信号７ａが入力
されるようになっており、このカウンタ・ロード信号７
ａが入力されることにより、各セレクタ回路２ａ〜２ｄ
が下位カウンタ・データＡ０〜Ａ２n −１を選択して取
り込むようにしている。
【００２７】なお、このカウンタ・ロード信号７ａは図
３の場合と同様にして、ＮＯＲゲート４のＮＯＲゲート
回路４ａ〜４ｈにも入力されるようになっている。
３の場合と同様にして、ＮＯＲゲート４のＮＯＲゲート
回路４ａ〜４ｈにも入力されるようになっている。
【００２８】また、上記リップル・ダウン・カウンタ３
の各ＦＦ１２〜１５の出力端Ｑの出力信号をＯＲゲート
５に入力するようになっている。ＯＲゲート５の出力は
ＮＯＲゲート６の他方の入力端に入力するようにしてい
る。
の各ＦＦ１２〜１５の出力端Ｑの出力信号をＯＲゲート
５に入力するようになっている。ＯＲゲート５の出力は
ＮＯＲゲート６の他方の入力端に入力するようにしてい
る。
【００２９】これらのＯＲゲート５とＮＯＲゲート６と
により、リップル・ダウン・カウンタ３とシフトレジス
タ１とのカウント終了を判断するカウント終了判断回路
５Ａを構成している。
により、リップル・ダウン・カウンタ３とシフトレジス
タ１とのカウント終了を判断するカウント終了判断回路
５Ａを構成している。
【００３０】ＮＯＲゲート６から出力されるカウント終
了信号６ａはＦＦ７の入力端Ｄに入力されるようになっ
ており、このＦＦ７，ＦＦ８に関する接続関係は図３の
場合と同様であるので、その接続関係の説明を省略す
る。
了信号６ａはＦＦ７の入力端Ｄに入力されるようになっ
ており、このＦＦ７，ＦＦ８に関する接続関係は図３の
場合と同様であるので、その接続関係の説明を省略す
る。
【００３１】次に、以上のように構成された図１の実施
の形態の動作について説明する。シフトレジスタ１の各
ＦＦ２１〜２４の各クロック入力端とＦＦ７，ＦＦ８の
各クロック入力端には入力クロック・パルスａが入力さ
れる。
の形態の動作について説明する。シフトレジスタ１の各
ＦＦ２１〜２４の各クロック入力端とＦＦ７，ＦＦ８の
各クロック入力端には入力クロック・パルスａが入力さ
れる。
【００３２】ＦＦ７のクロック入力端にこの入力クロッ
ク・パルスａが入力されることにより、このＦＦ７の出
力端Ｑバーからカウンタ・ロード信号７ａがＮＯＲゲー
ト４の各ＮＯＲゲート回路４ａ〜４ｈの各一方の入力端
に入力されるとともに、セレクタ２の各セレクタ回路２
ａ〜２ｄに入力される。
ク・パルスａが入力されることにより、このＦＦ７の出
力端Ｑバーからカウンタ・ロード信号７ａがＮＯＲゲー
ト４の各ＮＯＲゲート回路４ａ〜４ｈの各一方の入力端
に入力されるとともに、セレクタ２の各セレクタ回路２
ａ〜２ｄに入力される。
【００３３】ＮＯＲゲート４の各ＮＯＲゲート回路４ａ
〜４ｈにカウンタ・ロード信号７ａが入力されることに
より、ＮＯＲゲート回路４ｅ〜４ｈはこのカウンタ・ロ
ード信号７ａと上位カウンタ・データＢ１〜Ｂｍのうち
の入力される上位カウンタ・データとのＮＯＲ論理をと
って、ＦＦ１２〜１５のうちのＮＯＲ論理をとったＮＯ
Ｒゲート回路に対応するＦＦをリセットする。
〜４ｈにカウンタ・ロード信号７ａが入力されることに
より、ＮＯＲゲート回路４ｅ〜４ｈはこのカウンタ・ロ
ード信号７ａと上位カウンタ・データＢ１〜Ｂｍのうち
の入力される上位カウンタ・データとのＮＯＲ論理をと
って、ＦＦ１２〜１５のうちのＮＯＲ論理をとったＮＯ
Ｒゲート回路に対応するＦＦをリセットする。
【００３４】また、ＮＯＲゲート４ａ〜４ｄはこのカウ
ンタ・ロード信号７ａと上位カウンタ・データの否定値
Ｂ１バー〜Ｂｍバーのうちの入力された否定値Ｂ１バー
〜ＢｍバーのいずれかとのＮＯＲ論理をとり、ＦＦ１２
〜１５のうちのそのＮＯＲ論理をとったＮＯＲゲートに
対応するＦＦをセットされる。
ンタ・ロード信号７ａと上位カウンタ・データの否定値
Ｂ１バー〜Ｂｍバーのうちの入力された否定値Ｂ１バー
〜ＢｍバーのいずれかとのＮＯＲ論理をとり、ＦＦ１２
〜１５のうちのそのＮＯＲ論理をとったＮＯＲゲートに
対応するＦＦをセットされる。
【００３５】また、セレクタ２の各セレクタ回路２ａ〜
２ｄに上記カウンタ・ロード信号７ａが入力されること
により、各セレクタ回路２ａ〜２ｄがカウンタ・データ
Ａ０〜Ａ２n −１を選択し、シフトレジスタ１の各ＦＦ
２１〜２４に取り込む。
２ｄに上記カウンタ・ロード信号７ａが入力されること
により、各セレクタ回路２ａ〜２ｄがカウンタ・データ
Ａ０〜Ａ２n −１を選択し、シフトレジスタ１の各ＦＦ
２１〜２４に取り込む。
【００３６】シフトレジスタ１の各ＦＦ２１〜２４の各
出力はセレクタ２のセレクタ回路２ｂ〜２ｄ，２ａに順
次戻され、繰り返しシフトし、シフトレジスタ１の各Ｆ
Ｆ２１〜２４の各出力が１周するごとに、シフトレジス
タ１のＦＦ２２の出力端Ｑから桁下げ信号１０ａをリッ
プル・ダウン・カウンタ３のＦＦ１２のクロック入力端
に入力する。
出力はセレクタ２のセレクタ回路２ｂ〜２ｄ，２ａに順
次戻され、繰り返しシフトし、シフトレジスタ１の各Ｆ
Ｆ２１〜２４の各出力が１周するごとに、シフトレジス
タ１のＦＦ２２の出力端Ｑから桁下げ信号１０ａをリッ
プル・ダウン・カウンタ３のＦＦ１２のクロック入力端
に入力する。
【００３７】これにより、リップル・ダウン・カウンタ
３がダウン・カウントする。リップル・ダウン・カウン
タ３の各ＦＦ１２〜１５の出力信号はＯＲゲート５を通
してＮＯＲゲート６の他方の入力端に入力される。ＮＯ
Ｒゲート６の一方の入力端には、シフトレジスタ１のＦ
Ｆ２４の出力端Ｑバーからの出力信号も入力され、ＮＯ
Ｒゲート６はこの両者の論理をとってカウント終了信号
６ａをＦＦ７の入力端Ｄに出力する。
３がダウン・カウントする。リップル・ダウン・カウン
タ３の各ＦＦ１２〜１５の出力信号はＯＲゲート５を通
してＮＯＲゲート６の他方の入力端に入力される。ＮＯ
Ｒゲート６の一方の入力端には、シフトレジスタ１のＦ
Ｆ２４の出力端Ｑバーからの出力信号も入力され、ＮＯ
Ｒゲート６はこの両者の論理をとってカウント終了信号
６ａをＦＦ７の入力端Ｄに出力する。
【００３８】すなわち、ＯＲゲート５とＮＯＲゲート６
とによるカウント終了判断回路５Ａにより、リップル・
ダウン・カウンタ３とシフトレジスタ１のカウント終了
判断を行い、リップル・ダウン・カウンタ３とシフトレ
ジスタ１のカウントが終了すると、前述のように、ＮＯ
Ｒゲート６からカウント終了信号６ａがＦＦ７に送出さ
れる。
とによるカウント終了判断回路５Ａにより、リップル・
ダウン・カウンタ３とシフトレジスタ１のカウント終了
判断を行い、リップル・ダウン・カウンタ３とシフトレ
ジスタ１のカウントが終了すると、前述のように、ＮＯ
Ｒゲート６からカウント終了信号６ａがＦＦ７に送出さ
れる。
【００３９】このリップル・ダウン・カウンタ３のカウ
ントに際して、２n −１までのカウント値は、下位カウ
ンタ・データＡ０〜Ａ２n −１のうち、カウントしたい
段数のＦＦ２１〜２４に入力されるデータを「１」とす
る。カウント値が、２n の倍数のとき、カウント値Ａを
「１」とする。例としてカウント値２n とするとき、下
位カウント・データＡ０と上位カウンタ・データＢ１を
「１」とする。カウント値が２n −１以上は、上位カウ
ンタ・データＢ１〜Ｂｍと下位カウント・データＡ１〜
Ａ２n −１とを合わせた値となる。
ントに際して、２n −１までのカウント値は、下位カウ
ンタ・データＡ０〜Ａ２n −１のうち、カウントしたい
段数のＦＦ２１〜２４に入力されるデータを「１」とす
る。カウント値が、２n の倍数のとき、カウント値Ａを
「１」とする。例としてカウント値２n とするとき、下
位カウント・データＡ０と上位カウンタ・データＢ１を
「１」とする。カウント値が２n −１以上は、上位カウ
ンタ・データＢ１〜Ｂｍと下位カウント・データＡ１〜
Ａ２n −１とを合わせた値となる。
【００４０】遅れ時間を考えると、リップル・ダウン・
カウンタに３に桁下げ信号１０ａが送られてから、２n
一１発の入力クロック・パルスａがシフトレジスタ１の
ＦＦ２１〜２４に入力されるまで、シフトレジスタ１の
出力１２ａは「１」にならず、カウント終了にはならな
い。その間にリップル・ダウン・カウンタ３の最上位ビ
ットが変化していればよいことになる。
カウンタに３に桁下げ信号１０ａが送られてから、２n
一１発の入力クロック・パルスａがシフトレジスタ１の
ＦＦ２１〜２４に入力されるまで、シフトレジスタ１の
出力１２ａは「１」にならず、カウント終了にはならな
い。その間にリップル・ダウン・カウンタ３の最上位ビ
ットが変化していればよいことになる。
【００４１】これにより、リップル・ダウン・カウンタ
３の最下位ビットから最上位ビットまでの遅れ時間が、
入力クロック・パルスａが、２n 一１発入力される間に
納まる周波数まで動作可能になる。
３の最下位ビットから最上位ビットまでの遅れ時間が、
入力クロック・パルスａが、２n 一１発入力される間に
納まる周波数まで動作可能になる。
【００４２】上記のようにして、カウント終了判断回路
５Ａでリップル・ダウン・カウンタ３とシフトレジスタ
１のカウント終了の判別により、ＮＯＲゲート６から出
力されるカウント終了信号６ａがＦＦ７に入力されてラ
ッチされることにより、ＦＦ７は、その出力端Ｑバーか
ら前述したカウンタ・ロード信号７ａを上述のように、
ＮＯＲゲート４の各ＮＯＲゲート回路４ａ〜４ｈの一方
の入力端と、セレクタ２のセレクタ回路２ａ〜２ｄに入
力され、リップル・ダウン・カウンタ３とシフトレジス
タ１とに次のデータをロードさせる。
５Ａでリップル・ダウン・カウンタ３とシフトレジスタ
１のカウント終了の判別により、ＮＯＲゲート６から出
力されるカウント終了信号６ａがＦＦ７に入力されてラ
ッチされることにより、ＦＦ７は、その出力端Ｑバーか
ら前述したカウンタ・ロード信号７ａを上述のように、
ＮＯＲゲート４の各ＮＯＲゲート回路４ａ〜４ｈの一方
の入力端と、セレクタ２のセレクタ回路２ａ〜２ｄに入
力され、リップル・ダウン・カウンタ３とシフトレジス
タ１とに次のデータをロードさせる。
【００４３】これと同時に、ＦＦ７の出力端Ｑからの出
力信号は、ＦＦ８の入力端Ｄに入力される。これによ
り、ＦＦ８の出力端から第１の出力クロック・パルス８
ａが出力される。
力信号は、ＦＦ８の入力端Ｄに入力される。これによ
り、ＦＦ８の出力端から第１の出力クロック・パルス８
ａが出力される。
【００４４】図２は、この発明の第２の実施の形態の構
成を示す回路図である。図２は、第１の実施の形態にお
けるＦＦ８の後段に、このＦＦ８から出力される第１の
出力クロック・パルス８ａと、入力クロック・パルスａ
の反転信号とのＡＮＤをとるＡＮＤゲート１６を入れ、
第２の出力クロック・パルス１６ａをＡＮＤゲート１６
から出力するようにしたものである。
成を示す回路図である。図２は、第１の実施の形態にお
けるＦＦ８の後段に、このＦＦ８から出力される第１の
出力クロック・パルス８ａと、入力クロック・パルスａ
の反転信号とのＡＮＤをとるＡＮＤゲート１６を入れ、
第２の出力クロック・パルス１６ａをＡＮＤゲート１６
から出力するようにしたものである。
【００４５】第１の実施の形態では、カウント値１を設
定するとＦＦ８は、「１」を出力し続け、パルスになら
ない。そこで、この第２の実施の形態では、第１の実施
の形態における第１の出力クロック・パルス８ａと入力
クロック・パルスａの反転信号とのＡＮＤ論理をとるこ
とにより、第２の出力クロック・パルスの幅を狭めるこ
とができ、入力クロック・パルスａと同一のタイミング
が出力できる。
定するとＦＦ８は、「１」を出力し続け、パルスになら
ない。そこで、この第２の実施の形態では、第１の実施
の形態における第１の出力クロック・パルス８ａと入力
クロック・パルスａの反転信号とのＡＮＤ論理をとるこ
とにより、第２の出力クロック・パルスの幅を狭めるこ
とができ、入力クロック・パルスａと同一のタイミング
が出力できる。
【００４７】
【発明の効果】この発明のレート発生回路によれば、上
位ビットをカウントするカウンタをリップル・ダウン・
カウンタで構成し、下位ビットをカウントするカウンタ
をシフトレジスタで構成し、シフトレジスタの入力デー
タをセレクタで選択するとともに、リップル・ダウン・
カウンタのカウント・データをＮＯＲゲートで選択し、
シフトレジスタとリップル・ダウン・カウンタのカウン
ト終了をカウント終了判断回路で判別し、その出力をＦ
Ｆでラッチしてシフトレジスタとリップル・ダウン・カ
ウンタに次のデータをロードさせ、かつ第１の出力パル
スを別のＦＦから出力させるようにしたので、高速なレ
ート発生が可能となり、リアル・タイムでタイミングを
変化させることができる。
位ビットをカウントするカウンタをリップル・ダウン・
カウンタで構成し、下位ビットをカウントするカウンタ
をシフトレジスタで構成し、シフトレジスタの入力デー
タをセレクタで選択するとともに、リップル・ダウン・
カウンタのカウント・データをＮＯＲゲートで選択し、
シフトレジスタとリップル・ダウン・カウンタのカウン
ト終了をカウント終了判断回路で判別し、その出力をＦ
Ｆでラッチしてシフトレジスタとリップル・ダウン・カ
ウンタに次のデータをロードさせ、かつ第１の出力パル
スを別のＦＦから出力させるようにしたので、高速なレ
ート発生が可能となり、リアル・タイムでタイミングを
変化させることができる。
【００４８】また、この発明の別の発明のレート発生回
路によれば、上記構成に加えて第１の出力クロック・パ
ルスと、入力クロック・パルスの反転信号とのＡＮＤを
とるＡＮＤゲートを付加するようにしたので、上記効果
に加えて動作周波数が速くなり、入力クロック・パルス
と同一のタイミングが出力できるという効果がある。
路によれば、上記構成に加えて第１の出力クロック・パ
ルスと、入力クロック・パルスの反転信号とのＡＮＤを
とるＡＮＤゲートを付加するようにしたので、上記効果
に加えて動作周波数が速くなり、入力クロック・パルス
と同一のタイミングが出力できるという効果がある。
【図１】この発明のレート発生回路の第１の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図２】この発明によるレート発生回路の第２の実施の
形態の構成を示す回路図である。
形態の構成を示す回路図である。
【図３】従来のレート発生回路の構成を示す回路図であ
る。
る。
１ シフトレジスタ ２ セレクタ ３ リップル・ダウン・カウンタ ４、６ ＮＯＲゲート ５ ＯＲゲート ５Ａ カウント終了判断回路 ６ａ カウント終了信号 ７・８・１２〜１５・２１〜２４ ＦＦ ７ａ カウンタ・ロード信号 ８ａ 第１の出力クロック・パルス １６ ＡＮＤゲート １６ａ 第２の出力クロック・パルス Ａ０〜Ａ２n −１ 下位カウンタ・データ ａ 入力クロック・パルス Ｂ１〜Ｂｍ 上位カウンタ・データ Ｂ１バー〜Ｂｍバー 上位カウンタ・データの否定値
Claims (3)
- 【請求項１】 ２n 個のフリップ・フロップ(21)〜(24)
からなり、下位ビットをカウントするカウンタとして用
いられるシフトレジスタ(1）と、 ｍ個のフリップ・フロップ(12)〜(15)からなり、上位ビ
ットをカウントするリップル・ダウン・カウンタ(3)
と、 前記シフトレジスタ(1）の下位カウンタ・データ(A0)〜
(A2 n −１) を選択するセレクタ(2) と、 リップル・ダウン・カウンタ(3) の上位カウンタ・デー
タ(B1)〜(Bm)を入力するＮＯＲゲート(4) と、 前記リップル・ダウン・カウンタ(3) と前記シフトレジ
スタ(1) のカウント終了を判断するカウント終了判断回
路(5A)と、 前記カウント終了判断回路(5A)から出力されるカウント
終了信号(6a)をラッチし、前記リップル・ダウン・カウ
ンタ(3) および前記シフトレジスタ(1) に次のデータを
ロードするためのカウンタロード信号(7a)を発生するフ
リップ・フロップ(7) と、 前記フリップ・フロップ(7) の出力を入力して前記入力
クロック・パルス(a)の入力により第１の出力クロック
・パルス(8a)を出力するフリップ・フロップ(8) とを備
えることを特徴とするレート発生回路。 - 【請求項２】 ２n 個のフリップ・フロップ(21)〜(24)
からなり、下位ビットをカウントするカウンタとして用
いられるシフトレジスタ(1) と、 ｍ個のフリップ・フロップ(12)〜(15)からなり、上位ビ
ットをカウントするリップル・ダウン・カウンタ(3)
と、 前記シフトレジスタ(1) の下位カウンタ・データ(A0)〜
(A2 n −１) を選択するセレクタ(2) と、 リップル・ダウン・カウンタ(3) の上位カウンタ・デー
タ(B1)〜(Bm)を入力するＮＯＲゲート(4) と、 前記リップル・ダウン・カウンタ(3) と前記シフトレジ
スタ(1) のカウント終了を判断するカウント終了判断回
路(5A)と、 前記カウント終了判断回路(5A)から出力されるカウント
終了信号(6a)をラッチし、前記リップル・ダウン・カウ
ンタ(3) および前記シフトレジスタ(1) に次のデータを
ロードするためのカウンタロード信号(7a)を発生するフ
リップ・フロップ(7) と、 前記フリップ・フロップ(7) の出力を入力して前記入力
クロック・パルス(a)の入力により第１の出力クロック
・パルス(8a)を出力するフリップ・フロップ(8) と、 前記第１の出力クロック・パルス(8a)と前記入力クロッ
ク・パルス(a) の反転信号とのＡＮＤをとって第２の出
力クロック・パルス(16a) を出力するＡＮＤゲート(16)
とを備えることを特徴とするレート発生回路。 - 【請求項３】 請求項１または２記載のレート発生回路
において、 前記カウント終了判断回路(5A)は、前記リップル・ダウ
ン・カウンタ(3) の出力のＯＲをとるＯＲゲート(5)
と、 前記ＯＲゲート(5) の出力と前記シフトレジスタ１の出
力とのＮＯＲをとるＮＯＲゲート(6) とからなることを
特徴とするレート発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186748A JPH1019996A (ja) | 1996-06-27 | 1996-06-27 | レート発生回路 |
| US08/880,451 US5835551A (en) | 1996-06-27 | 1997-06-24 | Variable rate output pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186748A JPH1019996A (ja) | 1996-06-27 | 1996-06-27 | レート発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1019996A true JPH1019996A (ja) | 1998-01-23 |
Family
ID=16193961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186748A Pending JPH1019996A (ja) | 1996-06-27 | 1996-06-27 | レート発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5835551A (ja) |
| JP (1) | JPH1019996A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057719A (en) * | 1998-06-05 | 2000-05-02 | International Business Machines Corporation | Programmable, self-resetting divider |
| US6009139A (en) * | 1998-06-19 | 1999-12-28 | International Business Machines Corporation | Asynchronously programmable frequency divider circuit with a symmetrical output |
| US7773023B2 (en) * | 2006-12-04 | 2010-08-10 | Panasonic Corporation | A-to-D converter |
| US8644447B2 (en) * | 2008-11-26 | 2014-02-04 | Stmicroelectronics International N.V. | System and a method for generating time bases in low power domain |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2009148C (en) * | 1990-02-01 | 1998-03-10 | Robert H. Bayne | Computer based system timer (cbst) |
-
1996
- 1996-06-27 JP JP8186748A patent/JPH1019996A/ja active Pending
-
1997
- 1997-06-24 US US08/880,451 patent/US5835551A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5835551A (en) | 1998-11-10 |
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