JPH0547128B2 - - Google Patents
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- Publication number
- JPH0547128B2 JPH0547128B2 JP61142333A JP14233386A JPH0547128B2 JP H0547128 B2 JPH0547128 B2 JP H0547128B2 JP 61142333 A JP61142333 A JP 61142333A JP 14233386 A JP14233386 A JP 14233386A JP H0547128 B2 JPH0547128 B2 JP H0547128B2
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- JP
- Japan
- Prior art keywords
- signal
- time
- circuit
- oscillation
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 230000010355 oscillation Effects 0.000 claims description 31
- 230000003111 delayed effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリング発振回路に関し、特に集積回路
自身の性能をテストするためのリング発振回路に
関する。
自身の性能をテストするためのリング発振回路に
関する。
一般に、集積回路の性能は、その集積回路を構
成する基本ゲートの速度によつて決まる。基本ゲ
ート１段の速度を直接測定するのは難かしいの
で、速度の測定手段としてリング発振器が広く用
いられている。周知のように、リング発振器は
NANDゲートを環状に奇数段接続したもので、
全てのゲート出力から同一周期の発振信号が得ら
れる。
成する基本ゲートの速度によつて決まる。基本ゲ
ート１段の速度を直接測定するのは難かしいの
で、速度の測定手段としてリング発振器が広く用
いられている。周知のように、リング発振器は
NANDゲートを環状に奇数段接続したもので、
全てのゲート出力から同一周期の発振信号が得ら
れる。
ｎ（ｎは３、５、７……）段のNANDゲートか
らなるリング発振器の場合、発振信号の周期Ｔと
ゲート１段あたりの速度tpdとの関係は(1)式のよ
うに与えられる。
らなるリング発振器の場合、発振信号の周期Ｔと
ゲート１段あたりの速度tpdとの関係は(1)式のよ
うに与えられる。
tpd＝Ｔ／2n……(1)
従つて、リング発振器の周期を測定することに
よつて、ゲート１段あたりの速度を算出できる。
よつて、ゲート１段あたりの速度を算出できる。
多量の集積回路素子（以下、LSIと称す）が使
用される論理装置等においては、要求性能を満足
させるために、同一性能のLSIが必要となる。そ
のため、LSIの速度選別が行われ、その手段とし
てLSIに内蔵させたリング発振器が使われるのが
普通である。
用される論理装置等においては、要求性能を満足
させるために、同一性能のLSIが必要となる。そ
のため、LSIの速度選別が行われ、その手段とし
てLSIに内蔵させたリング発振器が使われるのが
普通である。
速度選別はリング発振器の周波数あるいは周期
を前者はカウンタで、後者はオシロスコープ等で
測定し、測定値と選別規格との大小比較をするこ
とによつて行われる。
を前者はカウンタで、後者はオシロスコープ等で
測定し、測定値と選別規格との大小比較をするこ
とによつて行われる。
上述した従来のリング発振回路は、LSIに内蔵
したリング発振器で速度選別を行う時、発振周波
数あるいは発振周期の測定を行う設備と非常に多
くの測定工数を要するという問題点がある。
したリング発振器で速度選別を行う時、発振周波
数あるいは発振周期の測定を行う設備と非常に多
くの測定工数を要するという問題点がある。
本発明の目的は、特別な設備を要せず簡単に速
度選別ができるリング発振回路を提供することに
ある。
度選別ができるリング発振回路を提供することに
ある。
本発明のリング発振回路は、少くとも奇数個の
複数のNANDゲートを縦続接続して閉回路を形
成し該閉回路を形成するいずれか１個のNAND
ゲートから一定周期の発振信号を出力しかつ前記
閉回路を形成するいずれか１個のNANDゲート
に発振の停止及び開始を制御する選別信号を入力
する電子回路と、前記閉回路の１段分の遅延時間
に相当する時間前記選別信号を遅延した遅延信号
を出力する遅延回路と、前記遅延信号と前記選別
信号を入力したNANDゲートの出力パルス幅と
比較して該比較結果に応じた比較信号を出力する
比較回路とを含んで構成される。
複数のNANDゲートを縦続接続して閉回路を形
成し該閉回路を形成するいずれか１個のNAND
ゲートから一定周期の発振信号を出力しかつ前記
閉回路を形成するいずれか１個のNANDゲート
に発振の停止及び開始を制御する選別信号を入力
する電子回路と、前記閉回路の１段分の遅延時間
に相当する時間前記選別信号を遅延した遅延信号
を出力する遅延回路と、前記遅延信号と前記選別
信号を入力したNANDゲートの出力パルス幅と
比較して該比較結果に応じた比較信号を出力する
比較回路とを含んで構成される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例のブロツク図であ
る。
る。
第１図において、１は一定周期の発振信号を出
力する電子回路で奇数個（実施例はｎ＝５）の
NANDゲート１１〜１５で構成される。２は遅
延回路としてのNANDゲート、３は比較回路と
しての排他的論理和ゲートである。２２は電子回
路１の発振信号、２１は選別規格を与える選別信
号、２３は遅延信号、２４は比較信号である。
力する電子回路で奇数個（実施例はｎ＝５）の
NANDゲート１１〜１５で構成される。２は遅
延回路としてのNANDゲート、３は比較回路と
しての排他的論理和ゲートである。２２は電子回
路１の発振信号、２１は選別規格を与える選別信
号、２３は遅延信号、２４は比較信号である。
通常、発振信号２２の低レベル（以下、“０”
と称す）及び高レベル（以下、“１”と称す）の
デユーテイ比は１：１なので、発振周期の大小を
判断するためには一方のレベル、即ち、発振周期
の1/2に着目すればよい。本実施例では、発振信
号の“０”に着目することとし、その着目信号と
選別信号２１との比較によつて速度選別を行う。
と称す）及び高レベル（以下、“１”と称す）の
デユーテイ比は１：１なので、発振周期の大小を
判断するためには一方のレベル、即ち、発振周期
の1/2に着目すればよい。本実施例では、発振信
号の“０”に着目することとし、その着目信号と
選別信号２１との比較によつて速度選別を行う。
次に、第２図及び第３図は第１図に示す実施例
の動作を説明するためのタイム図である。
の動作を説明するためのタイム図である。
以下に、第１図の実施例の動作について第２図
及び第３図を参照して説明する。なお、以下の説
明では、選別信号２１の周期をＴとし、このうち
“１”の期間をT1、“０”の期間をT0とする。又、
使われているNANDゲートの１段あたりの速度、
即ち、遅延時間tpdは全て等しいものとする。
及び第３図を参照して説明する。なお、以下の説
明では、選別信号２１の周期をＴとし、このうち
“１”の期間をT1、“０”の期間をT0とする。又、
使われているNANDゲートの１段あたりの速度、
即ち、遅延時間tpdは全て等しいものとする。
先ず、第２図に示すように、電子回路１から出
力される発振信号２２の“０”の時間（＝5tpd）
が、選別信号２１の“１”の時間（＝8tpd）より
小さい場合の動作について説明する。
力される発振信号２２の“０”の時間（＝5tpd）
が、選別信号２１の“１”の時間（＝8tpd）より
小さい場合の動作について説明する。
電子回路１のNANDゲート１１の出力は、選
別信号２１と最終段のNANDゲート１５の出力
（発振信号２２）によつて決まるが、選別信号２
１が“０”の時には“１”固定となり２段目以降
のNANDゲート１２〜１５の出力も“０”ある
いは“１”に固定され発振停止状態となる。
別信号２１と最終段のNANDゲート１５の出力
（発振信号２２）によつて決まるが、選別信号２
１が“０”の時には“１”固定となり２段目以降
のNANDゲート１２〜１５の出力も“０”ある
いは“１”に固定され発振停止状態となる。
続いて、選別信号２１が時間t0に“０”から”
１”に変化すると、NANDゲート１１の出力も
時間t1に“１”から“０”に反転する。その結
果、２段目以降のNANDゲート１２〜１５の出
力も速度tpdの整数倍の時間経過後の時間t2〜t5
に“０”から“１”あるいは“１”から“０”に
それぞれ反転する。
１”に変化すると、NANDゲート１１の出力も
時間t1に“１”から“０”に反転する。その結
果、２段目以降のNANDゲート１２〜１５の出
力も速度tpdの整数倍の時間経過後の時間t2〜t5
に“０”から“１”あるいは“１”から“０”に
それぞれ反転する。
この時、NANDゲート１５の出力は選別信号
２１が“０”から“１”に変化してから5tpd後の
時間t5に“１”から“０”になり、選別信号２１
自身は5tpd経過後も“１”を保持していることか
ら、NANDゲート１１の出力は時間t6に“０”
から“１”に変化する。上記と同様に、NAND
ゲート１１の出力レベルの時間t6における変化は
第２段目以降のNANDゲート１２〜１５に伝播
し、時間t7〜t10にそれぞれのNANDゲート１２
〜１５の出力レベルが反転する。
２１が“０”から“１”に変化してから5tpd後の
時間t5に“１”から“０”になり、選別信号２１
自身は5tpd経過後も“１”を保持していることか
ら、NANDゲート１１の出力は時間t6に“０”
から“１”に変化する。上記と同様に、NAND
ゲート１１の出力レベルの時間t6における変化は
第２段目以降のNANDゲート１２〜１５に伝播
し、時間t7〜t10にそれぞれのNANDゲート１２
〜１５の出力レベルが反転する。
しかし、NANDゲート１５の出力が時間t10に
“０”から“１”に変化しても、この時点におけ
る選別信号２１のレベルが“０”なので、
NANDゲート１１の出力は“１”を保持したま
まである。
“０”から“１”に変化しても、この時点におけ
る選別信号２１のレベルが“０”なので、
NANDゲート１１の出力は“１”を保持したま
まである。
一方、NANDゲート２の出力は選別信号２１
をゲート１段分だけ遅延させた遅延信号２３なの
で、選別信号２１時間t0あるいは時間t8で変化す
ると、tpd経過後の時間t1あるいは時間t9に
NANDゲート２の出力も変化する。
をゲート１段分だけ遅延させた遅延信号２３なの
で、選別信号２１時間t0あるいは時間t8で変化す
ると、tpd経過後の時間t1あるいは時間t9に
NANDゲート２の出力も変化する。
排他的論理和ゲート３はNANDゲート２と
NANDゲート１１の出力との排他的論理和をと
り、両者のレベルが一致しない時にその出力の比
較信号２４が“１”となる。
NANDゲート１１の出力との排他的論理和をと
り、両者のレベルが一致しない時にその出力の比
較信号２４が“１”となる。
第２図に示す場合は、時間t6からt9の期間中、
NANDゲート２とNANDゲート１１の出力レベ
ルが一致しないので、時間t6からt9の期間を排他
的論理和ゲート３の遅延時間分だけ遅らせた時間
t7からt10の期間比較信号２４が“１”となる。時
間t10を経過すると各NANDゲートの出力レベル
は変化せず、この状態は選別信号２１が次に
“０”から“１”に変化するまで続く。
NANDゲート２とNANDゲート１１の出力レベ
ルが一致しないので、時間t6からt9の期間を排他
的論理和ゲート３の遅延時間分だけ遅らせた時間
t7からt10の期間比較信号２４が“１”となる。時
間t10を経過すると各NANDゲートの出力レベル
は変化せず、この状態は選別信号２１が次に
“０”から“１”に変化するまで続く。
次に、第３図に示すように、電子回路１から出
力される発振信号２２の“０”の時間と選別信号
２１の“１”の時間が等しい（＝5tpd）場合につ
いて説明する。
力される発振信号２２の“０”の時間と選別信号
２１の“１”の時間が等しい（＝5tpd）場合につ
いて説明する。
第３図と第２図との違いは、時間t6における
NANDゲート１１の出力反転（“０”から“１”）
時期にある。第２図においては、NANDゲート
２の出力の遅延信号２３が“０”から“１”に反
転する時間t9以前の時間t6にNANDゲート１１の
出力が反転しているが、第３図では、同じ時間t6
に反転している。
NANDゲート１１の出力反転（“０”から“１”）
時期にある。第２図においては、NANDゲート
２の出力の遅延信号２３が“０”から“１”に反
転する時間t9以前の時間t6にNANDゲート１１の
出力が反転しているが、第３図では、同じ時間t6
に反転している。
これは、NANDゲート１１に入力される選別
信号２１とNANDゲート１５の出力との時間関
係の差によるものである。即ち、第２図では時間
t5におけるNANDゲート１５の出力の反転が選
別信号２１の反転時期の時間t8より早いが、第３
図では両信号の反転が同一時間になつている。時
間t6におけるNANDゲート１１の出力反転は、
２段目以降のNANDゲート１２〜１５に伝播す
るが、この間の動作（時間t7〜t10）は上述した第
２図と同様である。
信号２１とNANDゲート１５の出力との時間関
係の差によるものである。即ち、第２図では時間
t5におけるNANDゲート１５の出力の反転が選
別信号２１の反転時期の時間t8より早いが、第３
図では両信号の反転が同一時間になつている。時
間t6におけるNANDゲート１１の出力反転は、
２段目以降のNANDゲート１２〜１５に伝播す
るが、この間の動作（時間t7〜t10）は上述した第
２図と同様である。
第３図からわかるように排他的論理和ゲート３
の入力となるNANDゲート２とNANDゲート１
１の出力は全く同じになるので、比較信号２４は
“０”のままである。
の入力となるNANDゲート２とNANDゲート１
１の出力は全く同じになるので、比較信号２４は
“０”のままである。
なお、電子回路１から出力される発振信号２２
のレベル“０”の時間を選別信号２１のレベル
“１”の時間より長くした場合は、比較信号２４
は第３図に示すものと同様に“０”のままであ
る。
のレベル“０”の時間を選別信号２１のレベル
“１”の時間より長くした場合は、比較信号２４
は第３図に示すものと同様に“０”のままであ
る。
これは、第３図に示す時間t6におけるNAND
ゲート１１の出力反転が第３図に示す時間t5以前
における選別信号２１の反転によつて行われるた
めで、詳細動作は第３図と同様なので説明を省略
する。
ゲート１１の出力反転が第３図に示す時間t5以前
における選別信号２１の反転によつて行われるた
めで、詳細動作は第３図と同様なので説明を省略
する。
以上の説明から明らかなように、選別信号２１
のレベル“１”の時間T1として、速度規格とな
る電子回路の発振信号２２の半周期に相当する時
間を設定することにより、電子回路１が速度規格
と等しい周期及び規格より遅い周期で発振してい
る時にはレベル“０”の比較信号２４が出力さ
れ、規格より速い周期で発振している時には、レ
ベル“１”の比較信号２４が出力される。従つて
比較信号２４の出力レベルにより速度選別が可能
となる。
のレベル“１”の時間T1として、速度規格とな
る電子回路の発振信号２２の半周期に相当する時
間を設定することにより、電子回路１が速度規格
と等しい周期及び規格より遅い周期で発振してい
る時にはレベル“０”の比較信号２４が出力さ
れ、規格より速い周期で発振している時には、レ
ベル“１”の比較信号２４が出力される。従つて
比較信号２４の出力レベルにより速度選別が可能
となる。
以上説明したように本発明のリング発振回路
は、遅延回路と比較回路とを追加し、、外部から
所定周期の選別信号を入力して発振の停止及び起
動を制御することにより、集積回路の速度選別を
行う場合に何ら特別な設備を必要とせず簡単に行
うことができるので、作業効率を向上できるとい
う効果がある。
は、遅延回路と比較回路とを追加し、、外部から
所定周期の選別信号を入力して発振の停止及び起
動を制御することにより、集積回路の速度選別を
行う場合に何ら特別な設備を必要とせず簡単に行
うことができるので、作業効率を向上できるとい
う効果がある。
第１図は本発明の一実施例のブロツク図、第２
図及び第３図は第１図に示す実施例の動作を説明
するためのタイム図である。 １……電子回路、２……NANDゲート、３…
…排他的論理和ゲート、１１〜１５……NAND
ゲート、２１……選別信号、２２……発振信号、
２３……遅延信号、２４……比較信号。
図及び第３図は第１図に示す実施例の動作を説明
するためのタイム図である。 １……電子回路、２……NANDゲート、３…
…排他的論理和ゲート、１１〜１５……NAND
ゲート、２１……選別信号、２２……発振信号、
２３……遅延信号、２４……比較信号。
Claims (1)
- １ 少くとも奇数個の複数のNANDゲートを縦
続接続して閉回路を形成し該閉回路を形成するい
ずれか１個のNANDゲートから一定周期の発振
信号を出力しかつ前記閉回路を形成するいずれか
１個のNANDゲートに発振の停止及び開始を制
御する選別信号を入力する電子回路と、前記閉回
路の１段分の遅延時間に相当する時間前記選別信
号を遅延した遅延信号を出力する遅延回路と、前
記遅延信号と前記選別信号を入力したNANDゲ
ートの出力とのパルス幅を比較して該比較結果に
応じた比較信号を出力する比較回路とを含むこと
を特徴とするリング発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142333A JPS62298215A (ja) | 1986-06-17 | 1986-06-17 | リング発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142333A JPS62298215A (ja) | 1986-06-17 | 1986-06-17 | リング発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298215A JPS62298215A (ja) | 1987-12-25 |
| JPH0547128B2 true JPH0547128B2 (ja) | 1993-07-15 |
Family
ID=15312913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142333A Granted JPS62298215A (ja) | 1986-06-17 | 1986-06-17 | リング発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298215A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2861009B2 (ja) * | 1988-12-22 | 1999-02-24 | 日本電気株式会社 | 発振回路 |
| JP5478304B2 (ja) * | 2010-03-15 | 2014-04-23 | オリンパス株式会社 | Ａ／ｄ変換回路 |
-
1986
- 1986-06-17 JP JP61142333A patent/JPS62298215A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298215A (ja) | 1987-12-25 |
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