JP2533946B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路に関する。

従来の技術 第３図は、実使用状態からテスト動作の可能な状態に
切替え設定するテストモード設定機能を持った従来の集
積回路の一例を示す回路図である。この集積回路には、
論理回路として15段のフリップフロップからなるバイナ
リカウンタＣが含まれており、別に上記バイナリカウン
タＣの初段に与えるクロック信号を入力するためのクロ
ック入力端子CK1や、バイナリカウンタＣの各段に与え
るリセット信号を入力するためのリセット入力端子R1も
設けられている。

さらに、上記バイナリカウンタＣは、下位７段分のブ
ロックC1と上位８段分のブロックC2とに２分され、下位
ブロックC1と上位ブロックC2との間にテストモード設定
回路Ａが介挿されている。すなわち、上記テストモード
設定回路Ａは、２つのANDゲートG1,G2とORゲートG3とイ
ンバータＢとによって構成され、クロック入力端子CK1
から入力されるクロック信号がANDゲートG1の１入力と
され、そのANDゲートG1の他の１入力として別途に設け
られたテスト用入力端子Ｔからの入力信号が与えられ
る。また、バイナリカウンタＣの７段目の出力、つまり
下位ブロックC1の終段の出力がもう一方のANDゲートG2
の１入力とされ、そのANDゲートG2の他の１入力として
テスト用入力端子Ｔからの入力信号をインバータＢで反
転した信号が与えられる。２つのANDゲートG1,G2の出力
はORゲートG3の２入力として与えられ、そのORゲートG3
の出力がバイナリカウンタＣの８段目の入力つまり上位
ブロックC2の初段への入力として与えられる。

なお、下位ブロックC1の終段の出力を集積回路の外部
に取出すための出力端子F₂₅₆と、上位ブロックC2の終段
の出力を集積回路の外部に取出すための出力端子F₁と
は、個別に設けられている。

上記集積回路は、実使用時、つまり実際の使用に供さ
れているときには、テスト用入力端子Ｔから信号の入力
は行われない。すなわちテスト用入力端子Ｔの電位は、
ローレベルに保たれている。したがって、ANDゲートG1
の１入力はローレベルであり、クロック入力端子CK1か
ら入力されるクロック信号がANDゲートG1およびORゲー
トG3を通じて上位ブロックC2の初段に入力されることは
ない。一方、このときANDゲートG2の１入力は、ハイレ
ベルに保たれるため、このANDゲートG2およびORゲートG
3を通じて下位ブロックC1の終段の出力は上位ブロックC
2の初段に入力されることになる。すなわち、実使用状
態では下位ブロックC1と上位ブロックC2とが縦続接続さ
れて、本来の15段のバイナリカウンタＣとなり、クロッ
ク入力端子CK1から入力されるクロック信号とリセット
入力端子R1から入力されるリセット信号とに基づき、バ
イナリカウンタＣのカウント動作が行われる。

一方、バイナリカウンタＣのテストを行う場合には、
テスト用入力端子Ｔにテストモード設定信号としてハイ
レベルの信号が入力される。その結果、ANDゲートG2の
１入力がローレベルに保たれるため、このときANDゲー
トG2およびORゲートG3を通じて下位ブロックC1の終段の
出力が上位ブロックC2の初段に入力されることはない。
すなわち、下位ブロックC1と上位ブロックC2は分離され
る。これに対して、もう一方のANDゲートG1の１入力は
このときハイレベルに保たれるため、クロック入力端子
CK1に入力されるクロック信号がANDゲートG1およびORゲ
ートG3を通じて上位ブロックC2の初段に入力されること
になる。すなわち、下位ブロックC1と上位ブロックC2と
は、このときそれぞれ独立にクロック信号の入力に基づ
きカウント動作を行うことになり、下位ブロックC1の終
段の出力は出力端子F₂₅₆から、また上位ブロックC2の終
段の出力は出力端子F₁からそれぞれ取出される。このよ
うにして、バイナリカウンタＣのテスト動作の効率が向
上される。

発明が解決しようとする課題 集積回路は、その回路規模が大きくなるにつれてテス
トの種類も増加するが、上述した従来の集積回路ではテ
スト動作時にテストモード設定信号を入力するテスト用
入力端子Ｔを必要とするため、テストの種類が増加する
につれてテスト用入力端子Ｔの数も増やさなければなら
ない。ところが、外形寸法上の理由で端子数の増加には
限界があり、この点から集積回路の回路規模の拡大が制
約されてしまうという問題点があった。

したがって、本発明の目的は、テスト動作を行うのに
テスト用入力端子を用いる必要がなく、回路規模の拡大
を図ることのできる集積回路を提供することである。

課題を解決するための手段 本発明は、クロック入力端子と、 リセット入力端子と、 複数のブロックを有し、初段のブロックにクロック入
力端子からのクロック信号が入力され、リセット入力端
子からのリセット信号によって全てのブロックがリセッ
トされる論理回路と、 各ブロック間に介在されるテストモード設定回路であ
って、１つのブロックの出力を次段のブロックに与える
実使用モードと、 初段以外の各ブロックにクロック入力端子からのクロ
ック信号を与えるテストモードとに切替えて設定するテ
ストモード設定回路と、 ２つの安定状態に設定され、一方の安定状態でテスト
モード設定回路を実使用モードに設定し、他方の安定状
態でテストモード設定回路をテストモードに設定するフ
リップフロップと、 クロック入力端子とリセット入力端子とからの信号に
応答し、これらの入力端子に与えられる信号の組合せ
が、論理回路の実使用時とは異なる第１の組合せである
とき、フリップフロップを一方の安定状態にし、論理回
路の実使用時とは異なりかつ第１の組合せとも異なる第
２の組合せであるとき、フリップフロップを他方の安定
状態にする回路とを含むことを特徴とする集積回路であ
る。

作 用 本発明に従えば、集積回路に設けられているクロック
入力端子CK2とリセット入力端子R2とに、論理回路１の
実使用時とは異なる第１の組合せを有する信号が与えら
れたとき、フリップフロップ10を一方の安定状態にし、
これによってテストモード設定回路は実使用モードとな
って、論理回路１を構成する複数の各ブロック1a,1bに
おける１つのブロック1aのブロックを次段のブロック1b
に与え、これによって論理回路１の実使用の状態とな
る。

論理回路１の各ブロック1a,1bのテストを行うにあた
っては、クロック入力端子CK2とリセット入力端子R2と
に、論理回路１の実使用時とは異なりかつ第１の組合せ
とも異なる第２の組合せで信号を与えることによって、
フリップフロップ10は、他方の安定状態となり、これに
よってテストモード設定回路２はテストモードとなる。
したがってクロック入力端子CK2からの信号は初段のブ
ロック1aに与えられ、また同様に初段以外の各ブロック
1bにクロック入力端子CK2からのクロック信号がモード
設定回路２を介して与えられる。

したがって本発明に従えば、前述の先行技術に関連し
て述べたテスト用入力端子が不要となり、したがって集
積回路の回路規模拡大が制約されることはない。

実施例 第１図は、本発明の一実施例である集積回路の構成を
示す回路図である。この集積回路には、論理回路として
15段のフリップフロップからなるバイナリカウンタ１が
含まれており、別に上記バイナリカウンタ１の初段に与
えるクロック信号を入力するためのクロック入力端子CK
2や、バイナリカウンタ１の各段に与えるリセット信号
を入力するためのリセット入力端子R2も設けられてい
る。

さらに、上記バイナリカウンタ１は、下位６段分のブ
ロック1aと、上位９段分のブロック1bとに２分され、下
位ブロック1aと上位ブロック1bとの間にテストモード設
定回路２が介挿されている。すなわち、上記テストモー
ド設定回路２は、２つのANDゲート3,4とORゲート５とイ
ンバータ６とで構成され、クロック入力端子CK2から入
力されるクロック信号がANDゲート３の１入力とされ、
そのANDゲート３の他の１入力として別に設けられた信
号発生回路７からのテストモード設定信号ｔが与えられ
る。また、バイナリカウンタ１の６段目の出力、つまり
下位ブロック1aの終段の出力がもう一方のANDゲート４
の１入力とされ、そのANDゲート４の他の１入力として
信号発生回路７からのテストモード設定信号ｔをインバ
ータ６で反転した信号が与えられる。２つのANDゲート
3,4の出力はORゲート５の２入力として与えられ、そのO
Rゲート５の出力がバイナリカウンタ１の７段目の入
力、つまり上位ブロック1bの初段への入力として与えら
れる。

上記信号発生回路７は、トランスファゲート８、３段
のフリップフロップからなるバイナリカウンタ９、２つ
のNORゲート10a,10bからなるRSフリップフロップ10、お
よびANDゲート11などによって構成されており、リセッ
ト入力端子R2から入力ｉされるリセット信号がトランス
ファゲート８の入力として与えられるとともに、クロッ
ク入力端子CK2から入力されるクロック信号がトランス
ファゲート８のゲート信号ｇとして与えられる。トラン
スファゲート８の出力端子は、バイナリカウンタ９の初
段の入力端子に接続されるとともに、プルアップ抵抗12
を介して定電圧源Vccに接続されている。バイナリカウ
ンタ９の出力は、RSフリップフロップ10のセット入力Ｓ
として与えられる。また、クロック入力端子CK2から入
力されるクロック信号をインバータ13で反転した信号
が、バイナリカウンタ９の各段にリセット信号として与
えられる。さらに、リセット入力端子R2から入力される
リセット信号は、ANDゲート11の１入力として与えられ
る一方、クロック入力端子CK2から入力されるクロック
信号をインバータ14で反転した信号がANDゲート11の他
の１入力として与えられ、ANDゲート11の出力はRSフリ
ップフロップ10のリセット入力ｒとして与えられる。

なお、バイナリカウンタ１のうち下位ブロック1aの終
段の出力を集積回路の外部に取出すための出力端子f1
と、上位ブロック1bの終段の出力を集積回路の外部に取
出すための出力端子f2とは、個別に設けられている。

次に、上記集積回路の動作を、実使用状態の場合とテ
スト動作時の場合とに分けて説明する。

実使用時 この場合、リセット入力端子R2に入力するリセット信
号はローレベルとされ、クロック入力端子CK2には一定
周期Ｗのクロック信号が入力される。トランスファゲー
ト８は、クロック信号をゲート信号ｇとして受けるの
で、周期Ｗでクロック信号がハイレベルとなる毎に入力
信号（ローレベル）が出力側に伝達され、トランスファ
ゲート８の出力ｏはローレベルとなる。また、クロック
信号がローレベルとなって入力信号が出力側に伝達され
ないとき、トランスファゲート８の出力ｏはプルアップ
抵抗12を介して供給される定電圧源Vccのため、ハイレ
ベルとなる。すなわち、バイナリカウンタ９の初段に
は、クロック信号を反転した信号が入力される。

一方、バイナリカウンタ９の各段には、クロック信号
をインバータ13で反転した信号がリセット信号として与
えられるため、バイナリカウンタ９は終段までカウント
アップせず、その出力つまりRSフリップフロップ10のセ
ット入力ｓはローレベルに保たれる。また、リセット入
力端子R2から入力されるリセット信号はローレベルであ
るから、このときのANDゲート11の出力つまりRSフリッ
プフロップのリセット入力ｒはローレベルに保たれる。
したがって、このときRSフリップフロップ10の出力、つ
まりテストモード設定信号ｔはローレベルに保たれてい
る。その結果、テストモード設定回路２におけるANDゲ
ート３の１入力はローレベルとなり、クロック入力端子
CK2から入力されるクロック信号がANDゲート３およびOR
ゲート５を通じて上位ブロック1bの初段に入力されるこ
とはない。これに対して、もう一方のANDゲート４に
は、RSフリップフロップの出力（ローレベル）をインバ
ータ６で反転したハイレベルの信号が１入力として与え
られているため、このANDゲート４およびORゲート５を
通じて下位ブロック1aの終段の出力が上位ブロック1bの
初段に入力されることになる。すなわち実使用状態で
は、下位ブロック1aと上位ブロック1bとが、縦続接続さ
れて、本来の15段のバイナリカウンタ１が構成されるこ
とになり、クロック入力端子CK2から入力されるクロッ
ク信号とリセット入力端子R1から入力されるリセット信
号とに基づき、バイナリカウンタ１のカウント動作が行
われる。

テスト動作時 この場合、先ずクロック入力端子CK2への入力信号を
ハイレベルに保った状態で、リセット入力端子に４クロ
ック分の信号が入力される。クロック入力端子CK2への
入力信号がハイレベルのとき、トランスファゲート８は
開くので、この間にリセット入力端子R2から入力される
４クロック分の信号がトランスファゲート８を通じてバ
イナリカウンタ９の初段に入力される。クロック入力端
子CK2への入力信号をインバータ13で反転した信号が上
記バイナリカウンタ９の各段のリセット信号であり、こ
の間そのリセット信号はローレベルに保たれているの
で、バイナリカウンタ９では上記４クロック分の信号が
カウントされる。その結果、バイナリカウンタ９の終段
の出力つまりRSフリップフロップのセット入力ｓはハイ
レベルとなる。一方、クロック入力端子CK2への入力信
号がハイレベルに保たれている間、その入力信号をイン
バータ14で反転したローレベルの信号がANDゲート11の
１入力として与えられるため、このANDゲート11の出力
つまりRSフリップフロップ10のリセット入力ｒはローレ
ベルに保たれている。そこで、以上の動作によってRSフ
リップフロップ10の出力、つまりテストモード設定信号
ｔは、それまでのローレベルからハイレベルに切替わ
り、以後その状態が保たれる。

このとき、テストモード設定回路２におけるANDゲー
ト４の１入力（テストモード設定信号ｔをインバータ６
で反転した状態）はローレベルに保たれるため、下位ブ
ロック1aの終段の出力がANDゲート４およびORゲート５
を通じて上位ブロック1bの初段に入力されることはな
い。すなわち、下位ブロック1aと上位ブロック1bとは分
離されることになる。これに対して、もう一方のANDゲ
ート３にはハイレベルのテストモード設定信号ｔが１入
力として与えられることから、このANDゲート３およびO
Rゲート５を通じてクロック入力端子CK2から入力される
クロック信号が上位ブロック1bの初段に与えられること
になる。すなわち、下位ブロック1aと上位ブロック1bは
このときそれぞれ独立にクロック信号の入力に基づきカ
ウント動作を行うことになり、下位ブロック1aの終段の
出力は出力端子f1から、また上位ブロック1bの終段の出
力は出力端子f2からそれぞれ取出される。このようにし
て、バイナリカウンタ１のテスト動作の能率アップが図
られる。

上記テスト動作を終えて実使用状態に戻す場合、クロ
ック入力端子CK2に通常のクロック信号（周期Ｗ）が入
力される一方、リセット入力端子R2には上記周期Ｗ以上
のパルス幅を持つハイレベルの入力信号が与えられる。
この場合、１入力として上記周期Ｔ以上のパルス幅を持
つハイレベルの入力信号を受けるANDゲート11の他の１
入力は、クロック入力端子CK2から入力される通常のク
ロック信号をインバータ14で反転した信号であるから、
それらの２入力がともにハイレベルとなる区間が生じ、
このときANDゲート11の出力つまりRSフリップフロップ1
0のリセット入力ｒはハイレベルとなる。これに対し
て、バイナリカウンタ９の各段には、クロック入力端子
CK2から入力される周期Ｔの通常のクロック信号をイン
バータ13で反転した信号がリセット信号として入力され
るため、バイナリカウンタ９の終段までカウントアップ
されることはなく、バイナリカウンタ９の出力つまりRS
フリップフロップ10のセット入力ｓはローレベルに保た
れる（トランスファゲート８はクロック入力端子CK2か
ら入力されるクロック信号に同期して開く一方、リセッ
ト入力端子R2から入力される１クロック分のパルスがト
ランスファゲート８の入力側に与えられるため、バイナ
リカウンタ９において１クロック分のカウント動作は行
われる）。したがって、RSフリップフロップ10の出力す
なわちテストモード設定信号ｔはテスト動作時のハイレ
ベルからローレベルに切替えられ、以後その状態に保た
れる。したがって、テストモード設定回路２は実使用状
態に戻され、下位ブロック1aと上位ブロック1bとは縦続
接続されて本来の15段のバイナリカウンタ１に戻され
る。

なお、上記実施例では、信号発生回路７から１つのテ
ストモード設定回路２を切替え設定するテストモード設
定信号ｔを発生させる回路構成について説明したが、テ
ストの種類が多数あって各テストに対応する複数のテス
トモード設定回路が用意されている場合には、それらの
各テストモード設定回路をそれぞれ切替え設定する複数
のテストモード設定信号を１つの信号発生回路から発生
させるようにしてもよい。

第２図は、１つの信号発生回路7aから複数のテストモ
ード設定信号t1,t2,…,tnを発生させる場合の回路構成
の一例を示す回路図である。第２図において、ANDゲー
ト11、トランスファゲート８、インバータ13,14、プル
アップ抵抗12、定電圧源Vccなどは先の実施例の場合と
同様である。ここでは、テストモード設定信号t1〜tnの
数に応じてバイナリカウンタ９のフリップフロップの段
数が増設されており、またRSフリップフロップ10はテス
トモード設定信号t1〜tnの数に合わせて用意されてい
る。すなわち、バイナリカウンタ９の３段目以後の各段
の出力がそれぞれ対応するRSフリップフロップ10のセッ
ト入力s1,s2,…,snとして与えられる一方、ANDゲート11
の出力は各RSフリップフロップ10に共用なリセット入力
ｒとして与えられ、各RSフリップフロップ10の出力がそ
れぞれテストモード設定信号t1〜tnとして取出される。

上記回路構成において、テスト動作に移る場合には、
リセット入力端子R2へバイナリカウンタ９の段数に応じ
た数のクロックを入力してやることによって、各テスト
モード設定信号t1〜tnを順次ハイレベルに切替え設定す
ることができる。そのほかの動作については、第１図に
示す回路の場合と同様である。

発明の効果 本発明によれば、クロック入力端子CK2とリセット入
力端子R2とに第１の組合せの信号を与えることによって
フリップフロップ10を一方の安定状態とし、これによっ
てテストモード設定回路２を実使用モードに設定するこ
とができ、したがって複数のブロック1a,1bがテストモ
ード設定回路２を介して従属接続された論理回路１が実
使用状態で動作させることができ、また第２の組合せの
信号をクロック入力端子CK2とリセット入力端子R2とか
ら与えて、フリップフロップを他方の安定状態としてテ
ストモード設定回路２をテストモードに設定し、したが
って各ブロック1a,1bのテストを行うことができる。こ
のようにして本発明によれば、前述の先行技術に関連し
て述べたようにテスト用入力端子が不要となり、それだ
け集積回路の回路規模拡大を容易に行うことができるよ
うになる。

【図面の簡単な説明】

第１図は本発明の一実施例である集積回路を示す回路
図、第２図はその集積回路における信号発生回路の別の
実施例を示す回路図、第３図は従来の集積回路の構成を
示す回路図である。 １……バイナリカウンタ、1a……下位ブロック、1b……
上位ブロック、２……テストモード設定回路、７……信
号発生回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】クロック入力端子と、 リセット入力端子と、 複数のブロックを有し、初段のブロックにクロック入力
   端子からのクロック信号が入力され、リセット入力端子
   からのリセット信号によって全てのブロックがリセット
   される論理回路と、 各ブロック間に介在されるテストモード設定回路であっ
   て、１つのブロックの出力を次段のブロックに与える実
   使用モードと、 初段以外の各ブロックにクロック入力端子からのクロッ
   ク信号を与えるテストモードとに切替えて設定するテス
   トモード設定回路と、 ２つの安定状態に設定され、一方の安定状態でテストモ
   ード設定回路を実使用モードに設定し、他方の安定状態
   でテストモード設定回路をテストモードに設定するフリ
   ップフロップと、 クロック入力端子とリセット入力端子とからの信号に応
   答し、これらの入力端子に与えられる信号の組合せが、
   論理回路の実使用時とは異なる第１の組合せであると
   き、フリップフロップを一方の安定状態にし、論理回路
   の実使用時とは異なりかつ第１の組合せとも異なる第２
   の組合せであるとき、フリップフロップを他方の安定状
   態にする回路とを含むことを特徴とする集積回路。