JPH0257990A - Ｌｓｉテスト回路 - Google Patents
Ｌｓｉテスト回路Info
- Publication number
- JPH0257990A JPH0257990A JP63208451A JP20845188A JPH0257990A JP H0257990 A JPH0257990 A JP H0257990A JP 63208451 A JP63208451 A JP 63208451A JP 20845188 A JP20845188 A JP 20845188A JP H0257990 A JPH0257990 A JP H0257990A
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- JP
- Japan
- Prior art keywords
- circuit
- slc
- terminals
- delay
- timing
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 21
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子機器に用いられるＬＳＩ（大規模集積
回路）をテストするＬＳＩテスト回路に関するものであ
る。
回路）をテストするＬＳＩテスト回路に関するものであ
る。
第４図は例えば特開昭５６−７４６６８号公報に示され
た従来のＬＳＩテスト回路を示すブロック図であり、図
において、１８〜ＩＣは既に設計済のテスト対象の回路
ブロック、８８〜８１は通常時とテスト時のデータを選
択するセレクタ、９ａ〜９ｆはデータラッチである。
た従来のＬＳＩテスト回路を示すブロック図であり、図
において、１８〜ＩＣは既に設計済のテスト対象の回路
ブロック、８８〜８１は通常時とテスト時のデータを選
択するセレクタ、９ａ〜９ｆはデータラッチである。
次に動作について説明する０通常使用時には、セレクタ
８ａ〜８１の入力端子Ａから出力端子Ｙに信号が伝搬す
る。よって、回路ブロック１ａの出力信号は、データラ
ッチ９８〜９ｃに格納され、回路ブロック１ｂに信号が
入力される。回路ブロック１ｂの出力結果はセレクタ８
ｄ〜８ｆの入力端子Ａから出力端子Ｙへ伝わり、データ
ラッチ９ｄ〜９ｆに格納される。一方、テスト時にはセ
レクタ８ａ〜８１を入力端子Ｂから出力端子Ｙへ信号が
伝わるように設定することにより、データラッチ９８〜
９Ｇをシフトレジスタとして機能させ、ＬＳＩ外部入力
端子ＳＩよりデータラッチ９８〜９ｃにデータを格納し
、そのデータを回路ブロック１ｂに入力する０回路ブロ
ック１ｂの出力はセレクタ８ｄ〜８ｆの入力端子Ａから
出力端子Ｙを通過して、データラッチ９ｄ〜９ｆに格納
される。
８ａ〜８１の入力端子Ａから出力端子Ｙに信号が伝搬す
る。よって、回路ブロック１ａの出力信号は、データラ
ッチ９８〜９ｃに格納され、回路ブロック１ｂに信号が
入力される。回路ブロック１ｂの出力結果はセレクタ８
ｄ〜８ｆの入力端子Ａから出力端子Ｙへ伝わり、データ
ラッチ９ｄ〜９ｆに格納される。一方、テスト時にはセ
レクタ８ａ〜８１を入力端子Ｂから出力端子Ｙへ信号が
伝わるように設定することにより、データラッチ９８〜
９Ｇをシフトレジスタとして機能させ、ＬＳＩ外部入力
端子ＳＩよりデータラッチ９８〜９ｃにデータを格納し
、そのデータを回路ブロック１ｂに入力する０回路ブロ
ック１ｂの出力はセレクタ８ｄ〜８ｆの入力端子Ａから
出力端子Ｙを通過して、データラッチ９ｄ〜９ｆに格納
される。
その後、データセレクタ８８〜８１を入力端子Ｂから出
力端子Ｙに信号が伝わるように設定することにより、デ
ータラッチ９ｄ〜９ｆをシフトレジスタとして機能させ
、回路ブロック１ｂのテスト結果をＬＳＩ外部外部出力
端子Ｓ比力し、回路ブロック１ｂのテストを行う。
力端子Ｙに信号が伝わるように設定することにより、デ
ータラッチ９ｄ〜９ｆをシフトレジスタとして機能させ
、回路ブロック１ｂのテスト結果をＬＳＩ外部外部出力
端子Ｓ比力し、回路ブロック１ｂのテストを行う。
従来のＬＳＩテスト回路は以上のように構成されている
ので、回路ブロックへの入力タイミングが全て同じにな
ってしまい、また、通常時のブロック間の遅延時間の調
整が行えないなどの問題点があった。
ので、回路ブロックへの入力タイミングが全て同じにな
ってしまい、また、通常時のブロック間の遅延時間の調
整が行えないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、実使用状態と同じタイミングで試験できると
ともに、回路ブロック間信号の遅延時間の調整ができる
ＬＳＩテスト回路を得ることを目的とする。
たもので、実使用状態と同じタイミングで試験できると
ともに、回路ブロック間信号の遅延時間の調整ができる
ＬＳＩテスト回路を得ることを目的とする。
この発明に係るＬＳＩテスト回路は、テスト対象回路ブ
ロック間の入出力端子にタイミング発生回路付シフトレ
ジスタおよび遅延回路群内の最適の遅延回路を接続した
ものである。
ロック間の入出力端子にタイミング発生回路付シフトレ
ジスタおよび遅延回路群内の最適の遅延回路を接続した
ものである。
この発明におけるタイミング発生回路付シフトレジスタ
は、テストデータを実動作に近いタイミングでテスト対
象回路ブロックに入力する。また、遅延回路群は、複数
の遅延回路からなり、配線によりその中の最適の遅延時
間をもつ１つ又は複数の遅延回路をタイミング発生回路
付シフトレジスタとテスト対象回路ブロックとの間に接
続することにより任意の遅延時間を実現する。
は、テストデータを実動作に近いタイミングでテスト対
象回路ブロックに入力する。また、遅延回路群は、複数
の遅延回路からなり、配線によりその中の最適の遅延時
間をもつ１つ又は複数の遅延回路をタイミング発生回路
付シフトレジスタとテスト対象回路ブロックとの間に接
続することにより任意の遅延時間を実現する。
以下、この発明の一実施例を図について説明する。第１
図において、ｌａ〜ＩＣは回路ブロック。
図において、ｌａ〜ＩＣは回路ブロック。
２ａ〜２ｆはタイミング発生機能付きシフトレジスタ、
３は信号を遅延させる複数の遅延回路３ａ〜３ｅからな
る遅延回路群である。遅延回路３ａ〜３ｅは異なる遅延
時間をもつように構成されている。
３は信号を遅延させる複数の遅延回路３ａ〜３ｅからな
る遅延回路群である。遅延回路３ａ〜３ｅは異なる遅延
時間をもつように構成されている。
次に動作について説明する。通常使用時には、タイミン
グ発生機能付きシフトレジスタ（以下、ＳＬＣと呼ぶ）
２ａ〜２ｆを入力端子Ａから出力端子Ｙにスルー状態に
設定することにより、回路ブロック１ａから回路ブロッ
クｌｂ、ｌｃへと信号が流れる。ただし、タイミング的
に回路ブロック間に遅延時間が必要な信号は遅延回路群
３の中から最も適した遅延時間をもつ遅延回路３ｂ、３
ｄを通して次の回路ブロックへ信号を伝搬させる。
グ発生機能付きシフトレジスタ（以下、ＳＬＣと呼ぶ）
２ａ〜２ｆを入力端子Ａから出力端子Ｙにスルー状態に
設定することにより、回路ブロック１ａから回路ブロッ
クｌｂ、ｌｃへと信号が流れる。ただし、タイミング的
に回路ブロック間に遅延時間が必要な信号は遅延回路群
３の中から最も適した遅延時間をもつ遅延回路３ｂ、３
ｄを通して次の回路ブロックへ信号を伝搬させる。
一方、テスト時にはＳ Ｌ Ｃ２ａ〜２ＣをＬＳＩ外部
入力端子ＳＩからＬＳＩ外部外部出力端子Ｓ比号が伝わ
るように設定し、ＬＳＩ外部入力端子Ｓ工よりデータを
入力する。５ＬＣ２ａ〜２Ｃに入力後、それぞれの５Ｌ
Ｃ２ａ〜２Ｃのタイミングでデータを回路ブロック１ｂ
に出力する０回路ブロック１ｂよりの出力は５ＬＣ２ｄ
〜２ｆにそれぞれの必要なタイミングで５ＬＣ２ｄ〜２
ｆに格納する。その後５ＬＣ２ｄ〜２ｆをＬＳＩ外部入
力端子ＳＩからＬＳＩ外部外部出力端子Ｓ比搬させるこ
とにより格納したデータをＬＳＩ外部外部出力端子Ｓ比
力し、回路ブロック１ｂのテストを行う。
入力端子ＳＩからＬＳＩ外部外部出力端子Ｓ比号が伝わ
るように設定し、ＬＳＩ外部入力端子Ｓ工よりデータを
入力する。５ＬＣ２ａ〜２Ｃに入力後、それぞれの５Ｌ
Ｃ２ａ〜２Ｃのタイミングでデータを回路ブロック１ｂ
に出力する０回路ブロック１ｂよりの出力は５ＬＣ２ｄ
〜２ｆにそれぞれの必要なタイミングで５ＬＣ２ｄ〜２
ｆに格納する。その後５ＬＣ２ｄ〜２ｆをＬＳＩ外部入
力端子ＳＩからＬＳＩ外部外部出力端子Ｓ比搬させるこ
とにより格納したデータをＬＳＩ外部外部出力端子Ｓ比
力し、回路ブロック１ｂのテストを行う。
ＳＬＣの回路図を第２図および第３図に示す。
第２図はデータ型のＳＬＣで、第３図はポジティブパル
スを発生するＳＬＣである。図において。
スを発生するＳＬＣである。図において。
４ａ〜４ｄはＮチャンネルＭＯＳトランジスタ、５ａ〜
５ｇはインバータ素子、６はバッファ素子、７はアンド
素子である。
５ｇはインバータ素子、６はバッファ素子、７はアンド
素子である。
次に、これらの動作を説明する。
通常時は端子Ｔ１をＬ”に、端子ＴＡ、Ｔ２゜Ｔ３を′
Ｈ”にすることにより、入力端子Ａから出力端子Ｙに信
号をスルーで伝搬させる。テスト時は端子Ｔ１と端子Ｔ
２に２相クロツクを印加することにより、ＬＳＩ外部入
力端子ＳＩからＬＳＩ外部外部出力端子Ｓ法搬させ、端
子Ｔ３へのクロックのタイミングを各ＳＬＣで変えるこ
とにより回路ブロックへの信号タイミングを生成してい
る。また、回路ブロックからの信号をＳＬＣに取り込む
場合は、端子ＴＡに必要なタイミングのクロックを印加
する。
Ｈ”にすることにより、入力端子Ａから出力端子Ｙに信
号をスルーで伝搬させる。テスト時は端子Ｔ１と端子Ｔ
２に２相クロツクを印加することにより、ＬＳＩ外部入
力端子ＳＩからＬＳＩ外部外部出力端子Ｓ法搬させ、端
子Ｔ３へのクロックのタイミングを各ＳＬＣで変えるこ
とにより回路ブロックへの信号タイミングを生成してい
る。また、回路ブロックからの信号をＳＬＣに取り込む
場合は、端子ＴＡに必要なタイミングのクロックを印加
する。
なお、上記実施例では異なる遅延時間をもつ遅延回路を
数多くあらかじめ用意し、その中から最適な遅延のもの
を選ぶようにしたが、全く同じ遅延時間をもつ遅延回路
を数多く用意し、これら遅延回路を１つ又は複数組合せ
ることにより自由に遅延時間を変更するものでもよい、
また、遅延回路外にコンデンサと抵抗の値を変更するこ
とにより遅延時間をプログラムできるものでよい。
数多くあらかじめ用意し、その中から最適な遅延のもの
を選ぶようにしたが、全く同じ遅延時間をもつ遅延回路
を数多く用意し、これら遅延回路を１つ又は複数組合せ
ることにより自由に遅延時間を変更するものでもよい、
また、遅延回路外にコンデンサと抵抗の値を変更するこ
とにより遅延時間をプログラムできるものでよい。
以上のように、この発明によれば、タイミング発生機能
付きシフトレジスタによりテストデータを実動作に近い
タイミングでテスト対象回路ブロックに入力できるよう
にし、回路ブロック間の遅延調整を遅延回路群により行
うように構成したので、既に開発済みのＬＳＩなどの回
路ブロックを組み合わせてより大きなＬＳＩの開発を短
期間で行え、かつ確実に動作するＬＳＩが得られる効果
がある。
付きシフトレジスタによりテストデータを実動作に近い
タイミングでテスト対象回路ブロックに入力できるよう
にし、回路ブロック間の遅延調整を遅延回路群により行
うように構成したので、既に開発済みのＬＳＩなどの回
路ブロックを組み合わせてより大きなＬＳＩの開発を短
期間で行え、かつ確実に動作するＬＳＩが得られる効果
がある。
第１図はこの発明の一実施例によるＬＳＩテスト回路を
示すブロック図、第２図はデータ型のタイミング発生機
能付きシフトレジスタの一実施例の回路図、第３図はポ
ジティブパルス型のタイミング発生機能付きシフトレジ
スタの一実施例の回路図、第４図は従来のスキャン方式
のＬＳＩテスト回路を示すブロック図である。 １８〜１ｃは回路ブロック、２ａ〜２ｆはタイミング発
生機能付きシフトレジスタ、３は遅延回路群、３ａ〜３
ｅは遅延回路。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第２＠ 第３図 １０〜１ｃ： 回３シブロツフ ２０〜２ｆ：９イミンク゛４！−生壊瞥冑とイセシフト
レジスフ３：ゼＬ及落回關 ３ａ −３ｅ ：ＩＬＬ回ｍ
示すブロック図、第２図はデータ型のタイミング発生機
能付きシフトレジスタの一実施例の回路図、第３図はポ
ジティブパルス型のタイミング発生機能付きシフトレジ
スタの一実施例の回路図、第４図は従来のスキャン方式
のＬＳＩテスト回路を示すブロック図である。 １８〜１ｃは回路ブロック、２ａ〜２ｆはタイミング発
生機能付きシフトレジスタ、３は遅延回路群、３ａ〜３
ｅは遅延回路。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第２＠ 第３図 １０〜１ｃ： 回３シブロツフ ２０〜２ｆ：９イミンク゛４！−生壊瞥冑とイセシフト
レジスフ３：ゼＬ及落回關 ３ａ −３ｅ ：ＩＬＬ回ｍ
Claims (1)
- 既に設計済の回路ブロックを組み合わせたＬＳＩテスト
回路において、前記各回路ブロック間の入出力端子にタ
イミング発生機能付きシフトレジスタおよび前記各回路
ブロック間の信号伝搬遅延を調整する複数の遅延回路よ
りなる遅延回路群とを接続したことを特徴とするＬＳＩ
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208451A JPH0257990A (ja) | 1988-08-24 | 1988-08-24 | Ｌｓｉテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208451A JPH0257990A (ja) | 1988-08-24 | 1988-08-24 | Ｌｓｉテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0257990A true JPH0257990A (ja) | 1990-02-27 |
Family
ID=16556415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208451A Pending JPH0257990A (ja) | 1988-08-24 | 1988-08-24 | Ｌｓｉテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0257990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006170929A (ja) * | 2004-12-20 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2007187458A (ja) * | 2006-01-11 | 2007-07-26 | Nec Electronics Corp | スキャンフリップフロップ回路、及び、半導体集積回路装置 |
-
1988
- 1988-08-24 JP JP63208451A patent/JPH0257990A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006170929A (ja) * | 2004-12-20 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP4563791B2 (ja) * | 2004-12-20 | 2010-10-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| JP2007187458A (ja) * | 2006-01-11 | 2007-07-26 | Nec Electronics Corp | スキャンフリップフロップ回路、及び、半導体集積回路装置 |
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