JPH0330326B2 - - Google Patents
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- JPH0330326B2 JPH0330326B2 JP55064567A JP6456780A JPH0330326B2 JP H0330326 B2 JPH0330326 B2 JP H0330326B2 JP 55064567 A JP55064567 A JP 55064567A JP 6456780 A JP6456780 A JP 6456780A JP H0330326 B2 JPH0330326 B2 JP H0330326B2
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- terminal
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- lsi
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- 238000012360 testing method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims 1
- 238000007689 inspection Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
本発明はデジタル集積回路、特に大規模集積回
路（以下LSIと記す）を検査モードと実動作のモ
ードとに切換えるLSI用モード切換回路に関す
る。 LSIは、近年、この中に作り込まれる回路の規
模が大きくなる傾向にあり、このLSIの良否を検
査するための検査方法が複雑化するばかりでなく
検査に長い時間を要するようになつてきた。 このため、LSIの内部に検査用の回路を内蔵さ
せ、検査の簡略化ならびに検査時間の短縮をはか
るようにしたLSIが知られている。ところで、こ
のように検査用の回路を内蔵させたLSIには、検
査用モードの外部信号入力端子が付設されてお
り、検査時に、この外部信号入力端子から指定信
号を入力してLISを検査モードに切換えている。
一方、このLSIが実際に使用される場合（以下、
実働作モードという）には、上記の外部信号入力
端子は不要であるだけでなく、この外部信号入力
端子を常時所定の状態に保持し、誤つてLISが検
査モードになることのないようにしなければなら
ない。すなわち、実動作モード時には、検査モー
ド用の外部信号入力端子は無用な端子である。ま
た端子数がきびしく制限されるLSIでは、このよ
うな端子を省略することが望ましい。 第１図は、動作モード制御回路を内蔵した従来
のLSIの要部の端子を示す図であり、LSIの中に
は動作モード制御回路２が作り込まれている。と
ころで、このLSIのモードとして、通常の動作を
行う実動作モードのほかに、例えば７項目の検査
を行う検査モードが必要であるとする。図示する
ように３本の検査モード用の外部信号入力端子
３，４、および５を動作モード制御回路２に付設
しておき、これらの外部信号入力端子への入力レ
ベルの組み合せで８通りの動作モード指定信号を
作る。表１はこの関係を示す例である。
路（以下LSIと記す）を検査モードと実動作のモ
ードとに切換えるLSI用モード切換回路に関す
る。 LSIは、近年、この中に作り込まれる回路の規
模が大きくなる傾向にあり、このLSIの良否を検
査するための検査方法が複雑化するばかりでなく
検査に長い時間を要するようになつてきた。 このため、LSIの内部に検査用の回路を内蔵さ
せ、検査の簡略化ならびに検査時間の短縮をはか
るようにしたLSIが知られている。ところで、こ
のように検査用の回路を内蔵させたLSIには、検
査用モードの外部信号入力端子が付設されてお
り、検査時に、この外部信号入力端子から指定信
号を入力してLISを検査モードに切換えている。
一方、このLSIが実際に使用される場合（以下、
実働作モードという）には、上記の外部信号入力
端子は不要であるだけでなく、この外部信号入力
端子を常時所定の状態に保持し、誤つてLISが検
査モードになることのないようにしなければなら
ない。すなわち、実動作モード時には、検査モー
ド用の外部信号入力端子は無用な端子である。ま
た端子数がきびしく制限されるLSIでは、このよ
うな端子を省略することが望ましい。 第１図は、動作モード制御回路を内蔵した従来
のLSIの要部の端子を示す図であり、LSIの中に
は動作モード制御回路２が作り込まれている。と
ころで、このLSIのモードとして、通常の動作を
行う実動作モードのほかに、例えば７項目の検査
を行う検査モードが必要であるとする。図示する
ように３本の検査モード用の外部信号入力端子
３，４、および５を動作モード制御回路２に付設
しておき、これらの外部信号入力端子への入力レ
ベルの組み合せで８通りの動作モード指定信号を
作る。表１はこの関係を示す例である。
【表】
表に示すような関係で検査モード用の外部信号
入力端子３，４，５の入力レベルを制御し、動作
モード指定信号出力端子６，７に信号を発生さ
せ、この信号によつてLSI内の各回路部を制御し
て、LSIを目的とする動作モードに設定する。 ところで、LSIを実動作モードとする場合に
は、表１から明らかなように３個の検査モード用
の外部信号入力端子３，４、および５の入力レベ
ルを全てローレベル“Ｌ”に固定する必要があ
る。したがつて、実動作モード時にはこれらの端
子をデータ信号などの入出力端子として用いるこ
とはできない。 本発明は、検査回路を内蔵するLSIの上記の問
題点に鑑みてなされたものである。LSIの検査モ
ードと実動作モードの切換えを専用の外部信号入
力端子を付設することなく実行できるLSI用モー
ド切換回路を提供するものである。 通常、LSIに付設された端子には、実動作モー
ド時に特殊な波形のみを出力する端子がある。 特に一定周期の連続的なクロツク信号、または
ある時間だけ間欠的にクロツク信号を出力する端
子がある。 本発明はこのような端子（以下、LSI端子とい
う）を有する大規模集積回路のモード切換回路に
関するものである。以下、説明を簡単にするた
め、クロツク信号がオフされた場合、その期間で
はローレベルであるとする。回路構成を変えれ
ば、クロツク信号がオフされた時、その期間では
ハイレベルである場合についても同様に考えられ
る。 本発明では、これらLSI端子に、モード切換の
ための別の信号を外部から入力して、検査モード
に切換える。したがつて、本発明ではLSI端子に
存在する信号が実動作モードのものであるか、モ
ード切換を意図して印加されたものであるかを区
別することのできる回路、すなはち、該当端子の
信号が定められた周期性を持つかどうかを判定で
きるモード切換回路の実現を意図している。この
ためには、端子に印加されている信号をある長さ
の時間にわたって調べ、モード切換を意図した一
定の波形であるか否かを確認する必要があり、少
なくとも何度かの波形サンプリングを行い、その
結果が一定の条件を満足するかどうかを調べる回
路が必要である。このような要件を満足する回路
が本発明のLIS用モード切換回路であり、遅延回
路及びゲートで構成される。なお、半導体集積回
路の集積度の増大は近年めざましいものがあり、
このような構成のモード切換回路のチツプ上の面
積は、本体部分にくらべれば、考えなくてよい程
小さい。 以下に、図面を参照して本発明の実施例LSI用
モード切換回路の構成ならびに動作について説明
する。第１図において、出力端子８，９，１０は
前記のように連続的なクロツク信号、またはある
時間だけ間欠的にクロツク信号を出力する端子で
ある。この実施例は、検査モード用外部信号入力
端子３，４，５を削除し、出力端子８，９，１０
に兼用させる例である。第２図は、本発明の実施
例LSI用モード切換回路が付加されたLSIの要部
の構成と端子の関係を示す図である。本実施例の
LSIでは、LSI端子８，９，１０には、実動作モ
ード時、LSI内のクロツク信号が出力されるか、
またはローレベルである。また、LSI用モード切
換回路１１，１２，１３に、上記のLSI端子８，
９，１０が接続され、さらにこれらのLSI用モー
ド切換回路の出力端ａ，ｂ，ｃが動作モード切換
回路２に接続された構成となつている。 実動作モード時にLSI端子８，９，１０に出力
される信号が、これらLSI端子に接続されている
LSI用モード切換回路１１，１２，１３に入力さ
れた時、その出力端ａ，ｂ，ｃがローレベル
“Ｌ”となるように切換回路を設定しておく。す
ると前掲の表１で示すように、実動作モードであ
る３個のＬレベルの組み合わせが成立する。した
がつて、動作モード制御回路２はLSIの実動作モ
ードを規定する信号を出力する。 一方、検査モードを設定するには、LSI端子
８，９，１０に、外部（図示せず）から７通りの
組み合せの信号を、実動作モード時に出力してい
る信号に重ねて、入力する。この外部信号の与え
方は、LIS用モード切換回路１１，１２，１３の
出力端ａ，ｂ，ｃのレベルが前掲の表１の検査モ
ードに対応する７通りとなるように行う。 第３図は、第２図で示した本発明の実施例LSI
用モード切換回路１１，１２、または１３のいず
れか１つの構成例を示す図である。これは、シフ
トレジスタ１４と２個のゲート回路２０，２２か
らなり、シフトレジスタ１４は、遅延回路の一種
である立上がりエツジトリガＤフリツプフロツプ
１５，１６，１７で構成される。端子１８は検査
モード時に外部から信号を入力する端子であり、
実動作モード時にはクロツク信号を出力している
か、ローレベルである。端子１８は、第２図の
LSI端子８，９、または１０に相当する。１９
は、実動作モード時にクロツク信号をANDゲー
ト回路２０の出力端子に出力するための制御信号
を印加する端子である。端子１９がハイレベルの
時に、端子１８にはクロツク信号が、端子１９が
ローレベルの時に、端子１８にはローレベルが出
力される。２１はクロツクパルスの印加端子、２
２は３個のフリツプフロツプ１５，１６，１７の
Ｑ出力が入力されるANDゲート、そして、２３
はモード切換用の信号が発生する端子で、第２図
の出力端ａ，ｂまたはｃに相当する。出力端ａ，
ｂ，ｃのレベルは前述のようにハイレベル“Ｈ”、
ローレベル“Ｌ”の組み合わせにより７通りの検
査モードを規定する。以下では、端子２３がハイ
レベル“Ｈ”となる場合を説明するが、出力端
ａ，ｂ，ｃが全て“Ｈ”であることを意味するわ
けではない。少なくとも１つが“Ｈ”であれば、
いずれかの検査モードが規定される。 第４図は、第３図で示す回路の端子２１，１
９，１８、および２３のパルスP21，P19，P18、
およびP23のタイミングを例示する図である。 以上の構成からなる本発明の実施例モード切換
回路において、実動作モードでは、端子１８に
ANDゲート２０の出力が現れる。それは、１９
の入力レベルがハイレベルの期間だけクロツク信
号が出力され、それ以外はローレベルとなつてい
る。このため、シフトレジスタ１４を構成するＤ
フリツプフロツプ１５，１６，１７をクロツクの
立上がりエツジで動作するとすれば、Ｄ入力信号
P18はゲート２０を通過するため、CK入力信号
P21よりも時間よりも時間おくれが生じ（第４図、
Δt）、すなわち、CK入力信号P21がハイレベルに
なつた直後、Ｄ入力信号P18はまだローレベルで
あるため、そのＱ出力レベルもローレベルとな
り、LSIは実動作モードである。 ところで、このLSIを検査モードにするために
は、端子１８のレベルを、外部から別の信号を入
れて、ハイレベルに固定する（第４図、t1）。こ
れは、第３図中の抵抗より低インピーダンスでか
つ、クロツク信号の３個分より長い信号を印加す
ることによつて行う（第４図P18の破線）。このよ
うにして端子１８をハイレベルにすることによつ
てＤフリツプフロツプ１５，１６，１７は１クロ
ツクずつ時間遅れをもつて順次ハイレベルにな
り、３クロツク分の時間遅れの後（第４図、t2）
にANDゲート２２の全入力がハイレベルとなる。
したがつて、第４図P23の破線で示されるように
ANDゲート２２の出力端子２３のレベルがハイ
レベルとなる。 端子２３の出力レベルは上記の動作によつて、
検査モードであるハイレベルとなり、LSIに内蔵
させた検査回路が動作する。すなわち、端子１８
のレベルに基づいて端子２３には、LSIを実動作
モードあるいは検査モードとするモード切換信号
が発生する。 実動作モードで端子１８が、クロツク信号のオ
フされた時ハイレベルを出力する特性を持つ場合
には、図示したANDゲート２０，２２にかえて
ORゲートを用いるとともに、インバータを組み
合わせることにより同様のモード切換出力を発生
させることができる。 なお、図示した回路のシフトレジスタ１４のビ
ツト数は、適宜増減することが可能であるが、１
ビツトあるいは２ビツト構成とした場合、実動作
モードで出力端子８，９または１０にノイズが入
つた時に誤つてモードが切換えられる恐れがある
ので、３ビツト以上の構成とすることが望まし
い。 以上説明したように、本発明のLSI用モード切
換回路を内蔵するLSIでは、LSIのモード切換の
ため専用の端子を特別に付設する必要がなく、外
部端子数の増加にきびしい制限の課せられるLSI
に適用して大なる効果が奏される。 なお、以上の説明では、LSIを実動作モードと
検査モードに切換えるモード切換を例示したが、
他の制御にも利用可能であることは勿論である。
入力端子３，４，５の入力レベルを制御し、動作
モード指定信号出力端子６，７に信号を発生さ
せ、この信号によつてLSI内の各回路部を制御し
て、LSIを目的とする動作モードに設定する。 ところで、LSIを実動作モードとする場合に
は、表１から明らかなように３個の検査モード用
の外部信号入力端子３，４、および５の入力レベ
ルを全てローレベル“Ｌ”に固定する必要があ
る。したがつて、実動作モード時にはこれらの端
子をデータ信号などの入出力端子として用いるこ
とはできない。 本発明は、検査回路を内蔵するLSIの上記の問
題点に鑑みてなされたものである。LSIの検査モ
ードと実動作モードの切換えを専用の外部信号入
力端子を付設することなく実行できるLSI用モー
ド切換回路を提供するものである。 通常、LSIに付設された端子には、実動作モー
ド時に特殊な波形のみを出力する端子がある。 特に一定周期の連続的なクロツク信号、または
ある時間だけ間欠的にクロツク信号を出力する端
子がある。 本発明はこのような端子（以下、LSI端子とい
う）を有する大規模集積回路のモード切換回路に
関するものである。以下、説明を簡単にするた
め、クロツク信号がオフされた場合、その期間で
はローレベルであるとする。回路構成を変えれ
ば、クロツク信号がオフされた時、その期間では
ハイレベルである場合についても同様に考えられ
る。 本発明では、これらLSI端子に、モード切換の
ための別の信号を外部から入力して、検査モード
に切換える。したがつて、本発明ではLSI端子に
存在する信号が実動作モードのものであるか、モ
ード切換を意図して印加されたものであるかを区
別することのできる回路、すなはち、該当端子の
信号が定められた周期性を持つかどうかを判定で
きるモード切換回路の実現を意図している。この
ためには、端子に印加されている信号をある長さ
の時間にわたって調べ、モード切換を意図した一
定の波形であるか否かを確認する必要があり、少
なくとも何度かの波形サンプリングを行い、その
結果が一定の条件を満足するかどうかを調べる回
路が必要である。このような要件を満足する回路
が本発明のLIS用モード切換回路であり、遅延回
路及びゲートで構成される。なお、半導体集積回
路の集積度の増大は近年めざましいものがあり、
このような構成のモード切換回路のチツプ上の面
積は、本体部分にくらべれば、考えなくてよい程
小さい。 以下に、図面を参照して本発明の実施例LSI用
モード切換回路の構成ならびに動作について説明
する。第１図において、出力端子８，９，１０は
前記のように連続的なクロツク信号、またはある
時間だけ間欠的にクロツク信号を出力する端子で
ある。この実施例は、検査モード用外部信号入力
端子３，４，５を削除し、出力端子８，９，１０
に兼用させる例である。第２図は、本発明の実施
例LSI用モード切換回路が付加されたLSIの要部
の構成と端子の関係を示す図である。本実施例の
LSIでは、LSI端子８，９，１０には、実動作モ
ード時、LSI内のクロツク信号が出力されるか、
またはローレベルである。また、LSI用モード切
換回路１１，１２，１３に、上記のLSI端子８，
９，１０が接続され、さらにこれらのLSI用モー
ド切換回路の出力端ａ，ｂ，ｃが動作モード切換
回路２に接続された構成となつている。 実動作モード時にLSI端子８，９，１０に出力
される信号が、これらLSI端子に接続されている
LSI用モード切換回路１１，１２，１３に入力さ
れた時、その出力端ａ，ｂ，ｃがローレベル
“Ｌ”となるように切換回路を設定しておく。す
ると前掲の表１で示すように、実動作モードであ
る３個のＬレベルの組み合わせが成立する。した
がつて、動作モード制御回路２はLSIの実動作モ
ードを規定する信号を出力する。 一方、検査モードを設定するには、LSI端子
８，９，１０に、外部（図示せず）から７通りの
組み合せの信号を、実動作モード時に出力してい
る信号に重ねて、入力する。この外部信号の与え
方は、LIS用モード切換回路１１，１２，１３の
出力端ａ，ｂ，ｃのレベルが前掲の表１の検査モ
ードに対応する７通りとなるように行う。 第３図は、第２図で示した本発明の実施例LSI
用モード切換回路１１，１２、または１３のいず
れか１つの構成例を示す図である。これは、シフ
トレジスタ１４と２個のゲート回路２０，２２か
らなり、シフトレジスタ１４は、遅延回路の一種
である立上がりエツジトリガＤフリツプフロツプ
１５，１６，１７で構成される。端子１８は検査
モード時に外部から信号を入力する端子であり、
実動作モード時にはクロツク信号を出力している
か、ローレベルである。端子１８は、第２図の
LSI端子８，９、または１０に相当する。１９
は、実動作モード時にクロツク信号をANDゲー
ト回路２０の出力端子に出力するための制御信号
を印加する端子である。端子１９がハイレベルの
時に、端子１８にはクロツク信号が、端子１９が
ローレベルの時に、端子１８にはローレベルが出
力される。２１はクロツクパルスの印加端子、２
２は３個のフリツプフロツプ１５，１６，１７の
Ｑ出力が入力されるANDゲート、そして、２３
はモード切換用の信号が発生する端子で、第２図
の出力端ａ，ｂまたはｃに相当する。出力端ａ，
ｂ，ｃのレベルは前述のようにハイレベル“Ｈ”、
ローレベル“Ｌ”の組み合わせにより７通りの検
査モードを規定する。以下では、端子２３がハイ
レベル“Ｈ”となる場合を説明するが、出力端
ａ，ｂ，ｃが全て“Ｈ”であることを意味するわ
けではない。少なくとも１つが“Ｈ”であれば、
いずれかの検査モードが規定される。 第４図は、第３図で示す回路の端子２１，１
９，１８、および２３のパルスP21，P19，P18、
およびP23のタイミングを例示する図である。 以上の構成からなる本発明の実施例モード切換
回路において、実動作モードでは、端子１８に
ANDゲート２０の出力が現れる。それは、１９
の入力レベルがハイレベルの期間だけクロツク信
号が出力され、それ以外はローレベルとなつてい
る。このため、シフトレジスタ１４を構成するＤ
フリツプフロツプ１５，１６，１７をクロツクの
立上がりエツジで動作するとすれば、Ｄ入力信号
P18はゲート２０を通過するため、CK入力信号
P21よりも時間よりも時間おくれが生じ（第４図、
Δt）、すなわち、CK入力信号P21がハイレベルに
なつた直後、Ｄ入力信号P18はまだローレベルで
あるため、そのＱ出力レベルもローレベルとな
り、LSIは実動作モードである。 ところで、このLSIを検査モードにするために
は、端子１８のレベルを、外部から別の信号を入
れて、ハイレベルに固定する（第４図、t1）。こ
れは、第３図中の抵抗より低インピーダンスでか
つ、クロツク信号の３個分より長い信号を印加す
ることによつて行う（第４図P18の破線）。このよ
うにして端子１８をハイレベルにすることによつ
てＤフリツプフロツプ１５，１６，１７は１クロ
ツクずつ時間遅れをもつて順次ハイレベルにな
り、３クロツク分の時間遅れの後（第４図、t2）
にANDゲート２２の全入力がハイレベルとなる。
したがつて、第４図P23の破線で示されるように
ANDゲート２２の出力端子２３のレベルがハイ
レベルとなる。 端子２３の出力レベルは上記の動作によつて、
検査モードであるハイレベルとなり、LSIに内蔵
させた検査回路が動作する。すなわち、端子１８
のレベルに基づいて端子２３には、LSIを実動作
モードあるいは検査モードとするモード切換信号
が発生する。 実動作モードで端子１８が、クロツク信号のオ
フされた時ハイレベルを出力する特性を持つ場合
には、図示したANDゲート２０，２２にかえて
ORゲートを用いるとともに、インバータを組み
合わせることにより同様のモード切換出力を発生
させることができる。 なお、図示した回路のシフトレジスタ１４のビ
ツト数は、適宜増減することが可能であるが、１
ビツトあるいは２ビツト構成とした場合、実動作
モードで出力端子８，９または１０にノイズが入
つた時に誤つてモードが切換えられる恐れがある
ので、３ビツト以上の構成とすることが望まし
い。 以上説明したように、本発明のLSI用モード切
換回路を内蔵するLSIでは、LSIのモード切換の
ため専用の端子を特別に付設する必要がなく、外
部端子数の増加にきびしい制限の課せられるLSI
に適用して大なる効果が奏される。 なお、以上の説明では、LSIを実動作モードと
検査モードに切換えるモード切換を例示したが、
他の制御にも利用可能であることは勿論である。
第１図は動作モード制御回路を内蔵する従来の
LSIの要部の構成と端子の関係を示す概要図、第
２図は本発明実施例のLSI用モード切換回路が付
加されたLSIの要部の構成と端子の関係を示す概
要図、第３図は本発明のLSI用モード切換回路の
構成を示すブロツク図、第４図は同回路の端子の
パルスタイミング図である。 １……LSI、２……動作モード制御回路、３，
４，５……検査モード用の外部信号入力端子、
６，７……動作モード指定信号出力端子、８，
９，１０……実動作モード時にクロツク信号を出
力するLSI端子、１１，１２，１３……LSI用モ
ード切換回路、１４……シフトレジスタ、１５，
１６，１７……立上がりエツジトリガＤフリツプ
フロツプ回路、１８……端子、１９……実動作モ
ードを規定する制御信号が印加される端子、２
０，２２……ANDゲート、２１……クロツクパ
ルス印加端子、２３……モード切換信号が発生す
る端子。
LSIの要部の構成と端子の関係を示す概要図、第
２図は本発明実施例のLSI用モード切換回路が付
加されたLSIの要部の構成と端子の関係を示す概
要図、第３図は本発明のLSI用モード切換回路の
構成を示すブロツク図、第４図は同回路の端子の
パルスタイミング図である。 １……LSI、２……動作モード制御回路、３，
４，５……検査モード用の外部信号入力端子、
６，７……動作モード指定信号出力端子、８，
９，１０……実動作モード時にクロツク信号を出
力するLSI端子、１１，１２，１３……LSI用モ
ード切換回路、１４……シフトレジスタ、１５，
１６，１７……立上がりエツジトリガＤフリツプ
フロツプ回路、１８……端子、１９……実動作モ
ードを規定する制御信号が印加される端子、２
０，２２……ANDゲート、２１……クロツクパ
ルス印加端子、２３……モード切換信号が発生す
る端子。
Claims (1)
- 【特許請求の範囲】 １ 実動作モードと検査モードを有する大規模集
積回路において、 実動作モード時に内部で発生するクロツク信号
と、それをオン／オフする信号とを入力し、クロ
ツク信号を、その出力端子に出力する第１ゲート
と、 前記第１ゲートの出力端子に接続され、外部と
信号の入出力可能な大規模集積回路端子と、 前記第１ゲートの出力端子に、その入力端子が
接続された所定ビツトの遅延回路と、 前記遅延回路の各ビツトの出力が入力される第
２ゲートを有し、 前記大規模集積回路端子にモード切換のための
外部信号を入力した時、第２ゲートの出力に、実
動作モードから検査モードへ切換えるための信号
を発生する回路を、 同一基板上に作り込んだことを特徴とする大規
模集積回路用モード切換回路。 ２ 遅延回路がシフトレジスタである特許請求の
範囲第１項記載の大規模集積回路用モード切換回
路。 ３ 第１ゲート回路と第２ゲート回路がAND回
路である特許請求の範囲第１項記載の大規模集積
回路用モード切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6456780A JPS56160049A (en) | 1980-05-14 | 1980-05-14 | Mode change-over circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6456780A JPS56160049A (en) | 1980-05-14 | 1980-05-14 | Mode change-over circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56160049A JPS56160049A (en) | 1981-12-09 |
| JPH0330326B2 true JPH0330326B2 (ja) | 1991-04-30 |
Family
ID=13261930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6456780A Granted JPS56160049A (en) | 1980-05-14 | 1980-05-14 | Mode change-over circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56160049A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207648A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 集積回路のテストモ−ド設定回路 |
| JPS58194348U (ja) * | 1982-06-15 | 1983-12-24 | シャープ株式会社 | 燃焼器の燃焼筒 |
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1980
- 1980-05-14 JP JP6456780A patent/JPS56160049A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56160049A (en) | 1981-12-09 |
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