JPH05281303A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、少ない端子数で複数個の回路ブロ
ックのテストを容易に行うことが可能な半導体集積回路
を提供する。 【構成】 本発明は、複数個の回路ブロック１１乃至１
４を搭載するとともに各回路ブロック１１乃至１４から
の内部信号を信号選択回路により選択して出力端子２１
に送る半導体集積回路１において、制御入力端子４から
の制御信号の内容に応じて信号選択回路の選択動作を制
御する選択制御回路３と、制御信号の内容に応じて各回
路ブロック１１乃至１４及び選択制御回路３を初期状態
とする回路状態制御回路２とからなるテスト容易化回路
６を設けた。この構成により、少ない端子数でありなが
ら、いずれかの回路ブロック１１乃至１４からの内部信
号を信号選択回路により選択して出力端子に取り出すこ
とができ、所望の回路ブロック１１乃至１４の機能テス
トを速やかに実行できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テスト容易化回路を備
えた半導体集積回路に関するものである。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）は、微細加工
技術の進展に伴い、ますます大規模化、複雑化してきて
いる。このような状況に応じて半導体集積回路のテスト
時間は製造原価に反映することから原価削減を目的とし
た種々のテスト容易化設計が工夫されている。

【０００３】図３及び図４は従来の半導体集積回路のブ
ロック図である。図３は、内部にテスト容易化回路を包
含しない半導体集積回路１００を示すものである。この
半導体集積回路１００は、第１乃至第３の回路ブロック
１１、１２、１３と、これら第１乃至第３の回路ブロッ
ク１１、１２、１３と内部信号経路１６、１７、１８を
介して接続され、第１乃至第３の回路ブロック１１、１
２、１３からの各データを取り込んで演算処理を行う第
４の回路ブロック１４と、この第４の回路ブロック１４
の演算処理結果を出力端子２１に出力する内部信号経路
１９とを具備している。

【０００４】この半導体集積回路１００をテストする場
合、内部信号経路１６、１７、１８が出力端子２１に直
接接続されていないため、第１乃至第３の回路ブロック
１１、１２、１３の機能を確認するときには、第４の回
路ブロック１４を介して間接的に判断しなければなら
ず、この結果、第１乃至第３の回路ブロック１１、１
２、１３の故障箇所の発見が容易ではなく、テスト自体
もかなり複雑になるという問題がある。

【０００５】一方、図４に示す半導体集積回路１１０
は、半導体集積回路１００に対してテスト容易化回路を
付加したものである。すなわち、半導体集積回路１１０
は、半導体集積回路１００の構成に加えて、内部信号経
路１６、１７、１８から個別的に引き出したテスト信号
経路６１、７１、８１と、これらテスト信号経路６１、
７１、８１及び内部信号経路１９が各々接続されるセレ
クタ１５と、このセレクタ１５に対し制御信号経路２０
を介して接続された制御入力端子２２、２３と、出力端
子２１にセレクタ１５の出力データを送る出力信号経路
１９ａとからなるテスト容易化回路を付加している。

【０００６】この半導体集積回路１１０は、通常時には
制御入力端子２２、２３からセレクタ１５に送られる２
ビットの制御データによりこのセレクタ１５が動作し、
内部信号経路１９から送られてくるデータを出力信号経
路１９ａを介して出力端子２１に出力する。また、テス
ト時には、各回路ブロック１１、１２、１３、１４の機
能確認のため、制御入力端子２２、２３からセレクタ１
５に送られる２ビットの制御データによりこのセレクタ
１５が動作し、制御データで指定されるテスト信号経路
６１、７１、８１又は内部信号経路１９が選択される。

【０００７】図４に示す半導体集積回路１１０によれ
ば、テスト容易化回路の付加で各回路ブロック１１、１
２、１３、１４を選択的に出力端子２１に接続でき、テ
ストが簡略化され、故障箇所の発見も容易となる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た半導体集積回路１１０の場合、出力端子２１において
直接観測したい内部信号経路の数に応じた入力数をもつ
セレクタ１５を設けるとともに、制御入力端子２２、２
３から制御データを送って任意の内部信号を出力端子２
１に取り出すものである。

【０００９】したがって、回路規模が増大し、回路の機
能テストのために外部に取り出して観測すべき内部信号
の数が多い場合には、これに応じて本来不必要な制御入
力端子の数が多くなるという問題が生ずる。半導体集積
回路では、外部に引き出せる端子数に大きな制約がある
ことはいうまでもなく、特に大規模回路では本来の動作
に関係のない端子の数が増加することは設計上好ましく
はない。

【００１０】本発明は上記の事情に基づいてなされたも
のであり、少ない端子数で複数個の回路ブロックのテス
トを容易に行うことが可能な半導体集積回路を提供する
ことを目的とするものである。

【００１１】

【課題を解決するための手段】本発明は、複数個の回路
ブロックを搭載するとともに各回路ブロックからの内部
信号を信号選択手段により選択して出力端子に送る半導
体集積回路において、前記信号選択手段の選択動作を制
御する制御信号を入力する制御入力端子と、この制御入
力端子からの制御信号の内容に応じて前記信号選択手段
の選択動作を制御する選択制御手段と、前記制御信号の
内容に応じて前記各回路ブロック及び前記選択制御手段
を初期状態とする回路状態制御手段とを有するテスト容
易化回路を設けたものである。

【００１２】

【作用】以下に、上述した半導体集積回路の作用を説明
する。半導体集積回路の各回路ブロックの機能テストを
行うために、制御入力端子に制御信号を入力すると、選
択制御手段は制御信号の内容に応じて信号選択手段の選
択動作を制御する。また、回路状態制御手段は、制御入
力端子に入力された制御信号の内容に応じて各回路ブロ
ック及び選択制御手段を初期状態とする。制御入力端子
に入力された制御信号の内容、たとえば所定期間内の信
号数等に応じていずれかの回路ブロックからの内部信号
を信号選択手段の選択動作で出力端子に取り出す。この
結果、少ない端子数でありながら、所望の回路ブロック
の機能テストを速やかに実行できる。

【００１３】

【実施例】以下に本発明の一実施例である半導体集積回
路について図面を参照して説明する。図１は本発明の一
実施例である半導体集積回路のブロック図である。尚、
図１に示す半導体集積回路１において、図４に示す従来
の半導体集積回路１１０と同一の機能を有するものには
同一の符号を付することにより、その詳細な説明を省略
する。

【００１４】図１に示す半導体集積回路１は、第１乃至
第３の回路ブロック１１、１２、１３と、これら第１乃
至第３の回路ブロック１１、１２、１３と内部信号経路
１６、１７、１８を介して接続され、第１乃至第３の回
路ブロック１１、１２、１３からの各データを取り込ん
で演算処理を行う第４の回路ブロック１４と、この第４
の回路ブロック１４の演算処理結果を出力端子２１に出
力する内部信号経路１９と、内部信号経路１６、１７、
１８から個別的に引き出したテスト信号経路６１、７
１、８１と、これらテスト信号経路６１、７１、８１及
び内部信号経路１９が各々接続される信号選択回路とし
てのセレクタ１５と、出力端子２１にセレクタ１５の出
力データを送る出力信号経路１９ａとを有している。

【００１５】さらに、半導体集積回路１は、セレクタ１
５の選択動作を制御する制御信号を入力する制御入力端
子４と、所定の周期のクロック信号を入力するクロック
端子５と、制御信号の内容及びクロック信号を基に各回
路ブロック１１、１２、１３、１４をリセット状態とす
る回路状態制御回路２と、制御信号の内容に応じてセレ
クタ１５の選択動作を制御する選択制御回路３とからな
るテスト容易化回路６を具備している。

【００１６】回路状態制御回路２は、クロック端子５か
らのクロック信号２個に１個の割合で出力パルスを出す
Ｔ型フリップフロップ３７と、クロック端子５からのク
ロック信号とＴ型フリップフロップ３７からの出力パル
スとの論理積をとるアンド（ＡＮＤ）ゲート３９と、ク
ロック端子５からのクロック信号をクロック端子Ｃ32
に、制御入力端子４からの制御信号を入力端子Ｄ32に取
り込む第１のＤ型フリップフロップ３２と、アンドゲー
ト３９の出力パルスをクロック端子Ｃ33に、第１のＤ型
フリップフロップ３２の出力を入力端子Ｄ33に取り込む
第２のＤ型フリップフロップ３３と、第１のＤ型フリッ
プフロップ３２の出力と第２のＤ型フリップフロップ３
３との論理和をとるオア（ＯＲ）ゲート３８と、アンド
ゲート３９の出力パルスをクロック端子Ｃ34に、オアゲ
ート３８の出力を入力端子Ｄ34に取り込む第３のＤ型フ
リップフロップ３４とを具備している。

【００１７】そして、この第３のＤ型フリップフロップ
３４の出力端子Ｑ34から各回路ブロック１１乃至１４、
並びに後述する第４及び第５のＤ型フリップフロップ３
５，３６に各々信号を送って初期状態とする。

【００１８】選択制御回路３は、制御入力端子４からの
制御信号をクロック端子Ｃ35に取り込むとともに他方の
出力端子Ｑ´35を入力端子Ｄ35に接続し、かつ、ダイレ
クトセット端子ｓ´を具備する第４のＤ型フリップフロ
ップ３５と、この第４のＤ型フリップフロップ３５の出
力をクロック端子Ｃ36に取り込むとともに他方の出力端
子Ｑ´36を入力端子Ｄ36に接続し、かつ、ダイレクトセ
ット端子ｓ´を具備する第５のＤ型フリップフロップ３
６とを具備している。

【００１９】そして、第４、第５のＤ型フリップフロッ
プ３５、３６の一方の各出力端子Ｑ35，Ｑ36からセレク
タ１５に選択信号を送り、セレクタ１５を制御する。

【００２０】以下に、上記のように構成した半導体集積
回路１の作用を図２をも参照して説明する。尚、制御入
力端子４は、通常の回路動作におけるリセット信号入力
端子としての機能も兼備し、通常ハイレベルに保持され
ている。また、第４、第５のＤ型フリップフロップ３
５、３６の初期状態は、双方の出力端子Ｑ35，Ｑ36とも
ハイレベルに設定されているものとする。

【００２１】この初期状態では、セレクタ１５により内
部信号経路１９が選択されて、出力端子２１には第４の
回路ブロック１４からの出力データが出力信号経路１９
ａを経て送られている。

【００２２】この半導体集積回路１の各回路ブロック１
１、１２、１３、１４の機能テストを行うために、制御
入力端子４に図２に示す波形の制御信号を入力し、ま
た、クロック端子５に図２に示す波形のクロック信号を
入力する。すると、アンドゲート３９の出力は、図２に
示すようにクロック信号を１／２に分周した状態とな
る。このアンドゲート３９の出力の図２に示すａ期間内
に図２に示すように制御信号が１回変化したとすると、
選択制御回路３の第４、第５のＤ型フリップフロップ３
５、３６の各出力端子Ｑ35，Ｑ36からの選択信号は図２
に示すようにいずれもローに変化し、これにより、セレ
クタ１５は初期状態とは異なる信号経路、例えばテスト
信号経路６１、７１、８１のうちのテスト信号経路６１
を選択する。この結果、第１の回路ブロック１１からの
内部信号がテスト信号経路６１、セレクタ１５及び出力
信号経路１９ａを経て出力端子２１に送られることにな
り、第１の回路ブロック１１の機能テストを実行でき
る。

【００２３】同様にして、図２に示すａ期間内に図２の
点線で示すように制御信号が２回変化したとすると、第
４のＤ型フリップフロップ３５の各出力端子Ｑ35はハイ
に変化するが、第５のＤ型フリップフロップ３６の各出
力端子Ｑ36はローのままである。また、図２に示すａ期
間内に制御信号が３回変化したとすると、第４のＤ型フ
リップフロップ３５の各出力端子Ｑ35はローに変化し、
第５のＤ型フリップフロップ３６の各出力端子Ｑ36はハ
イに変化する。更に、図２に示すａ期間内に制御信号が
４回変化したとすると、双方の出力端子Ｑ35，Ｑ36とも
ハイとなり、初期状態と同じになる。したがって、図２
に示すａ期間内における制御信号の数により、セレクタ
１５を制御して、所望の内部信号経路を選択することが
できる。

【００２４】一方、回路状態制御回路２は、制御信号が
図２に示すようにｂ期間よりも長い期間ローレベルに保
持されると、制御信号がローレベルに保持された後の最
初のクロック信号により第１のＤ型フリップフロップ３
２の出力信号がハイになり、その後の最初のアンドゲー
ト３９の出力信号により第２のＤ型フリップフロップ３
３の出力信号がハイになる。これにより、オアゲート３
８の出力信号がローとなり、アンドゲート３９の次の出
力信号により第３のＤ型フリップフロップ３４の出力信
号がローになる。このローレベルの信号により、各回路
ブロック１１乃至１４をリセットし、また同時に第４、
第５のＤ型フリップフロップ３５、３６にダイレクトセ
ットがかかり、双方のＤ型フリップフロップ３５、３６
は初期状態のハイレベルにセットされる。これにより、
セレクタ１５には内部信号経路１９を指定する選択信号
が送られる。

【００２５】上述したように、本実施例の半導体集積回
路１によれば、回路状態制御回路２、選択制御回路３を
設けたことにより、制御入力端子４を制御信号とリセッ
ト信号の入力端子として共用することが可能となり、少
ない端子数でありながら、所望の回路ブロックの機能テ
ストを速やかに実行することができる。

【００２６】本発明は、上述した実施例に限定されるも
のではなく、その要旨の範囲内で種々の変形が可能であ
る。例えば、上述した実施例では、制御入力端子を独自
に設けた場合について説明したが、通常回路動作時にあ
る程度信号レベルが固定されている入力端子、例えば半
導体集積回路の既存のリセット端子を制御入力端子とし
て用いてもよい。このように、リセット端子と制御入力
端子が、１つの端子を共用することにより、半導体集積
回路全体の端子数を更に削減することができる。

【００２７】また、上述した実施例では、セレクタとし
て２ビット構成で４通りの選択が可能なものを用いた
が、内部信号経路の個数に応じてカウンタ回路を付加す
ることにより、選択数を増加することができる。

【００２８】更に、上述した実施例では、図２に示す一
のａ期間内に、制御信号がｎ回変化する場合について説
明したが、制御信号の変化はこれに限られるものではな
く、例えば一のａ期間内に制御信号を１回だけ変化させ
る場合でも、次のａ期間内にまた１回変化させれば、ａ
期間内に合計、制御信号が２回変化したことになる。し
たがって、一のａ期間内の制御信号の変化は１回だけで
も、ａ期間内の合計の制御信号の変化を３回、４回及び
ｎ回とすることができる。これにより、上述した実施例
と同様に、セレクタを制御して所望の内部信号経路を選
択することができる。

【００２９】

【発明の効果】以上説明した本発明によれば、信号選択
手段の選択動作を制御する制御信号を入力する制御入力
端子と、この制御入力端子からの制御信号の内容に応じ
て信号選択手段の選択動作を制御する選択制御手段と、
制御信号の内容に応じて各回路ブロック及び選択制御手
段を初期状態とする回路状態制御手段とを有するテスト
容易化回路を設けたことにより、少ない端子数で複数個
の回路ブロックの機能テストを容易に行うことが可能な
半導体集積回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路のブロ
ック図である。

【図２】本実施例回路における各部信号のタイミングチ
ャートである。

【図３】従来の半導体集積回路の一例を示すブロック図
である。

【図４】従来の半導体集積回路の他の例を示すブロック
図である。

【符号の説明】

１ 半導体集積回路 ２ 回路状態制御回路 ３ 選択制御回路 ４ 制御入力端子 ６ テスト容易化回路 １１ 第１の回路ブロック １２ 第２の回路ブロック １３ 第３の回路ブロック １４ 第４の回路ブロック １５ セレクタ ２１ 出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数個の回路ブロックを搭載するととも
   に各回路ブロックからの内部信号を信号選択手段により
   選択して出力端子に送る半導体集積回路において、前記
   信号選択手段の選択動作を制御する制御信号を入力する
   制御入力端子と、この制御入力端子からの制御信号の内
   容に応じて前記信号選択手段の選択動作を制御する選択
   制御手段と、前記制御信号の内容に応じて前記各回路ブ
   ロック及び前記選択制御手段を初期状態とする回路状態
   制御手段とを有するテスト容易化回路を設けたことを特
   徴とする半導体集積回路。
2. 【請求項２】 前記制御入力端子は、既存のリセット端
   子を用いたものである請求項１記載の半導体集積回路。