JP2001264389A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001264389A
JP2001264389A JP2000076056A JP2000076056A JP2001264389A JP 2001264389 A JP2001264389 A JP 2001264389A JP 2000076056 A JP2000076056 A JP 2000076056A JP 2000076056 A JP2000076056 A JP 2000076056A JP 2001264389 A JP2001264389 A JP 2001264389A
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勲 ▲高▼見
Isao Takami
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 通常動作中の内部信号の状態を随時保持して
読み出すことができるLSIを提供する。 【解決手段】 通常動作中にロジック部3,3から
出力される内部信号SA,SB,SCは、それぞれFF
51,52,53のデータ端子Dに与えられる。FF5
1〜53にイネーブル信号WEが与えられると、内部信
号SA〜SCはクロック信号CKの立ち上がりのタイミ
ングでFF51〜53に保持される。FF51〜53に
保持された内部信号は、モニタ信号OSA,OSB,O
SCとして、それぞれモニタ端子8,8,8から
出力される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路
(Large Scale Integrated Circuit、以下、「LSI」
という)、特に内部信号を観測するための回路を内蔵し
たLSIに関するものである。
【0002】
【従来の技術】従来、LSIの動作状態を外部から観測
するための技術として、次のようなものがあった。 (1) バウンダリ・スキャン方式 これは、ANSI/IEEE標準114.1に定められ
たもので、主としてLSIとこれを搭載したプリント基
板との間の電気的な接続状態を試験するために用いられ
るものである。各入出力端子と内部の論理回路との間
に、バウンダリ・スキャンセルと呼ばれる試験用の回路
を予め組み込んでおくものである。
【0003】バウンダリ・スキャンセルは、入出力端子
の信号を保持するフリップ・フロップ(以下、「FF」
という)と、この入出力端子と内部の論理回路間の接続
状態を切り替えるセレクタとで構成されている。また、
試験モード時に、各FF間を直列に接続してシフトレジ
スタを構成するスキャンパスと呼ばれる経路が、LSI
内部に設けられている。
【0004】試験モードでは、バウンダリ・スキャンセ
ルのセレクタによってFFが各入出力端子に接続される
と共に、各FF間がスキャンパスで直列に接続されてシ
フトレジスタが構成される。例えば、入力端子の接続状
態を試験する場合、各FFに一斉にラッチ信号を与え、
各入力端子のデータを対応するFFに保持する。続い
て、シフト信号でこれらのFFに保持されたデータをシ
フトして1ビットずつ直列に読み出し、所定のデータが
FFに保持されているか否かを調べ、接続状態の良否を
判定する。
【0005】また、出力端子の接続状態を試験する場合
には、シフト信号によってデータを順次直列にシフトレ
ジスタを構成するFFに送り出し、これらのFFから出
力端子に出力されるデータを調べ、接続状態の良否を判
定する。一方、通常動作モードにおいては、セレクタに
よってFFは各入出力端子から切り離される。これによ
り、各入出力端子は内部の論理回路に直接接続され、バ
ウンダリ・スキャンセルに影響されず、通常の動作が行
われる。
【0006】(2) スキャンセル・デザイン方式 これは、主としてLSI内部の動作を一時停止させて内
部信号を外部から観測及び制御するものである。LSI
内部に設けられたタイミング調整用のFFに代えて、ス
キャンセルと呼ばれる試験用のセレクタ付きFFを設け
るものである。またLSI内部には、各スキャンセル間
を直列に接続してシフトレジスタを構成するスキャンパ
スが設けられている。
【0007】例えば、LSI内部の動作を観測する場
合、通常動作モードで動作させ、観測したいタイミング
でクロック信号を停止する。これにより、その時点の各
部の信号がそれぞれ対応するスキャンセルに保持され
る。次に、試験モードに切り替えると、各スキャンセル
の間がスキャンパスで直列に接続されてシフトレジスタ
が構成される。続いて、シフト信号でこれらのスキャン
セルに保持されたデータをシフトして1ビットずつ直列
に読み出す。これにより、各部の状態を観測する事がで
きる。
【0008】また、試験モードで、シフト信号に従って
試験用のデータを直列に送り出し、シフトレジスタを構
成するスキャンセルに順次格納した後、通常動作モード
に切り替えれば、内部信号を試験用のデータで制御する
ことが可能になる。
【0009】(3) 観測端子 観測したい内部信号を、バッファアンプ等を介してLS
Iの観測端子に出力するように構成し、特定の内部信号
の状態を常時観測することができるようにしたものであ
る。
【0010】
【発明が解決しようとする課題】しかしながら、従来の
LSIでは、次のような課題があった。バウンダリ・ス
キャン方式及びスキャンセル・デザイン方式では、LS
Iの内部状態を観測するために、通常動作を中断してテ
ストモードに切り替える必要があり、状態の読み出しや
解析等に長時間が必要であった。また、観測端子では、
LSIの入出力端子数の制約から観測できる内部信号が
極めて限定され、十分な動作解析をすることが困難であ
った。
【0011】本発明は、前記従来技術が持っていた課題
を解決し、通常動作中の内部信号の状態を随時保持して
読み出すことができるLSIを提供するものである。
【0012】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第1の発明は、入力データに基づいて
データ処理を行い処理結果の出力データを出力するLS
Iにおいて、読み取りタイミングを示す制御信号に従っ
て前記データ処理中の内部信号を保持して外部に出力す
る内部信号出力手段を設けている。
【0013】第1の発明によれば、以上のようにLSI
を構成したので、次のような作用が行われる。LSIに
おいてデータ処理が行われているときに、読み取りタイ
ミングを示す制御信号が与えられると、このデータ処理
中の内部信号の状態が内部信号出力手段に保持されて、
外部に出力される。
【0014】第2の発明は、第1の発明のLSIにおけ
る内部信号出力手段を、制御信号に従って内部信号を保
持して出力する第1のFFと、前記第1のFFの出力側
に接続され、前記制御信号に従って該第1のFFの出力
信号を順次シフトして保持及び出力する単数または縦続
接続された複数の第2のFFと、選択信号に従って前記
第1または第2のFFの出力信号の内のいずれか1つを
選択して出力するセレクタとを有する構成にしている。
【0015】第2の発明によれば、次のような作用が行
われる。制御信号が与えられる毎に、LSIの内部信号
が第1及び第2のFFで構成されるシフトレジスタによ
って順次シフトして保持される。各FFに保持された内
部信号は、セレクタによって選択信号に従って選択され
て出力される。
【0016】第3の発明は、第1の発明のLSIにおけ
る内部信号出力手段を、制御信号に従って第1の内部信
号を保持して出力する第1のFFと、選択信号に従って
第2の内部信号または前記第1のFFの出力信号のいず
れか一方を選択して出力するセレクタと、前記制御信号
に従って前記セレクタの出力信号を保持して出力する第
2のFFとを有する構成にしている。
【0017】第3の発明によれば、次のような作用が行
われる。選択信号に従ってセレクタで第2の内部信号が
選択されると、第1及び第2のFFでは、制御信号に従
ってそれぞれ第1及び第2の内部信号が保持されて出力
される。また、選択信号に従ってセレクタで第1のFF
の出力信号が選択されると、第1及び第2のFFが縦続
接続されてシフトレジスタが構成される。これにより、
第1の内部信号が制御信号に従って順次シフトして保持
され、第1及び第2のFFから出力される。
【0018】
【発明の実施の形態】(第1の実施形態)図1は、本発
明の第1の実施形態を示すLSIの概略の構成図であ
る。このLSIは、外部から入力データIN1〜INm
が入力される入力端子1〜1と、クロック信号CL
Kが入力されるクロック端子2を有している。入力端子
〜1は、入力データIN1〜INmに基づいてデ
ータ処理の論理動作を行うロジック部3の入力側に接
続されている。ロジック部3の出力側は、ロジック部
の入力側に接続され、更に、このロジック部3
出力側にロジック部3の入力側が接続されている。ロ
ジック部3の出力側は、出力端子4 〜4に接続さ
れ、ここから処理結果の出力データOUT1〜OUTn
が出力されるようになっている。各ロジック部3〜3
には、クロック端子2から論理動作の基準タイミング
となるクロック信号CLKが与えられるようになってい
る。
【0019】このLSIは、例えば図に示すようにロジ
ック部3から出力される内部信号SA,SB、及びロ
ジック部3から出力される内部信号SCを、動作状態
の観測のために外部に出力する内部信号出力手段(例え
ば、内部信号出力部としてのFF)5,5,5
備えている。FF5〜5は同一構成で、データ端子
D、クロック端子C、イネーブル端子E、及び出力端子
Qを備えている。これらのFF5〜5は、イネーブ
ル端子Eにレベル“H”の信号が与えられているときに
動作が可能な状態となり、クロック端子Cの信号がレベ
ル“L”から“H”に変化した瞬間に、その時のデータ
端子Dの信号を保持して出力端子Qに出力するものであ
る。それ以外の条件では、FF5〜5に保持された
信号は一切変化しないようになっている。
【0020】FF5〜5のデータ端子Dには、ロジ
ック部3,3から内部信号SA,SB,SCが、そ
れぞれ与えられるようになっている。FF5〜5
クロック端子CはLSIの端子6に、イネーブル端子E
はこのLSIの端子7に、それぞれ共通接続されてい
る。更に、FF5〜5の出力端子Qは、それぞれモ
ニタ端子8,8,8に接続され、ここからモニタ
信号OSA,OSB,OSCが出力されるようになって
いる。
【0021】図2は、図1の動作の一例を示すタイムチ
ャートである。以下、この図2を参照しつつ、図1の動
作を説明する。外部からクロック端子2に、一定周期の
クロック信号CLKが与えられ、ロジック3〜3
供給される。また、入力端子1〜1に入力された入
力データIN1〜INmに従って、ロジック部3によ
るデータ処理が行われ、その処理結果が内部信号SA,
SB,…としてロジック部3へ出力される。ロジック
部3では、内部信号SA,SB,…に基づいて所定の
データ処理が行われ、その処理結果が内部信号SC,…
としてロジック部3へ出力される。更に、ロジック部
では、内部信号SC,…に基づいてデータ処理が行
われ、その処理結果が出力データOUT1〜OUTnと
して出力端子4〜4に出力される。
【0022】一方、端子6には一定周期のクロック信号
CKが与えられ、端子7には監視対象の内部信号SA,
SB,SCの読み取りタイミングを指定する制御信号
(例えば、イネーブル信号)WEが与えられる。クロッ
ク信号CK及びイネーブル信号WEは、FF5〜5
のクロック端子C及びイネーブル端子Eに、それぞれ共
通に与えられる。また、FF5,5,5のデータ
端子Dには、それぞれロジック部3,3から内部信
号SA,SB,SCが与えられる。
【0023】図2の周期T2において、イネーブル信号
WEが“H”になると、FF5〜5は動作可能な状
態となる。周期T2のほぼ中央でクロック信号CKが立
ち上がると、その時の内部信号SA〜SCの状態が、F
F5〜5にそれぞれ保持される。保持された内部信
号SA〜SCは、FF5〜5の各出力端子Qから、
モニタ信号OSA〜OSCとしてモニタ端子8〜8
に出力される。
【0024】周期T3〜T6の間、イネーブル信号WE
が“L”になると、FF5〜5の入力動作は禁止さ
れ、周期T2で保持された内部信号SA〜SCが、モニ
タ信号OSA〜OSCとしてそのまま継続して出力され
る。周期T7において、イネーブル信号WEが“H”に
なると、FF5〜5は再び動作可能な状態となる。
周期T7のほぼ中央でクロック信号CKが立ち上がる
と、それまで保持していた信号は消去され、その時の内
部信号SA〜SCの状態が、FF5〜5にそれぞれ
保持される。保持された内部信号SA〜SCは、FF5
〜5の各出力端子Qから、モニタ信号OSA〜OS
Cとしてモニタ端子8〜8に出力される。
【0025】以下同様に、イネーブル信号WEが“H”
のときに、クロック信号CKの立ち上がりに同期して内
部信号SA〜SCが保持され、モニタ信号OSA〜OS
Cとしてモニタ端子8〜8から出力される。
【0026】以上のように、この第1の実施形態のLS
Iは、イネーブル信号WEに従って、内部信号SA〜S
Cを保持して出力するFF5〜5を有するため、L
SIの通常動作を停止することなく、内部信号の状態を
随時保持して読み出すことができるという利点がある。
【0027】(第2の実施形態)図3は、本発明の第2
の実施形態を示す内部信号出力部の構成図である。この
内部信号出力部は、図1中のFF5等に代えて設けら
れるものであり、同図中の要素と共通の要素には共通の
符号が付されている。この内部信号出力部は、縦続接続
されてシフトレジスタを構成する4個のFF11,1
2,13,14を有しており、初段のFF11のデータ
端子Dに内部信号SAが与えられるようになっている。
各FF11〜14のクロック端子C及びイネーブル端子
Eは、LSIの端子6,7にそれぞれ共通接続されてい
る。
【0028】各FF11〜14の出力端子は、セレクタ
15のデータ端子D0〜D3に接続され、このセレクタ
15の選択端子SがLSIの端子16に接続されてい
る。セレクタ15は、選択端子Sに与えられる選択信号
SELに基づいてデータ端子D0〜D3の内の1つを選
択し、その信号を出力端子Oに出力するものである。セ
レクタ15の出力端子Oは、モニタ端子8に接続され
ている。
【0029】図4は、図3の動作の一例を示すタイムチ
ャートである。以下、この図4を参照しつつ、図3の動
作を説明する。図3中の端子6には一定周期のクロック
信号CKが与えられ、端子7には監視対象の内部信号S
Aの読み取りタイミングを指定するイネーブル信号WE
が与えられる。クロック信号CK、及びイネーブル信号
WEは、FF11〜14のクロック端子C、及びイネー
ブル端子Eに、それぞれ共通に与えられる。また、セレ
クタ15の選択端子Sには、端子16を介して外部から
選択信号SELが与えられる。
【0030】図4の周期T2〜T5において、イネーブ
ル信号WEが“H”になると、FF11〜14は動作可
能な状態となる。この時、選択信号SELが“0”であ
るとすると、セレクタ15ではデータ端子D0が選択さ
れ、初段のFF11から出力された信号SA0が、出力
端子Oに出力される。これにより、信号SA0が、モニ
タ信号OSAとしてモニタ端子8から出力される。
【0031】周期T2のほぼ中央でクロック信号CKが
立ち上がると、FF11〜13に保持された信号SA0
〜SA2は、それぞれFF12〜14にシフトされると
共に、その時の内部信号SAがFF11に保持される。
同様に、各周期T3〜T5のほぼ中央でクロック信号C
Kが立ち上がる度に、FF11〜13に保持された信号
SA0〜SA2が、それぞれFF12〜14に順次シフ
トされると共に、その時点の内部信号SAがFF11に
保持される。
【0032】周期T6において、イネーブル信号WEが
“L”になると、FF11〜14の入力動作は禁止さ
れ、周期T5で保持された信号SA0〜SA3がそのま
ま継続して出力される。周期T8において、選択信号S
ELが“1”に切り替えられると、セレクタ15ではデ
ータ端子D1が選択され、2段目のFF12から出力さ
れた信号SA1が、出力端子Oに出力される。これによ
り、信号SA0が、モニタ信号OSAとしてモニタ端子
から出力される。
【0033】同様に、周期T9,T10において、選択
信号SELが“2”,“3”に順次切り替えられると、
セレクタ15のデータ端子D2,D3が順次選択され
る。これにより、FF13,14に保持された信号SA
2,SA3が、モニタ信号OSAとしてモニタ端子8
から出力される。
【0034】以上のように、この第2の実施形態の内部
信号出力部は、イネーブル信号WEに従って内部信号S
Aを順次シフトして保持するFF11〜14を有してい
るので、LSIの通常動作における内部信号の状態を、
時系列的に随時保持して読み出すことができるという利
点がある。更に、FF11〜14に保持された信号SA
0〜SA3を選択出力するセレクタ15を有しているの
で、1つのモニタ端子8で、これらの信号SA0〜S
A3をモニタすることができるという利点がある。
【0035】(第3の実施形態)図5は、本発明の第3
の実施形態を示す内部信号出力部の構成図である。この
内部信号出力部は、図1中のFF5〜5に代えて設
けられるものであり、同図中の要素と共通の要素には共
通の符号が付されている。この内部信号出力部は、FF
の出力側をFF5の入力側に接続することができ
るように、セレクタ17を設けた構成となっている。
【0036】即ち、FF5の出力側は、モニタ端子8
に接続されると共に、セレクタ17のデータ端子D1
に接続されている。セレクタ17のデータ端子D0に
は、内部信号SBが与えられるようになっている。ま
た、セレクタ17の出力端子Oが、FF5の入力側に
接続されている。更に、セレクタ17の選択端子Sに
は、端子18を介して外部から選択信号SLが与えられ
るようになっている。その他の構成は、図1と同様であ
る。
【0037】図6は、図5の動作の一例を示すタイムチ
ャートである。以下、この図6を参照しつつ、図5の動
作を説明する。図6の周期T1〜T6において、選択信
号SLが“L”であると、セレクタ17はデータ端子D
0側に切り替えられる。これにより、内部信号SBがF
F5に与えられ、図1と同様の構成となり、同様の動
作が行われる。
【0038】周期T7〜T10において、選択信号SL
が“H”になると、セレクタ17はデータ端子D1側に
切り替えられる。これにより、内部信号SBが切り離さ
れ、FF5,5が縦続接続されて2段のシフトレジ
スタが構成される。シフトレジスタの動作は、第2の実
施形態で説明したとおりである。但し、シフトレジスタ
を構成するFF5,5の出力側は、セレクタを介さ
ずにそれぞれモニタ端子8,8に直接接続されてい
る。従って、FF5,5から出力される時系列信号
が、同時にモニタ信号OSA,OSBとして出力され
る。
【0039】以上のように、この第3の実施形態の内部
信号出力部は、2つのFF5,5 によって、それぞ
れ別の内部信号SA,SBを同時に保持するか、1つの
内部信号SAの時系列的な信号SA0,SA1を保持す
るかを選択するためのセレクタ17を有している。これ
により、第1及び第2の実施形態と同様の利点を合わせ
持つことができる。
【0040】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の(a)〜(f)のようなものがある。 (a) 図1において、ロジック部3〜3に対する
クロック信号CLKと、FF5〜5に対するクロッ
ク信号CKを別系統にしているが、同一のクロック信号
を用いても良い。 (b) 図1では3個のFF5〜5を示している
が、任意個数のFFを設けることができる。
【0041】(c) 図1ではFF5〜5の出力信
号を個別にモニタ端子8〜8から出力するようにし
ているが、セレクタ等を用いて共通のモニタ端子から選
択出力するようにしても良い。これにより、LSIの端
子数の増加を抑えることができる。 (d) 図3では、FF11〜14によって4段のシフ
トレジスタを構成しているが、シフトレジスタの段数は
任意である。
【0042】(e) 図5では、2つのFF5,5
をセレクタ17によって縦続接続できるようにしている
が、更に多数のFFを縦続接続できるように構成しても
良い。 (f) 図1、図3及び図5では、クロック信号CK,
CLKやイネーブル信号WEを外部から入力するように
構成しているが、内部で生成された信号を用いる場合も
ある。
【0043】
【発明の効果】以上詳細に説明したように、第1の発明
によれば、データ処理中の内部信号の状態を制御信号に
従って保持して外部に出力する内部信号出力手段を有し
ている。これにより、通常動作中の内部信号の状態を随
時保持して読み出すことができる。第2の発明によれ
ば、制御信号に従って内部信号を順次シフトして保持す
る第1及び第2のFFと、各FFに保持された内部信号
を選択信号に従って出力するセレクタを有している。こ
れにより、通常動作中の内部信号を時系列的に随時保持
して読み出すことができる。
【0044】第3の発明によれば、選択信号に従って第
1及び第2のFFを個別に、または縦続して内部信号に
接続するためのセレクタを有している。これにより、通
常動作中の内部信号を、状況に応じて適切に保持して読
み出すことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すLSIの概略の
構成図である。
【図2】図1の動作の一例を示すタイムチャートであ
る。
【図3】本発明の第2の実施形態を示す内部信号出力部
の構成図である。
【図4】図3の動作の一例を示すタイムチャートであ
る。
【図5】本発明の第3の実施形態を示す内部信号出力部
の構成図である。
【図6】図5の動作の一例を示すタイムチャートであ
る。
【符号の説明】
〜1 入力端子 3〜3 ロジック部 4〜4 出力端子 5〜5,11〜14 FF(フリップ・フロッ
プ) 6,7,16,18 端子 8〜8 モニタ端子 15,17 セレクタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 入力データに基づいてデータ処理を行い
    処理結果の出力データを出力する半導体集積回路におい
    て、 読み取りタイミングを示す制御信号に従って前記データ
    処理中の内部信号を保持して外部に出力する内部信号出
    力手段を設けたことを特徴とする半導体集積回路。
  2. 【請求項2】 前記内部信号出力手段は、 前記制御信号に従って前記内部信号を保持して出力する
    第1のフリップ・フロップと、 前記第1のフリップ・フロップの出力側に接続され、前
    記制御信号に従って該第1のフリップ・フロップの出力
    信号を順次シフトして保持及び出力する単数または縦続
    接続された複数の第2のフリップ・フロップと、 選択信号に従って前記第1または第2のフリップ・フロ
    ップの出力信号の内のいずれか1つを選択して出力する
    セレクタとを、 有することを特徴とする請求項1記載の半導体集積回
    路。
  3. 【請求項3】 前記内部信号出力手段は、 前記制御信号に従って第1の内部信号を保持して出力す
    る第1のフリップ・フロップと、 選択信号に従って第2の内部信号または前記第1のフリ
    ップ・フロップの出力信号のいずれか一方を選択して出
    力するセレクタと、 前記制御信号に従って前記セレクタの出力信号を保持し
    て出力する第2のフリップ・フロップとを、 有することを特徴とする請求項1記載の半導体集積回
    路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007265502A (ja) * 2006-03-28 2007-10-11 Elpida Memory Inc 半導体集積回路装置及びその試験方法
WO2009028034A1 (ja) * 2007-08-27 2009-03-05 Advantest Corporation 電子デバイスおよび診断装置

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