JP2007265502A - 半導体集積回路装置及びその試験方法 - Google Patents

Abstract

【課題】調節回路に影響を与えることなく、任意の時間での調節結果を取得することができる技術を提供すること。
【解決手段】本発明に係る半導体集積回路装置は、調節回路１と、その調節回路１の出力に接続されたラッチ回路３とを備える。調節回路１は、所定の回路２のパラメータを調節するための調節コードＡＣを生成し、その調節コードＡＣを所定の回路２に出力する。ラッチ回路３は、制御信号ＣＳに応じて、調節回路１から出力された調節コードＡＣをラッチする。
【選択図】図３

Description

本発明は、半導体集積回路に関する。特に、本発明は、自動調節機能を有する半導体集積回路装置及びその試験方法に関する。

図１は、自動調節回路を備える従来の半導体集積回路装置の構成を示すブロック図である。自動調節回路１０１は、任意回路１０２に関するパラメータを自動的に調節する回路である。例えば、任意回路１０２は、例えばＤＲＡＭに搭載されるデータ入出力回路の出力バッファであり、自動調節回路１０１は、その出力バッファの出力インピーダンスを自動的に調節する（例えば、特許文献１参照）。パラメータが自動調節されると、任意回路１０２は、適正化された状態で動作する。

特開２００５−３９５４９号公報

本発明の目的は、調節回路を備える半導体集積回路装置において、その調節回路に影響を与えることなく、任意の時間での調節結果を取得することができる技術を提供することにある。

本発明の他の目的は、調節回路を備える半導体集積回路装置において、その調節回路の性能を自動調節動作中の任意の時間で試験することができる技術を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点において、半導体集積回路装置が提供される。その半導体集積回路装置は、調節回路（１）と、その調節回路（１）の出力に接続されたラッチ回路（３）とを備える。調節回路（１）は、所定の回路（２）のパラメータを調節するための調節コード（ＡＣ）を生成し、その調節コード（ＡＣ）を所定の回路（２）に出力する。ラッチ回路（３）は、制御信号（ＣＳ）に応じて、調節回路（１）から出力された調節コード（ＡＣ）をラッチする。

ラッチ回路（３）は、調節回路（１）と所定の回路（２）との間に介在していてもよい。その場合、ラッチ回路（３）は、制御信号（ＣＳ）に応じて、調節コード（ＡＣ）をラッチする、又は、調節コード（ＡＣ）を所定の回路（２）に伝送する。また、ラッチ回路（３）は、調節回路（１）と所定の回路（２）とをつなぐ経路とは異なる経路で、調節回路（１）に接続されていてもよい。

本発明に係る半導体集積回路装置は、ラッチ回路（３）に接続された外部出力回路（４）を更に備えてもよい。その外部出力回路（４）は、ラッチ回路（３）によりラッチされた調節コード（ＡＣ）を外部に出力する。

本発明に係る半導体集積回路装置は、ラッチ回路（３）に接続されたレジスタ回路（５）を更に備えてもよい。そのレジスタ回路（５）は少なくとも１つのレジスタを含み、ラッチ回路（３）によりラッチされた調節コード（ＡＣ）を格納する。好適には、レジスタ回路（５）は、複数のレジスタを含んでいる。その複数のレジスタは、ラッチ回路（３）がラッチした複数の調節コード（ＡＣ）を、時系列で格納することができる。

本発明に係る半導体集積回路装置は、選択回路（６）を更に備えてもよい。その選択回路（６）は、レジスタ回路（５）に格納された複数の調節コード（ＡＣ）のうち１つを選択し、選択された１つの調節コード（ＡＣ’）を所定の回路（２）に出力する。

本発明に係る半導体集積回路装置は、レジスタ回路（５）に接続された外部出力回路（７）を更に備えてもよい。その外部出力回路（７）は、レジスタ回路（５）に格納された調節コード（ＡＣ）を外部に出力する。

上記調節回路（１）は、例えば、所定の回路（２）のインピーダンスを調節するインピーダンス調節回路（１）である。また、それら所定の回路（２）及び調節回路（１）は、ＤＲＡＭに搭載されていてもよい。

本発明の第２の観点において、半導体集積回路装置の試験方法が提供される。その試験方法は、（Ａ）調節回路（１）が、所定の回路（２）のパラメータを調節するための調節コード（ＡＣ）を生成し、その調節コード（ＡＣ）を所定の回路（２）に出力するステップと、（Ｂ）ラッチ回路（３）が、制御信号（ＣＳ）に応じて、出力された調節コード（ＡＣ）をラッチするステップと、（Ｃ）ラッチされた調節コード（ＡＣ）に基づいて、調節回路（１）の性能を試験するステップとを有する。また、本発明に係る試験方法は、（Ａ）調節回路（１）が、所定の回路（２）のパラメータを調節するための調節コード（ＡＣ）を生成し、その調節コード（ＡＣ）を所定の回路（２）に出力するステップと、（Ｂ）ラッチ回路（３）が、制御信号（ＣＳ）に応じて、出力された調節コード（ＡＣ）をラッチするステップと、（Ｃ）レジスタ回路（５）が、ラッチされた調節コード（ＡＣ）を格納するステップと、（Ｄ）格納された調節コード（ＡＣ）に基づいて、調節回路（１）の性能を試験するステップとを有してもよい。

本発明によれば、調節回路を備える半導体集積回路装置が提供される。その半導体集積回路装置によれば、調節回路に影響を与えることなく、任意の時間での調節結果を取得することが可能となる。また、その調節回路の性能を、自動調節動作中の任意の時間で試験することが可能となる。

添付図面を参照して、本発明に係る半導体集積回路装置及びその試験方法を説明する。

１．自動調節回路
本発明に係る半導体集積回路装置は、自動調節回路を備えている。その半導体集積回路装置としては、ＤＲＡＭやＳＤＲＡＭが例示される。この場合、自動調節回路は、例えばＤＲＡＭに搭載されるデータ入出力回路の出力バッファの出力インピーダンスを自動的に調節する。

図２は、出力インピーダンスを調節する自動出力インピーダンス調節回路（ＺＱ回路）の一例を示している。そのＺＱ回路１は、ジェネレータ１１、レプリカ回路１２，１５，１６、抵抗１３、比較回路１４，１７、制御回路１８、及びカウンタ１９を有している。

ジェネレータ１１は、電源電圧ＶＤＤＱの半分の電圧（ＶＤＤＱ／２）を生成する電源である。そのジェネレータ１１の出力電圧は、比較回路１４，１７に入力される。レプリカ回路１２，１５，１６は、調節対象である出力バッファと同等に形成された模造回路であり、それらの出力端子は、比較回路１４，１７に接続されている。また、抵抗１３（例えば２４０Ω）の一端は、グランドに接続されており、その他端は、レプリカ回路１２の出力に接続されている。比較回路１４，１７は、レプリカ回路１２，１５，１６側から入力される電圧とジェネレータ１１が生成する電圧（ＶＤＤＱ／２）との比較を行う電圧比較回路である。制御回路１８は、比較回路１４，１７から出力される比較結果に基づいて、出力インピーダンスの調節をコントロールする。

ＺＱモード（自動出力インピーダンス調節モード）に設定されると、ＺＱ回路１は次のように動作する。比較回路１４は、抵抗１３とＰｃｈ側レプリカ回路１２とによる抵抗分圧と、ジェネレータ１１が生成する電圧ＶＤＤＱ／２との比較を行う。制御回路１８は、その比較結果に応じて、レプリカ回路１２の出力インピーダンスを増加させる第１信号、あるいは、その出力インピーダンスを減少させる第２信号を生成する。この第１信号あるいは第２信号は、Ｐｃｈ側レプリカ回路１２にフィードバックされる。また、生成される第１信号あるいは第２信号の数は、制御回路１８内のカウンタ１９によってカウントされる。

Ｐｃｈ側レプリカ回路１２にフィードバックされた第１信号あるいは第２信号により、その出力インピーダンスが変わる。比較回路１４に入力される電圧が一致するまで、フィードバックにより出力インピーダンスが変更される。その間、制御回路１８内のカウンタ１９は、カウント動作を続ける。その結果、Ｐｃｈ側レプリカ回路１２の抵抗値が、抵抗１３の値（２４０Ω）に自動的に調節される。同様に、比較回路１７によって、Ｎｃｈ側レプリカ回路１６の抵抗値も、２４０Ωに自動的に調節される。

ＺＱ回路１内の処理が終了した時、カウンタ１９が保持しているカウント値は、調節処理の結果を示している。ＺＱ回路１は、それら調節処理結果であるカウント値を、「調節コードＡＣ」として出力バッファに供給する。このように、ＺＱ回路１は、出力バッファの出力インピーダンスを調節するための調節コードＡＣを自動的に生成し、その調節コードＡＣを各出力バッファに分配する。出力バッファの出力インピーダンスは、その調節コードＡＣに応じて所望の値に調節される。

２．第１の実施の形態
図３は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。その半導体集積回路装置は、自動調節回路１、任意回路２、ラッチ回路３及び外部出力回路４を備えている。半導体集積回路装置が自動調節モードに設定されると、自動調節回路１は、任意回路２のパラメータを調節するための「調節コードＡＣ」を生成し、その調節コードＡＣを任意回路２に出力する。例えば、自動調節回路１は、図２に示されたＺＱ回路であり、任意回路２は、データ入出力回路中の出力バッファである。その場合、自動調節回路１は、出力バッファの出力インピーダンスを調節するための調節コードＡＣを、その出力バッファに供給する。

図３において、ラッチ回路３は、自動調節回路１と任意回路２との間に介在している。半導体集積回路装置が自動調節モードに設定されると、ラッチ回路３は、自動調節回路１から出力される調節コードＡＣを受け取る。そして、ラッチ回路３は、制御信号ＣＳに応じて、その調節コードＡＣをラッチする、あるいは、その調節コードＡＣをそのまま任意回路２に伝送する。

ユーザは、自動調節モード中の任意のタイミングで、制御信号（制御トリガ）ＣＳを活性化することができる。制御信号ＣＳが活性化されると、ラッチ回路３が機能し、その時の調節コードＡＣ（自動調節結果）がラッチ回路３により保持される。ここで、ラッチ回路３は自動調節回路１の外部に設けられるため、ラッチ回路３によるラッチ動作が自動調節回路１に影響を与えることはない。このように、本実施の形態によれば、自動調節回路１に影響を与えることなく、任意の時間での調節コードＡＣ（調節結果）を取得することが可能となる。

また、ユーザは、ラッチ回路３によって保持された任意時間での調節コードＡＣを、適宜活用することができる。例えば図３において、ラッチ回路３に接続された外部出力回路４が設けられている。その外部出力回路４は、ラッチ回路３で保持されている調節コードＡＣを、外部に接続された測定器に出力することができる。その測定器あるいはユーザは、外部に出力された調節コードＡＣに基づいて、任意時間における自動調節回路１の性能・特性を試験することが可能となる。従来、外部測定器を自動調節機能と連動して動作させることができなかったため、自動調節機能の性能を任意の時間で試験することはできなかった。しかしながら、本実施の形態によれば、自動調節処理中の任意の時間でラッチされたデータを外部に出力することによって、その時点での自動調節機能の特性を試験することが可能となる。

更に、制御信号ＣＳが活性化された後は調節コードＡＣが任意回路２に転送されないため、自動調節回路１が調節処理を続けていても、任意回路２は全く影響を受けない。これによる効果は次の通りである。自動調節動作が完了する前に、任意回路２に対して他の動作が指定される場合を考える。例えば、外部ノイズなどによる影響で、自動調節処理時間が予定より長くなり、仕様で規定された時間をオーバーする可能性がある。その場合、ユーザが、任意回路２に対して別の動作を指定することもある（これは仕様で規定された時間の後なので許される行為である）。そのような場合、継続中の自動調節処理が、指定された別の動作を妨害し、不具合を発生させる可能性がある。しかしながら、本実施の形態によれば、自動調節処理の結果の更新を、任意の時間で停止させることが可能である。従って、ユーザが外部から別の動作を指定したとしても、自動調節回路１が悪影響を与えることを回避することが可能となる。

以上に説明されたように、本実施の形態によれば、自動調節処理中の任意の時間で、自動調節処理の結果を保持することができる。その保持された値を活用することによって、任意の時間における自動調節機能の特性を試験することが可能となる。また、保持された値を、次の自動調節処理の開始点として利用することも可能である。また、保持された値を自動調節回路１の制御回路１８にフィードバックすることによって、自動調節機能を最適化することも可能である。更に、ラッチ回路３を用いて調節コードＡＣの更新を任意の時間で停止させることによって、自動調節回路１が別の動作に悪影響を与えることを防止することが可能となる。

図４は、本実施の形態に係る半導体集積回路装置の変形例を示している。図４において、ラッチ回路３は、自動調節回路１と任意回路２との間に介在していない。ラッチ回路３は、自動調節回路１と任意回路２とをつなぐ経路とは異なる経路で、自動調節回路１の出力に接続されている。この場合、自動調節回路１と任意回路２に一切の影響を与えることなく、ラッチ回路３を使用し、任意の時間での調節コードＡＣ（調節結果）を取得することが可能となる。

図３に示された場合と同様に、ユーザは、ラッチ回路３によって保持された任意時間での調節コードＡＣを、適宜活用することができる。例えば、ラッチ回路３に接続された外部出力回路４は、ラッチ回路３で保持されている調節コードＡＣを、外部に接続された測定器に出力する。その測定器あるいはユーザは、外部に出力された調節コードＡＣに基づいて、任意時間における自動調節回路１の性能・特性を試験することが可能となる。

３．第２の実施の形態
図５は、本発明の第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。図５において、第１の実施の形態における構成と同様の構成には同一の符号が付され、重複する説明は適宜省略される。

図５に示された半導体集積回路装置は、自動調節回路１、任意回路２、ラッチ回路３、レジスタ回路５、選択回路６、及び外部出力回路７を備えている。ラッチ回路３は、自動調節回路１と任意回路２との間に介在している。半導体集積回路装置が自動調節モードに設定されると、ラッチ回路３は、自動調節回路１から出力される調節コードＡＣを受け取る。そして、ラッチ回路３は、制御信号ＣＳに応じて、その調節コードＡＣをラッチする、あるいは、その調節コードＡＣをそのまま任意回路２に伝送する。

本実施の形態によれば、そのラッチ回路３に接続されるレジスタ回路５が設けられている。そのレジスタ回路５は、少なくとも１つのレジスタを含んでおり、ラッチ回路３でラッチされた調節コードＡＣを格納する。レジスタ回路５が複数のレジスタを含む場合、それら複数のレジスタは、ラッチ回路３が複数のタイミングでラッチした複数の調節コードＡＣをそれぞれ格納する。すなわち、異なるタイミングでの複数の調節コードＡＣが、時系列的にレジスタ回路５に格納される。このように、本実施の形態によれば、自動調節回路１に影響を与えることなく、異なるタイミングでの調節コードＡＣ（調節結果）を取得し活用することが可能となる。

例えば、図５において、レジスタ回路５に接続される選択回路６が設けられている。その選択回路６は、レジスタ回路５に格納された複数の調節コードＡＣのうち１つを選択し、選択された調節コードＡＣ’を任意回路２に出力する。任意回路２のパラメータは、選択回路６から供給された調節コードＡＣ’によって調節される。このように、レジスタ回路５を利用することによって、任意回路２の調節をフレキシブルに行うことが可能となる。

また、図５において、レジスタ回路５に接続された外部出力回路７が設けられている。その外部出力回路７は、レジスタ回路５に格納されている少なくとも１つの調節コードＡＣを、外部に接続された測定器に出力することができる。その測定器あるいはユーザは、外部に出力された調節コードＡＣに基づいて、任意時間における自動調節回路１の性能・特性を試験することが可能となる。特に、時系列で並ぶ複数の調節コードＡＣが外部に出力される場合、自動調節回路１の試験精度が向上する。

更に、制御信号ＣＳが活性化された後は調節コードＡＣが任意回路２に転送されないため、自動調節回路１が調節処理を続けていても、任意回路２は全く影響を受けない。よって、自動調節動作が完了する前にユーザが外部から別の動作を指定したとしても、自動調節回路１がその別の動作に悪影響を与えることが防止される。

以上に説明されたように、本実施の形態によれば、自動調節処理中の異なるタイミングでの調節コードＡＣ（調節結果）を、レジスタ回路５に格納することができる。格納された値を活用することによって、自動調節機能の時系列的な特性を試験することが可能となる。また、レジスタ回路５に格納された任意の値を、次の自動調節処理の開始点として利用することも可能である。また、格納された値を自動調節回路１の制御回路１８にフィードバックすることによって、自動調節機能を最適化することも可能である。更に、ラッチ回路３を用いて調節コードＡＣの更新を停止させることによって、自動調節回路１が別の動作に悪影響を与えることを防止することが可能となる。

図６は、本実施の形態に係る半導体集積回路装置の変形例を示している。図６において、ラッチ回路３は、自動調節回路１と任意回路２との間に介在していない。ラッチ回路３は、自動調節回路１と任意回路２とをつなぐ経路とは異なる経路で、自動調節回路１の出力に接続されている。この場合、自動調節回路１と任意回路２に一切の影響を与えることなく、ラッチ回路３を使用し、任意の時間での調節コードＡＣ（調節結果）を取得することが可能となる。レジスタ回路５は、異なるタイミングでの複数の調節コードＡＣを、時系列的に格納することができる。

図５に示された場合と同様に、ユーザは、レジスタ回路５に格納された調節コードＡＣを、適宜活用することができる。例えば、選択回路６は、レジスタ回路５に格納された複数の調節コードＡＣのうち１つを選択し、選択された調節コードＡＣ’を任意回路２に出力することができる。また、外部出力回路７は、レジスタ回路５に格納された調節コードＡＣを、外部に接続された測定器に出力することができる。出力された調節コードＡＣに基づいて、任意時間における自動調節回路１の性能・特性を試験することが可能となる。特に、時系列で並ぶ複数の調節コードＡＣが外部に出力される場合、自動調節回路１の試験精度が向上する。

尚、ラッチ回路３を活性化させる制御信号ＣＳは、外部信号（コマンド、アドレス）の組合せから生成されてもよい。また、制御信号ＣＳは所定のレジスタに予め格納されていてもよい。

図１は、自動調節回路を備える従来の半導体集積回路装置の構成を示すブロック図である。 図２は、自動調節回路としての出力インピーダンス調節回路の構成例を示すブロック図である。 図３は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 図４は、第１の実施の形態に係る半導体集積回路装置の変形例を示すブロック図である。 図５は、本発明の第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 図６は、第２の実施の形態に係る半導体集積回路装置の変形例を示すブロック図である。

符号の説明

１ 自動調節回路
２ 任意回路
３ ラッチ回路
４ 外部出力回路
５ レジスタ回路
６ 選択回路
７ 外部出力回路
１１ ジェネレータ
１２ Ｐｃｈ側レプリカ回路
１３ 抵抗
１４ 比較回路
１５ Ｐｃｈ側レプリカ回路
１６ Ｎｃｈ側レプリカ回路
１７ 比較回路
１８ 制御回路
１９ カウンタ
ＡＣ 調節コード
ＣＳ 制御信号

Claims (12)

1. 所定の回路のパラメータを調節するための調節コードを生成し、前記調節コードを前記所定の回路に出力する調節回路と、
   前記調節回路の出力に接続され、制御信号に応じて、前記出力された調節コードをラッチするラッチ回路と
   を備える
   半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   前記ラッチ回路は、前記調節回路と前記所定の回路との間に介在し、前記制御信号に応じて、前記調節コードをラッチする、又は前記調節コードを前記所定の回路に伝送する
   半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置であって、
   前記ラッチ回路は、前記調節回路と前記所定の回路とをつなぐ経路とは異なる経路で、前記調節回路に接続されている
   半導体集積回路装置。
4. 請求項１乃至３のいずれかに記載の半導体集積回路装置であって、
   前記ラッチ回路に接続され、前記ラッチされた調節コードを外部に出力する外部出力回路を更に備える
   半導体集積回路装置。
5. 請求項１乃至３のいずれかに記載の半導体集積回路装置であって、
   前記ラッチ回路に接続され、前記ラッチされた調節コードを格納する少なくとも１つのレジスタを含むレジスタ回路を更に備える
   半導体集積回路装置。
6. 請求項５に記載の半導体集積回路装置であって、
   前記レジスタ回路は、複数のレジスタを含み、
   前記複数のレジスタは、前記ラッチ回路がラッチした複数の調節コードを時系列で格納する
   半導体集積回路装置。
7. 請求項６に記載の半導体集積回路装置であって、
   前記格納された複数の調節コードのうち１つを選択し、前記選択された１つの調節コードを前記所定の回路に出力する選択回路を更に備える
   半導体集積回路装置。
8. 請求項５乃至７のいずれかに記載の半導体集積回路装置であって、
   前記レジスタ回路に接続され、前記格納された調節コードを外部に出力する外部出力回路を更に備える
   半導体集積回路装置。
9. 請求項１乃至８のいずれかに記載の半導体集積回路装置であって、
   前記調節回路は、前記所定の回路のインピーダンスを調節するインピーダンス調節回路である
   半導体集積回路装置。
10. 請求項９に記載の半導体集積回路装置であって、
    前記所定の回路及び前記調節回路は、ＤＲＡＭに搭載されている
    半導体集積回路装置。
11. 半導体集積回路装置の試験方法であって、
    前記半導体集積回路装置は、所定の回路のパラメータを調節する調節回路と、ラッチ回路とを備え、
    前記試験方法は、
    （Ａ）前記調節回路が、前記所定の回路のパラメータを調節するための調節コードを生成し、前記調節コードを前記所定の回路に出力するステップと、
    （Ｂ）前記ラッチ回路が、制御信号に応じて、前記出力された調節コードをラッチするステップと、
    （Ｃ）前記ラッチされた調節コードに基づいて、前記調節回路の性能を試験するステップと
    を有する
    半導体集積回路装置の試験方法。
12. 半導体集積回路装置の試験方法であって、
    前記半導体集積回路装置は、所定の回路のパラメータを調節する調節回路と、ラッチ回路と、レジスタ回路とを備え、
    前記試験方法は、
    （Ａ）前記調節回路が、前記所定の回路のパラメータを調節するための調節コードを生成し、前記調節コードを前記所定の回路に出力するステップと、
    （Ｂ）前記ラッチ回路が、制御信号に応じて、前記出力された調節コードをラッチするステップと、
    （Ｃ）前記レジスタ回路が、前記ラッチされた調節コードを格納するステップと、
    （Ｄ）前記格納された調節コードに基づいて、前記調節回路の性能を試験するステップと
    を有する
    半導体集積回路装置の試験方法。

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