KR100925372B1 - 반도체 집적 회로의 테스트 장치 및 이를 이용한 테스트방법 - Google Patents

반도체 집적 회로의 테스트 장치 및 이를 이용한 테스트방법 Download PDF

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Abstract

개시된 본 발명은 반도체 집적 회로의 테스트 장치로서 테스트 신호 및 퓨즈 커팅 여부에 응답하여 제 1 테스트 조합 신호를 출력하는 제 1 테스트 조합 신호 생성부, 테스트 코드 신호를 입력받고, 상기 테스트 신호에 응답하여 제 1 래치 신호를 출력하는 신호 전달 제어부, 상기 제 1 래치 신호와 상기 테스트 신호에 응답하여 제 2 테스트 조합 신호를 출력하는 제 2 테스트 조합 신호 생성부, 및 상기 제 1 테스트 조합 신호와 상기 제 2 테스트 조합 신호에 응답하여 출력 신호를 출력하는 제 1 신호 조합부를 포함한다.
Figure R1020080003808
TCM 모드, 테스트 모드, 테스트 방법

Description

반도체 집적 회로의 테스트 장치 및 이를 이용한 테스트 방법{Test Apparatus of Semiconductor Integrated Circuit and Method using The same}
본 발명은 반도체 집적 회로로서, 보다 구체적으로는 단계별 트리밍이 가능한 테스트 모드를 동시에 수행하는 테스트 장치 및 이를 이용한 테스트 방법에 관한 것이다.
반도체 집적 회로는 회로의 특성 분석 또는 회로의 특성을 설계 목표에 적합 시키기 위하여 여러 가지 테스트 모드(Test Mode)를 사용한다. 하나의 테스트 모드를 실행함으로써 회로의 특성은 일정한 양만큼 변하기 때문에 이러한 회로의 특성에 대한 효과를 다양하게 실험하려면, 여러 개의 테스트 모드를 사용하여야 한다. 이때, 회로가 복잡해지고, 레이아웃 면적이 증가하게 된다.
이러한 문제를 해결하기 위하여 n 개의 신호를 조합하여 2^n 개의 코드를 생성하여 사용하는 방법이 고안되었다. 이러한 종류의 테스트 모드는 퓨즈와 연계되어 테스트 모드로 특성을 검증하고 상기 퓨즈를 커팅하여 회로의 동작을 바꾸는데 사용된다. 이러한 방법의 예로 펌핑 전압(VPP), 벌크 바이어스 전압(VBB), 코어 전압(VCORE) 등 전압 레벨(voltage trimming)을 트리밍하는 테스트 회로를 들 수 있 다. 상기 전압 레벨 테스트 회로는 설계 목표치에서 전압 레벨을 단계별로 높이거나 낮추어 테스트를 실행한다. 이러한 회로는 설계 시 전압 레벨을 이상적으로 설계를 하였으나, 웨이퍼에서 나온 결과가 목표 값에서 어긋날 경우, 전압 레벨의 트리밍이 필요하다. 실제 웨이퍼의 특성을 변경시키기 위한 퓨즈 커팅 이전에 전압 트리밍 테스트 모드(Voltage Trimming Test Mode)를 이용하여 레벨을 조정, 검증해야 한다. 예를 들어 4 개의 신호를 사용한다면, 16 개의 조합이 가능하고 이를 이용하여 전압 레벨을 16 단계로 조정하는 것이 가능하다. 상기와 같이 전압 레벨의 단계별로 조정하는 방식을TCM(Test Code Mode) 모드라 칭한다.
이러한, TCM 모드는 전압 레벨을 조정할 뿐만 아니라 센스 앰프의 스타트 시간(Start Time) 조절에도 사용되어 기준 스타트 시간 외에 상기 스타트 시간을 단계별로 빨리하거나 천천히 하도록 조정 할 수 있다.
종래의 테스트 장치는 상기 TCM 모드와 원하는 테스트(즉, VCORE, VBB, VPP, 센스 앰프의 스타트 시간 등등)에 대응하는 테스트 신호를 조합하면, 각각의 테스트의 목표 값으로 보정이 가능하다. 그러나, 한 가지의 테스트에서 TCM 모드를 사용하면, 다른 테스트 모드에서는 상기 TCM 모드를 사용할 수 없는 문제점이 발생한다. 예를 들면, 펌핑 전압(VPP) 레벨 트리밍을 하면서 코어 전압(VCORE)이나 벌크 바이어스 전압(VBB)을 트리밍 할 수 없고, 센스 앰프 스타트 시간 변경 실험을 같이 할 수 없다.
도 1은 종래의 기술에 따른 테스트 장치의 회로도이다.
도 1을 참조하면, 상기 종래의 테스트 장치는 접지 전압(VSS)을 입력받아 전 원 전압(VDD)을 공급하는 전원 공급부(10), 및 퓨즈(F) 커팅 여부에 응답하여 전원 전압(VDD)을 제 1 노드(N1)의 제공 여부를 제어하는 퓨즈부(20), 상기 제 1 노드(N1)와 연결되고, 리셋 신호(Reset)에 응답하여 초기화 시키기 위한 리셋부(30), 상기 제 1 노드(N1)의 신호를 입력받아 래치시켜 래치 신호(lat)를 출력하는 제 1 래치부(40), 상기 래치 신호(lat)와 테스트 신호(TM)를 논리 조합하여 테스트 조합 신호(Test_Com)를 출력하는 제 1 신호 조합부(50), 및 상기 테스트 조합 신호(Test_Com)와 테스트 코드(Test Code Mode 이하, TCM) 신호를 논리 조합하여 출력하는 제 2 신호 조합부(60)를 포함한다.
상기 전압 공급부(10)는 게이트가 접지 전압(VSS)을 입력받고, 소오스가 전원 전압(VDD)단과 연결되며, 드레인이 퓨즈(F)와 연결된 제 1 PMOS 트랜지스터(PM1)를 포함한다. 상기 제 1 PMOS 트랜지스터(PM1)는 접지 전압(VSS)에 의해 항상 턴온되어 있으므로 전압을 계속적으로 퓨즈(F)단으로 공급한다.
상기 퓨즈부(20)는 테스트 모드가 아닌 제품이 출시되는 노멀 모드 시 퓨즈(F)를 커팅한다. 상기 퓨즈부(20)는 상기 전압 공급부(10)와 제 1 노드(N1)에 사이에 구비되는 퓨즈(F)를 포함한다.
여기서, 테스트 모드가 아닌 경우를 노멀 모드로 정의한다. 상기 노멀 모드 시, 상기 테스트 신호(TM)와 TCM 신호(TCM)는 접지(VSS)단으로 접속되어 로우 레벨이 된다.
상기 퓨즈부(20)는 퓨즈(F)를 커팅 할 경우 전원 전압(VDD)을 제 1 노드(N1)로 공급하고, 상기 퓨즈(F)가 커팅되지 않았을 경우 전원 전압(VDD)의 공급을 차단 한다.
상기 리셋부(30)는 리셋 신호(Reset)에 따라 상기 제 1 노드(N1)의 전압 레벨을 제어한다. 상기 리셋 신호(Reset)는 로우 레벨에서 하이 레벨로 천이 하였다가 로우 레벨로 복귀하는 펄스 형태의 신호이다. 상기 리셋부(30)는 게이트가 상기 리셋 신호(Reset)를 입력받고, 드레인이 상기 제 1 노드(N1)와 연결되며, 소오스가 접지(VSS)단과 연결된 제 1 NMOS 트랜지스터(NM1)를 포함한다. 상기 리셋 신호(Reset)가 로우 레벨인 경우, 상기 제 1 NMOS 트랜지스터(NM1)는 턴오프 된다. 따라서, 상기 제 1 노드(N1)의 전압 레벨은 상기 전압 공급부(20)의 전압 공급 여부에 따라 결정된다. 상기 리셋 신호(Reset)가 하이 레벨이면, 상기 제 1 노드(N1)의 전압 레벨은 낮아진다. 상기 리셋 신호(Reset)가 로우 레벨로 전환되면, 상기 제 1 NMOS 트랜지스터(NM1)는 턴오프 된다. 이때, 상기 제 1 노드(N1)의 전압 레벨은 상기 제 2 PMOS 트랜지스터(PM2)의 전압 공급 여부에 따라 제어된다.
상기 제 1 래치부(40)는 상기 제 1 노드(N1)의 전압 레벨에 입력받아 래치 시켜 래치 신호(lat)로 출력한다. 상기 제 1 래치부(40)는 상기 제 1 노드(N1)의 신호를 반전시켜 출력하는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호를 게이트가 입력받고, 드레인이 상기 제 1 노드(N1)와 연결되며, 소오스가 접지(VSS)단과 연결된 제 2 NMOS 트랜지스터(NM2)를 포함한다. 상기 제 1 노드(N1)의 신호가 하이 레벨이면, 상기 제 1 인버터(IV1)는 상기 제 1 노드(N1)의 신호를 로우 레벨로 변환시키고, 상기 제 1 인버터(IV1)의 출력 신호는 상기 제 2 NMOS 트랜지스터(NM2)를 턴오프시킨다. 이때, 상기 제 1 래치부(40)는 래치동작을 수행하지 않고, 로우 레벨의 상기 래치 신호(lat)를 출력한다. 상기 제 1 노드(N1)의 신호가 로우 레벨이면, 상기 제 1 인버터(IV1)는 상기 제 1 노드(N1)의 신호를 하이 레벨로 변환시키고, 상기 제 2 NMOS 트랜지스터(NM2)를 턴온시킨다. 상기 제 1 노드(N1)의 전하는 접지(VSS)단으로 배출된다. 상기 제 1 노드(N1)의 전압 레벨은 더 낮아진다. 상기 제 1 인버터(IV1)와 상기 제 2 NMOS 트랜지스터(NM2)는 상기와 같은 래치 동작을 수행한다.
상기 제 1 신호 조합부(50)는 상기 테스트 신호(TM)와 상기 래치 신호(lat)의 반전 신호를 논리 조합하여 테스트 조합 신호(Test_Com)를 출력한다. 상기 제 1 신호 조합부(50)는 상기 래치 신호(lat)를 반전시켜 출력하는 제 2 인버터(IV2), 상기 제 2 인버터(IV2)의 출력 신호와 상기 테스트 신호(TM)를 입력받아 상기 테스트 조합 신호(Test_Com)를 출력하는 제 1 노아 게이트(NR1)를 포함한다.
상기 테스트 신호(TM)와 상기 래치 신호(lat)의 반전 신호가 모두 로우 레벨인 경우, 상기 하이 레벨의 테스트 조합 신호(Test_Com)를 출력하고, 상기 테스트 신호(TM) 또는 상기 래치 신호(lat)의 반전 신호 중 어느 하나라도 하이 레벨을 가지면, 상기 로우 레벨의 테스트 조합 신호(Test_Com)를 출력한다.
상기 제 2 신호 조합부(60)는 상기 테스트 조합 신호(Test_Com)와 TCM 신호(TCM)를 논리 조합하여 출력 신호(OUT)를 출력한다. 상기 제 2 신호 조합부(60)는 상기 테스트 조합 신호(Test_Com)와 상기 TCM 신호(TCM)를 입력받는 제 2 노아 게이트(NR2), 상기 제 2 노아 게이트(NR2)의 출력 신호를 반전 시켜 출력 신호(OUT)를 출력하는 제 3 인버터(IV3)를 포함한다. 상기 제 2 신호 조합부(60)는 상기 테스트 조합 신호(Test_Com)와 상기 TCM 신호(TCM)가 모두 로우 레벨이면, 상기 로우 레벨의 출력 신호(OUT)를 출력하고, 상기 테스트 조합 신호(Test_Com)와 상기 TCM 신호(TCM) 중 어느 하나라도 하이 레벨을 가지면, 상기 하이 레벨의 출력 신호(OUT)를 출력한다.
상기 테스트 신호(TM)는 테스트 모드 시 하이 레벨로 인에이블 되고, 노멀 모드 시 디스에이블 되는 신호이다.
보다 구체적으로 설명하면, 테스트 모드 시, 상기 하이 레벨의 테스트 신호(TM)를 입력받는 제 1 노아 게이트(NR1)는 로우 레벨의 신호를 출력하므로, 상기 테스트 조합 신호(Test_Com)에 상관없이 상기 TCM 신호(TCM)의 레벨과 동일한 출력 신호(OUT)를 출력한다.
노멀 모드 시 퓨즈(F)를 커팅 여부에 따라 제품을 출하 시에 목표 값을 만족하도록 단계를 테스트 모드로 조정한 다음, 퓨즈(F) 커팅을 함으로써 테스트 모드에서 조정된 값의 코드로 셋팅한다.
노멀 모드 시, 상기 출력 신호(OUT)는 상기 테스트 조합 신호(Test_Com)에 의해 레벨이 결정된다. 즉, 상기 퓨즈(F)를 커팅하지 않는 경우, 상기 제 1 노드(N1)에 전압이 공급되고, 제 1 노아 게이트(NR1)는 로우 레벨의 래치 신호(lat)를 반전 시킨 신호와 로우 레벨의 테스트 신호(TM)를 논리 조합하여 상기 로우 레벨의 테스트 조합 신호(Test_Com)를 출력한다. 따라서, 상기 출력 신호(OUT)는 로우 레벨이 된다.
노멀 모드 시, 상기 퓨즈(F)가 커팅된 경우, 위에서 설명한 바와 상반되는 경우이므로, 출력 신호(OUT)는 하이 레벨이 된다.
반도체 집적 회로의 테스트 장치는 여러 종류의 테스트를 동시에 수행하고자 할 때, 하나의 TCM 모드를 사용하여 테스트[예를 들어, 펌핑 전압 레벨 트리밍(VPP Level Trimming)]를 하고, 다른 테스트[벌크 바이어스 전압(VBB), 코어 전압(VCORE), 센스앰프 스타트 시간 조정(Sense Amplifier Start Time) 등등]에 대응하는 TCM 모드를 수행하려면, 많은 TCM 테스트 라인이 필요하게 된다. 즉, 소정 개수의 TCM 테스트 라인을 통해 테스트를 할 경우, 하나의 TCM 모드를 사용하여, 초기 테스트(예를 들어, 펌핑 전압 레벨 트리밍(VPP Level Trimming)를 하고, TCM 모드를 다시 셋팅하여 다른 테스트(예를 들어, 벌크 바이어스 전압(Vbb) 테스트)를 상기 초기 테스트에서 사용되었던 TCM 테스트 라인을 통해 수행한다고 가정하면, 초기의 테스트(예를 들어, 펌핑 전압 레벨 트리밍(VPP Level Trimming)의 값을 알지 못한다. 즉, 하나의 테스트에 대해서만 테스트 값을 알 수 있으므로, 동시에 여러 종류의 테스트를 수행하려면 그에 대응하는 복수의 TCM 테스트 라인이 필요하게 된다.
종래의 기술에 따른 반도체 집적 회로의 테스트 장치에는 TCM 모드를 사용하는 수십 개의 테스트가 존재한다. 만약, TCM 모드를 이용한 전압 트리밍 단계를 16 단계로 나누고, TCM 모드를 사용하는 10개의 테스트를 동시에 수행한다고 가정하면, 각각의 테스트에는 4개씩의 TCM 테스트 라인이 필요로 하며, 전체적으로 40개의 TCM 테스트 라인이 필요하다. 즉, 10개의 테스트를 동시에 TCM 모드를 사용하여 수행하려면, 40개의 TCM 테스트 라인(TCM Test Line)이 필요하므로 회로의 면적을 많이 차지하는 문제점을 발생시킨다.
본 발명에 따른 반도체 집적 회로의 테스트 장치는 단계 별 트리밍이 가능한 테스트 시, 필요한 테스트 라인 수를 감소시킴으로써 회로의 면적을 줄이는데 그 목적이 있다.
본 발명은 반도체 집적 회로의 테스트 장치로서, 테스트 신호 및 퓨즈 커팅 여부에 응답하여 제 1 테스트 조합 신호를 출력하는 제 1 테스트 조합 신호 생성부, 테스트 코드 신호를 입력받고, 상기 테스트 신호에 응답하여 제 1 래치 신호를 출력하는 신호 전달 제어부, 상기 제 1 래치 신호와 상기 테스트 신호에 응답하여 제 2 테스트 조합 신호를 출력하는 제 2 테스트 조합 신호 생성부, 및 상기 제 1 테스트 조합 신호와 상기 제 2 테스트 조합 신호에 응답하여 출력 신호를 출력하는 제 1 신호 조합부를 포함한다.
본 발명에 따른 반도체 집적 회로의 테스트 장치는 제 1 테스트 신호가 디스에이블되면 테스트 라인을 통해 제 1 테스트 코드 신호를 입력받아 래치하여 제 1 래치 신호를 생성하며, 상기 제 1 테스트 신호가 인에이블되면 상기 제 1 래치 신호를 제 1 출력 신호로서 출력하는 제 1 테스트 장치, 및 제 2 테스트 신호가 디스에이블되면 상기 테스트 라인을 통해 제 2 테스트 코드 신호를 입력받아 래치하여 제 2 래치 신호를 생성하며, 상기 제 2 테스트 신호가 인에이블되면 상기 제 2 래치 신호를 제 2 출력 신호로서 출력하는 제 2 테스트 장치를 포함하고, 상기 제 1 테스트 코드 신호는 제 1 테스트 신호보다 우선 인가되고, 상기 제 2 테스트 코드 신호는 상기 제 2 테스트 신호보다 우선 인가되는 것을 특징으로 한다.
본 발명에 따른 반도체 집적 회로의 테스트 방법은, 제 1 테스트 신호를 비활성화시켜 제 1 테스트 코드 신호를 테스트 라인으로부터 제 1 테스트 장치에 입력시키는 제 1 단계, 상기 제 1 테스트 장치에 입력된 상기 제 1 테스트 코드 신호를 래치하여 제 1 래치 신호를 생성하는 제 2 단계, 상기 제 1 테스트 신호를 활성화시켜 상기 제 1 래치 신호를 상기 제 1 테스트 장치로부터 출력시키는 제 3 단계, 제 2 테스트 신호를 비활성화시켜 제 2 테스트 코드 신호를 상기 테스트 라인으로부터 제 2 테스트 장치에 입력시키는 제 4 단계, 상기 제 2 테스트 장치에 입력된 상기 제 2 테스트 코드 신호를 래치하여 제 2 래치 신호를 생성하는 제 5 단계, 및 상기 제 2 테스트 신호를 활성화시켜 상기 제 2 래치 신호를 상기 제 2 테스트 장치로부터 출력시키는 제 6 단계를 수행한다.
본 발명에 따른 반도체 집적 회로의 테스트 장치는 단계 별 트리밍 가능한 여러 종류의 테스트를 동일한 테스트 라인을 통해 사용함으로써, 회로의 면적이 줄어드는 효과가 있다.
도 2는 본 발명에 따른 반도체 집적 회로의 테스트 장치의 블록도를 나타낸 것이다.
종래의 테스트 장치는 TCM 모드를 사용하여 하나의 테스트를 진행할 경우, TCM 신호의 레벨에 따라 출력 신호의 레벨을 제어한다. 여러 종류의 테스트를 동시에 수행하고자 할 경우, 테스트 라인을 통해 TCM 모드를 사용하여 하나의 테스트를 시행하면, 다른 테스트에서는 상기 테스트 라인을 통해 TCM 모드를 이용한 테스트가 불가능하다. 그러나, 본 발명에서는 동일한 테스트 라인을 사용하여 TCM 모드를 사용하는 여러 가지 테스트를 수행할 수 있도록 회로를 구현하였다.
도 2를 참조하면, 반도체 집적 회로의 테스트 장치는 테스트 신호(TM), 리셋 신호(Reset), 및 퓨즈(F) 커팅 여부에 응답하여 제 1 테스트 조합 신호(Test_Com1)를 생성하는 제 1 테스트 조합 신호 생성부(100), 상기 테스트 신호(TM)에 응답하여 TCM 신호(TCM)를 TCM 래치 신호(TCM_lat)로서 출력하는 것을 제어하기 위한 신호 전달 제어부(200), 상기 TCM 래치 신호(TCM_lat)와 상기 테스트 신호(TM)의 반전 신호를 논리 조합하여 제 2 테스트 조합 신호(Test_Com2)를 출력하는 제 2 테스트 조합 신호 생성부(300), 및 상기 제 1 테스트 조합 신호(Test_Com1)와 상기 제 2 테스트 조합 신호(Test_Com2)를 논리 조합하여 출력 신호(OUT)를 출력하는 제 2 신호 조합부(400)를 포함한다.
상기 제 1 테스트 조합 신호 생성부(100)는 테스트 신호(TM), 리셋 신호(Reset), 및 퓨즈(F) 커팅 여부에 응답하여 제 1 노드(N1)의 전압 레벨을 제어하기 위한 전압 제어부(110), 상기 제 1 노드(N1)의 신호에 응답하여 래치시켜 래치 신호(lat)를 출력하고, 상기 래치 신호(lat)의 반전 신호와 상기 테스트 신호(TM)를 논리 조합하여 제 1 테스트 조합 신호(Test_Com1)를 출력하는 제 1 신호 조합부(120)를 포함한다.
여기서, 테스트 코드 신호(이하, TCM 신호)는 외부에서 입력되는 펄스 형태의 신호나 외부에서 레벨로 주어지는 신호이다. 상기 TCM 신호(TCM)는 단계 별 트 리밍이 가능한 테스트를 수행하는 경우에 있어서, 특정 트리밍 값을 정의하는 신호이다. 예를 들어, 4 개의 TCM 신호(TCM)를 이용하는 경우에 총 16 가지의 트리밍 값을 정의할 수 있으며, 상기 도면에서는 복수의 TCM 신호(TCM) 중 하나만을 도시한 경우이며, 4 개의 TCM 신호(TCM)를 사용한다면, 도 3의 구성이 총 4개 구비되어야 할 것이다.
본 발명에 따른 테스트 장치는 테스트 라인(TL)을 통해 TCM 신호(TCM)를 먼저 인가한 다음, 하나의 테스트를 수행하기 위한 테스트 신호(TM)를 인가한다, 그 후, 상기 TCM 신호(TCM)의 전달을 차단하여도, 래치 동작으로 인하여 저장된 TCM 래치 신호(TCM_lat)가 전압 레벨을 유지하고 있기 때문에 테스트를 수행할 수 있다. 테스트 종료 후 다른 테스트를 하기 위하여 상기 테스트 신호(TL)을 통해 TCM 신호(TCM)를 먼저 입력하고, 다른 테스트의 목적을 가진 테스트 신호(TM)를 인가하면, 동일한 테스트 라인(TL)을 통해 다른 테스트 동작을 수행할 수 있다.
도 3은 본 발명에 따른 반도체 집적 회로의 테스트 장치의 회로도이다.
상기 전압 제어부(110)는 도 1에 도시한 상기 전압 공급부(10)와 상기 퓨즈부(20)를 포함하고, 상기 제 1 신호 조합부(120)는 상기 제 1 래치부(40)와 상기 제 1 신호 조합부(50)를 포함하는 동일한 구성을 가지므로 자세한 설명은 배제하기로 한다.
상기 신호 전달 제어부(200)는 상기 테스트 신호(TM)에 응답하여 상기 TCM 신호(TCM)의 전달 여부를 제어하는 스위칭부(210), 및 상기 스위칭부(210)의 출력 신호를 래치시켜 상기 TCM 래치 신호(TCM_lat)를 출력하는 제 2 래치부(220)를 포 함한다.
상기 스위칭부(210)는 입력단에 상기 TCM 신호(TCM)를 입력받고, 제 1 제어단에 상기 테스트 신호(TM)를 입력받으며, 제 2 제어단에 상기 테스트 신호(TM)의 반전 신호를 입력받는 패스게이트(TP)를 포함한다.
상기 스위칭부(210)는 상기 테스트 신호(TM)가 로우 레벨이면, 상기 TCM 신호(TCM)를 상기 제 2 래치부(220)로 전달하고, 상기 테스트 신호(TM)가 하이 레벨이면, 상기 TCM 신호(TCM)를 상기 제 2 래치부(220)로의 전달을 차단한다.
상기 제 2 래치부(220)는 상기 스위칭부(210)의 출력 신호를 래치하여 상기 TCM 래치 신호(TCM_lat)로서 출력한다. 상기 래치부(220)는 각각의 입력단과 출력단이 서로 연결된 형태의 제 4 및 제 5 인버터(IV4,IV5)를 구비한다.
상기 신호 전달 제어부(200)를 보다 구체적으로 설명하면, 노멀 동작 시(상기 테스트 신호(TM)가 로우 레벨이다.) 상기 패스게이트(TP)가 턴온되어 상기 TCM 신호(TCM)를 상기 제 2 래치부(220)에 인가한다. 상기 제 4 인버터(IV4)는 상기 TCM 신호(TCM)를 반전 시켜 출력하고, 상기 제 4 인버터(IV4)의 출력 신호를 상기 제 5 인버터(IV5)로 출력한다. 상기 제 5 인버터(IV5)는 출력 신호를 상기 제 4 인버터(IV4)로 다시 출력한다. 상기와 같은 래치 동작을 수행하여 상기 TCM 신호(TCM)의 반전 신호를 상기 TCM 래치 신호(TCM_lat)로서 출력한다.
테스트 모드 시(상기 테스트 신호(TM)가 하이 레벨이다.) 상기 패스게이트(TP)는 턴오프된다. 상기 제 2 래치부(220)는 이전 상태의 레벨을 유지한 TCM 래치 신호(TCM_lat)를 출력한다. 예를 들어, 상기 테스트 신호(TM)가 먼저 입력되었 다고 가정하면, TCM 래치 신호(TCM_lat)의 레벨을 알 수 없다.
상기 제 2 테스트 조합 신호 생성부(300)는 상기 TCM 래치 신호(TCM_lat)와 상기 테스트 신호(TM)의 반전 신호를 입력받는 제 2 노아 게이트(NR2)를 포함한다. 상기 제 2 노아 게이트(NR2)는 로직 특성상 입력되는 상기 TCM 래치 신호(TCM_lat)와 상기 테스트 신호(TM)의 반전 신호가 모두 로우 레벨이면, 상기 하이 레벨의 제 2 테스트 조합 신호(Test_Com2)를 출력하고, 상기 TCM 래치 신호(TCM_lat)와 상기 테스트 신호(TM)의 반전 신호 중 어느 하나라도 하이 레벨의 특성을 갖는다면, 상기 로우 레벨의 제 2 테스트 조합 신호(Test_Com2)를 출력한다.
상기 제 2 신호 조합부(400)는 상기 제 1 테스트 조합 신호(Test_Com1)와 상기 제 2 테스트 조합 신호(Test_Com2)를 입력받는 제 3 노아 게이트(NR3), 및 상기 제 3 노아 게이트(NR3)의 출력 신호를 반전 시켜 출력하는 제 6 인버터(IV6)를 포함한다.
상기 제 2 신호 조합부(400)는 상기 제 1 테스트 조합 신호(Test_Com1)와 상기 제 2 테스트 조합 신호(Test_Com2)가 모두 로우 레벨이면, 상기 로우 레벨의 출력 신호(OUT)를 출력하고, 상기 제 1 테스트 조합 신호(Test_Com1)와 상기 제 2 테스트 조합 신호(Test_Com2) 중 어느 하나라도 하이 레벨을 가지면, 상기 하이 레벨의 출력 신호(OUT)를 출력한다.
상기 본 발명에 따른 반도체 집적 회로의 테스트 장치에 관하여 보다 구체적으로 설명하기로 한다.
본 발명에서는 설계 시 목표 값을 코드(테스트 라인에 따른 논리조합의 경우 의 수)의 디폴트 값으로 설정하고, 각각의 코드에 대응하게 레벨을 조정할 수 있도록 미리 설계를 한다. 예를 들어, 펌핑 전압(VPP)에 대한 테스트에서 테스트 라인을 4개를 사용한다고 가정한다. 이 경우, 16개의 논리 조합에 의한 16개의 코드를 생성할 수 있다. 워드라인(Word Line)을 구동하는 펌핑 전압(VPP)의 목표(Target)값을 3.3V라고 가정하였을 때, 디폴트의 코드(0000)를 목표 값인 3.3V로 설계를 하고, 나머지 각각의 코드에 대응하여 20mV씩 낮추거나 높일 수 있도록 미리 설계한다. 상기 단계별의 전압(20mV)은 설계자에 따라 자유롭게 변경이 가능하다.
또한, 본 발명에 따른 테스트 장치는 상기 TCM 신호(TCM)가 상기 테스트 신호(TM)보다 먼저 인가되어야 하는 조건도 만족해야 한다.
테스트 모드 시, 상기 테스트 신호(TM)가 하이 레벨로 인에이블 되면, 상기 제 1 테스트 조합 신호(Test_Com1)는 상기 래치 신호(lat)에 관계없이 로우 레벨이 된다. 즉, 상기 출력 신호(OUT)는 상기 제 2 테스트 조합 신호(Test_Com2)에 응답하여 레벨이 제어된다. 상기 제 2 테스트 조합 신호(Test_Com2)가 하이 레벨이면, 상기 출력 신호(OUT)는 하이 레벨이 되고, 상기 제 2 테스트 조합 신호(Test_Com2)가 로우 레벨이면, 상기 출력 신호(OUT)는 로우 레벨이 된다.
상기 TCM 신호(TCM)가 로우 레벨로 먼저 인가되면, 상기 제 2 래치부(220)에서는 래치 동작을 수행하여 상기 하이 레벨의 TCM 래치 신호(TCM_lat)를 출력한다. 이어서, 상기 테스트 모드가 인가되어, 상기 테스트 신호(TM)가 하이 레벨로 인가되면, 상기 스위칭부(210)는 상기 패스 게이트(TP)를 턴오프시켜 상기 TCM 신호(TCM)를 제 2 래치부(220)로의 전달을 차단한다. 제 2 래치부(220)는 래치를 유 지하여 상기 하이 레벨의 TCM 래치 신호(TCM_lat)를 유지한다. 상기 하이 레벨의 TCM 래치 신호(TCM_lat)와 상기 로우 레벨의 테스트 신호(TM)를 입력받는 상기 제 2 노아 게이트(NR2)는 상기 로우 레벨의 제 2 테스트 조합 신호(Test_Com2)를 출력한다. 이어서, 상기 제 2 신호 조합부(400)는 상기 로우 레벨의 제 1 테스트 조합 신호(Test_Com1)와 상기 로우 레벨의 제 2 테스트 조합 신호(Test_Com2)를 입력받아 상기 로우 레벨의 출력 신호(OUT)를 출력한다.
반대로 상기 TCM 신호(TCM)가 하이 레벨로 먼저 인가되면, 상기 제 2 래치부(220)는 래치 동작을 수행하여 상기 로우 레벨의 TCM 래치 신호(TCM_lat)를 출력한다. 이어서, 상기 테스트 모드가 인가되면, 상기 패스 게이트(TP)는 턴오프되나, 상기 제 2 래치부(220)에서는 래치 동작을 계속적으로 수행하고 있음으로 상기 로우 레벨의 TCM 래치 신호(TCM_lat)를 유지한다. 상기 제 2 노아 게이트(NR2)는 상기 로우 레벨의 TCM 래치 신호(TCM_lat)와 상기 로우 레벨의 테스트 신호(TM)를 논리 조합하여 상기 하이 레벨의 제 2 테스트 조합 신호(Test_Com2)를 출력한다. 상기 제 2 신호 조합부(400)는 상기 로우 레벨의 제 1 테스트 조합 신호(Test_Com1)와 상기 하이 레벨의 제 2 테스트 조합 신호(Test_Com2)를 입력받아 상기 하이 레벨의 출력 신호(OUT)를 출력한다.
상기와 같은 테스트 장치를 4개 구비한다면, 16개의 로직 조합을 생성할 수 있고, 웨이퍼 상에서 출력된 값의 오차를 조정하여 설계 시의 목표 값으로 조정할 수 있다.
노멀 모드 시, 상기 테스트 신호(TM)와 TCM 신호(TCM)는 디폴트 값으로 접 지(VSS)레벨을 가지기 때문에 상기 제 2 테스트 조합 신호(Test_Com2)는 상기 TCM 신호(TCM)에 상관없이 로우 레벨이 된다. 또한, 테스트 모드를 통해 설계 시 목표 값으로 조정한 단계의 코드에 대응하도록 퓨즈(F)를 커팅하여 제품을 출시하여야 한다.
노멀 동작 시, 상기 퓨즈(F)를 커팅 하지 않은 경우, 상기 제 1 PMOS 트랜지스터(PM1)는 항상 턴온 상태이기 때문에 상기 제 1 노드(N1)에 전원 전압(VDD)을 공급한다. 상기 제 1 노드(N1)는 초기에 펄스 형태의 리셋 신호(Reset)가 입력되면, 상기 제 1 노드(N1)를 로우 레벨로 초기화하며, 상기 제 1 PMOS 트랜지스터(PM)를 통해 전압을 공급받아 하이 레벨이 된다. 상기 하이 레벨의 제 1 노드(N1)의 신호를 입력받는 제 1 인버터(IV1)는 상기 제 1 노드(N1)의 신호를 반전시켜 상기 제 2 NMOS 트랜지스터(NM2)의 게이트로 출력한다. 상기 제 2 NMOS 트랜지스터(NM2)는 턴오프되어 상기 제 1 인버터(IV)의 출력 신호가 상기 TCM 래치 신호(TCM_lat)로서 출력한다. 상기 로우 레벨의 래치 신호(lat)를 반전시킨 신호와 로우 레벨의 테스트 신호(TM)를 입력받는 제 1 노아 게이트(NR1)는 상기 로우 레벨의 제 1 테스트 조합 신호(Test_Com1)를 출력한다. 따라서, 상기 제 2 신호 조합부(400)는 상기 로우 레벨의 제 1 테스트 조합 신호(Test_Com1)와 상기 로우 레벨의 제 2 테스트 조합 신호(Test_Com2)를 조합하여 로우 레벨의 출력 신호(OUT)를 출력한다.
반대로 노멀 동작 시, 퓨즈(F)를 커팅을 하면, 제 1 PMOS 트랜지스터(PM1)는 턴온되어 전원 전압(VDD)을 공급하나, 퓨즈(F)가 커팅 됨으로 제 1 노드(N1)로의 전압 공급이 차단된다. 상기 제 1 노드(N1)의 전압은 초기 값인 로우 레벨을 갖는다. 상기 제 1 인버터(IV1)와 상기 제 2 NMOS 트랜지스터(NM2)는 상기와 같은 래치 동작을 수행한다. 상기 제 1 노아 게이트(NR1)는 상기 제 2 인버터(IV2)에 의해 반전된 상기 로우 레벨의 래치 신호(lat)와 상기 로우 레벨의 테스트 신호(TM)를 입력받아 상기 하이 레벨의 제 1 테스트 조합 신호(Test_Com2)를 출력한다. 상기 제 2 신호 조합부(400)는 상기 하이 레벨의 제 1 테스트 조합 신호(Test_Com1)와 상기 로우 레벨의 제 2 테스트 조합 신호(Test_Com2)를 입력받아 상기 하이 레벨의 출력 신호(OUT)를 출력한다.
즉, 노멀 동작 시, 퓨즈(F)를 커팅하지 않을 경우, 상기 출력 신호(OUT)는 로우 레벨이 되고, 상기 퓨즈(F)를 커팅하는 경우, 상기 출력 신호(OUT)는 하이 레벨이 된다.
도 4는 본 발명에 따른 반도체 집직 회로의 테스트 장치의 테스트 방법을 설명하고자 하는 블록도이다.
본 발명에 따른 반도체 집적회로의 테스트 장치 및 이를 이용한 테스트 방법은 여러 종류의 테스트를 동시에 수행 할 수 있지만, 예를 들어, 세 가지의 테스트를 동시에 수행하는 방법에 관하여 설명하기로 한다.
도 3 및 도 4를 참조하면, 예를 들면, 제 1 테스트 장치(500_1)는 벌크 바이어스 전압 테스트(Vbb Test)를 수행하기 위한 테스트 장치이고, 제 1 테스트 신호(TM1)는 상기 벌크 바이어스 전압 테스트(Vbb Test)를 수행하기 위한 테스트 신호이다.
제 2 테스트 장치(500_2)는 펌핑 전압 테스트(Vpp Test)를 수행하기 위한 테스트 장치이고, 제 2 테스트 신호(TM2)는 상기 펌핑 전압 테스트(Vpp Test)를 수행하기 위한 테스트 신호이다.
제 3 테스트 장치(500_3)는 센스 앰프 스타트 타임 테스트(Sense Amp Start Time Test)를 수행하기 위한 테스트 장치이고, 제 3 테스트 신호(TM3)는 상기 센스 앰프 스타트 타임 테스트(Sense Amp Start Time Test)를 수행하기 위한 테스트 신호이다.
예를 들어, 각각 TCM 신호(TCM<0:3>),TCM1<0:3>),TCM2<0:3>)를 4 개를 사용하여 16개의 로직 조합으로 설계를 할 경우를 설명한다. 상기 제 1 내지 제 3 테스트 장치(500_<1:3>)는 본 발명에 따른 테스트 장치를 각각 4개씩 구비하게 된다.
먼저, 제 1 테스트 장치(500_1)는 테스트 모드가 아닐 경우, 미리 셋팅된 제 1 TCM 신호(TCM<0:3>)를 테스트 라인(TL<0:3>)을 통해 인가하고, 이 후, 테스트 모드 진입 시 제 1 테스트 신호(TM1)를 인가한다. 이 때, 상기 제 1 테스트 장치(500_1)의 모든 패스게이트(TP)는 턴오프가 되어 상기 제 1 TCM 신호(TCM<0:3>)의 진입을 차단한다. 그러나, 상기 제 1 TCM 신호(TCM<0:3>)는 상기 제 1 테스트 장치(500_1)에 구성된 각각의 제 2 래치부(220)에 의해 TCM 래치 신호(TCM_lat)로서 유지된다. 상기 제 1 출력 신호(OUT1)는 상기 제 1 TCM 신호(TCM<0:3>)에 대응하게 출력된다. 따라서, 상기 벌크 바이어스 전압 테스트(Vbb Test)를 수행할 수 있다.
상기 제 1 테스트 신호(TM1)를 인가 후, 상기 제 2 TCM 신호(TCM1<0:3>)를 동일한 테스트 라인(TL<0:3>)을 통해 상기 제 2 테스트 장치(500_2)에 인가한다. 이 때, 상기 제 2 TCM 신호(TCM1<0:3>)는 상기 제 1 테스트 장치(500_1)로의 제 1 TCM 신호(TCM<0:3>)의 입력이 차단 되었기 때문에 제 1 테스트 장치(500_1)에 아무런 영향을 미치지 않는다. 이 후, 상기 제 2 테스트 신호(TM2)를 인가한다. 상기 제 2 테스트 장치(500_2)도 제 1 테스트 장치(500_1)와 동일한 동작을 수행하여, 상기 제 2 출력 신호(OUT2)는 상기 제 2 TCM 신호(TCM1<0:3>)에 대응하게 출력된다. 따라서, 반도체 메모리 장치의 테스트 장치 및 이를 이용한 테스트 방법은 상기 벌크 바이어스 테스트(Vbb Test)와 상기 펌핑 전압 테스트(Vpp Test)를 동시에 수행할 수 있다.
상기 제 2 테스트 신호(TM2) 인가 후, 상기 제 3 TCM 신호(TCM2<0:3>)를 상기 테스트 라인(TL<0:3>)을 통해 제 3 테스트 장치(500_3)에 인가한다. 제 3 TCM 신호(TCM2<0:3>)는 상기 제 1 테스트 장치(500_1) 및 상기 제 2 테스트 장치(500_2)로의 진입이 차단 되었기 때문에 상기 제 1 및 제 2 테스트 장치(500_1,500_2)에 영향을 미치지 않는다. 이 후, 상기 제 3 테스트 신호(TM3)를 인가한다. 상기 제 3 테스트 장치(500_3)도 제 1 및 제 2 테스트 장치(500_1,500_2)와 동일한 동작을 수행하여, 상기 제 3 출력 신호(OUT3)는 상기 제 3 TCM 신호(TCM2<0:3>)에 대응하게 출력 된다. 따라서, 상기 반도체 메모리 장치의 테스트 장치 및 이를 이용한 테스트 방법은 상기 벌크 바이어스 테스트(Vbb Test), 상기 펌핑 전압 테스트(Vpp Test), 상기 센트 앰프 스타트 타임 테스트(Sense Amp Start Time Test)를 시간 차를 두어 순차적으로 수행함으로써, 동시에 여러 종류의 테스트를 수행할 수 있다.
상기와 같은 방법으로 제 1 TCM 신호(TCM<0:3>), 제 1 테스트 신호(TM1), 제 2 TCM 신호(TCM1<0:3>), 제 2 테스트 신호(TM2), 제 3 TCM 신호(TCM2<0:3>), 제 3 테스트 신호(TM3)를 순차적으로 인가시키는 순서만 지켜진다면, 4개의 동일한 테스트 라인(TL<0:3>)을 사용하여 세 가지 테스트를 한번에 수행할 수 있다.
본 발명에 따른 테스트 장치는 동일한 테스트 라인(TL<0:3>)을 통해 제 1 TCM 신호(TCM<0:3>)를 먼저 인가한 다음, 나중에 제 1 테스트 신호(TM1)를 인가하여 하나의 테스트를 하였다고 가정한다. 상기와 같은 경우, 제 1 TCM 신호(TCM)를 오프(Off)시켜도, 상기 제 2 래치부(220)로 이전에 입력된 상기 제 1 TCM 신호(TCM<0:3>)를 래치하고 있기 때문에 테스트를 계속적으로 수행할 수 있다. 이어서, 동일한 테스트 라인(TL<0:3>)을 통해 제 2 TCM 신호(TCM1<0:3>)를 인가하고, 나중에 제 2 테스트 신호(TM2)를 인가하여 다른 테스트를 수행할 수 있다.
본 발명에 따른 반도체 집적 회로의 테스트 장치는 TCM 신호(TCM)를 먼저 인가한 다음, 나중에 테스트 신호(TM)를 인가하는 조건이 항상 만족된다면, 동일한 테스트 라인(TL<0:3>)으로 여러 종류의 각각 다른 테스트를 수행할 수 있어, 회로의 면적을 현저하게 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 테스트 장치의 회로도,
도 2는 본 발명에 따른 반도체 집적회로의 테스트 장치의 블록도,
도 3은 본 발명에 따른 반도체 집적 회로의 테스트 장치의 회로도, 및
도 4는 본 발명에 따른 반도체 집적회로의 테스트 방법에 관한 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 테스트 조합 신호 생성부 110 : 전압 제어부
120 : 제 1 신호 조합부 200 : 신호 전달 제어부
300 : 제 2 테스트 조합 신호 생성부 400 : 제 2 신호 조합부
500_1 : 제 1 테스트 장치 500_2 : 제 2 테스트 장치
500_3 : 제 3 테스트 장치

Claims (26)

  1. 테스트 신호 및 퓨즈 커팅 여부에 응답하여 제 1 테스트 조합 신호를 출력하는 제 1 테스트 조합 신호 생성부,
    테스트 코드 신호를 입력받고, 상기 테스트 신호에 응답하여 제 1 래치 신호를 출력하는 신호 전달 제어부,
    상기 제 1 래치 신호와 상기 테스트 신호에 응답하여 제 2 테스트 조합 신호를 출력하는 제 2 테스트 조합 신호 생성부, 및
    상기 제 1 테스트 조합 신호와 상기 제 2 테스트 조합 신호에 응답하여 출력 신호를 출력하는 제 1 신호 조합부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  2. 제 1 항에 있어서,
    상기 제 1 테스트 조합 신호 생성부는,
    리셋 신호, 및 상기 퓨즈 커팅 여부에 응답하여 제 1 노드의 전압 레벨을 제어하기 위한 전압 제어부, 및
    상기 제 1 노드의 신호를 래치시켜 제 2 래치 신호를 출력하고, 상기 제 2 래치 신호와 상기 테스트 신호에 응답하여 상기 제 1 테스트 조합 신호를 출력하는 제 2 신호 조합부를 포함하는 것을 특징을 하는 반도체 집적 회로의 테스트 장치
  3. 제 2 항에 있어서,
    상기 전압 제어부는,
    접지 전압을 입력받고 상기 제 1 노드로 전압을 공급하는 전압 공급부,
    상기 퓨즈 커팅 여부에 응답하여 상기 제 1 노드로 전달되는 전압을 제공 또는 차단하는 퓨즈부, 및
    상기 리셋 신호에 응답하여 상기 제 1 노드의 전압 레벨을 초기화하는 리셋부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  4. 제 2 항에 있어서,
    상기 제 2 신호 조합부는,
    상기 제 1 노드의 신호를 래치시켜 상기 제 2 래치 신호를 출력하는 래치부, 및
    상기 제 2 래치 신호의 반전 신호와 상기 테스트 신호를 논리 조합하여 상기 제 1 테스트 조합 신호를 출력하는 제 3 신호 조합부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  5. 제 4 항에 있어서,
    상기 래치부는,
    상기 제 1 노드의 신호를 반전 시켜 출력하는 인버터, 및
    게이트가 상기 인버터의 출력 신호를 입력받고, 상기 제 1 노드와 접지단 사 이에 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  6. 제 4 항에 있어서,
    상기 제 3 신호 조합부는,
    상기 제 2 래치 신호와 상기 테스트 신호 중 어느 하나라도 인에이블 되면, 상기 제 1 테스트 조합 신호를 디스에이블 시키고,
    상기 제 2 래치 신호와 상기 테스트 신호가 디스에이블 되면, 상기 제 1 테스트 조합 신호를 인에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  7. 제 1 항에 있어서,
    상기 신호 전달 제어부는,
    상기 테스트 신호에 응답하여 상기 테스트 코드 신호의 전달 여부를 제어하는 스위칭부, 및
    상기 스위칭부의 출력 신호를 래치 시켜 상기 제 1 래치 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  8. 제 7 항에 있어서,
    상기 스위칭부는,
    상기 테스트 신호가 디스에이블 되면, 상기 테스트 코드 신호를 상기 래치부로 전달하고,
    상기 테스트 신호가 인에이블 되면, 상기 테스트 코드 신호를 상기 래치부로의 전달을 차단하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  9. 제 8 항에 있어서,
    상기 스위칭부는,
    패스 게이트인 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  10. 제 1 항에 있어서,
    상기 제 2 테스트 조합 신호 생성부는,
    상기 제 1 래치 신호와 상기 테스트 신호를 입력받는 노아 게이트인 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  11. 제 1 항에 있어서,
    상기 제 1 신호 조합부는,
    상기 제 1 테스트 조합 신호와 상기 제 2 테스트 조합 신호 중 어느 하나라도 인에이블 되면, 상기 출력 신호를 인에이블 시키고,
    상기 제 1 테스트 조합 신호와 상기 제 2 테스트 조합 신호가 디스에이블 되면, 상기 출력 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  12. 제 1 항에 있어서,
    상기 출력 신호는,
    테스트 모드 시 상기 제 2 테스트 조합 신호에 의해 상기 출력 신호가 제어되고,
    노멀 모드 시 상기 제 1 테스트 조합 신호에 의해 상기 출력 신호가 제어되는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  13. 제 1 테스트 신호가 디스에이블되면 테스트 라인을 통해 제 1 테스트 코드 신호를 입력받아 래치하여 제 1 래치 신호를 생성하며, 상기 제 1 테스트 신호가 인에이블되면 상기 제 1 래치 신호를 제 1 출력 신호로서 출력하는 제 1 테스트 장치; 및
    제 2 테스트 신호가 디스에이블되면 상기 테스트 라인을 통해 제 2 테스트 코드 신호를 입력받아 래치하여 제 2 래치 신호를 생성하며, 상기 제 2 테스트 신호가 인에이블되면 상기 제 2 래치 신호를 제 2 출력 신호로서 출력하는 제 2 테스트 장치를 포함하고,
    상기 제 1 테스트 코드 신호는 제 1 테스트 신호보다 우선 인가되고, 상기 제 2 테스트 코드 신호는 상기 제 2 테스트 신호보다 우선 인가되는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  14. 제 13 항에 있어서,
    상기 제 1 테스트 장치는,
    상기 제 1 테스트 신호에 응답하여 제 1 테스트 조합 신호를 생성하는 제 1 테스트 조합 신호 생성부,
    상기 제 1 테스트 신호에 응답하여 상기 제 1 테스트 코드 신호의 전달 여부를 제어하는 스위칭부,
    상기 제 1 테스트 코드 신호를 래치하여 상기 제 1 래치 신호를 출력하는 래치부,
    상기 제 1 래치 신호 및 상기 제 1 테스트 신호에 응답하여 제 2 테스트 조합 신호를 생성하는 제 2 테스트 조합 신호 생성부, 및
    상기 제 1 테스트 조합 신호 및 제 2 테스트 조합 신호에 응답하여 상기 제 1 출력 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 집적회로의 테스트 장치.
  15. 제 14 항에 있어서,
    상기 제 1 테스트 조합 신호 생성부는,
    상기 제 1 테스트 신호가 인에이블 되면 상기 제 1 테스트 조합 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  16. 제 14 항에 있어서,
    상기 스위칭부는,
    상기 제 1 테스트 신호가 디스에이블 되면, 상기 제 1 테스트 코드 신호를 상기 래치부로 제공하고,
    상기 제 1 테스트 신호가 인에이블 되면, 상기 제 1 테스트 코드 신호를 상기 래치부로 제공하는 것을 차단하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  17. 제 14 항에 있어서,
    상기 제 2 테스트 조합 신호 생성부는,
    상기 제 1 래치 신호와 상기 제 1 테스트 신호 중 어느 하나라도 인에이블 되면, 상기 제 2 테스트 조합 신호를 디스에이블 시키고,
    상기 제 1 래치 신호와 상기 제 1 테스트 신호가 모두 디스에이블 되면, 상기 제 2 테스트 조합 신호를 인에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  18. 제 14 항에 있어서,
    상기 신호 조합부는,
    상기 제 2 테스트 조합 신호가 인에이블 되면, 상기 제 1 출력 신호를 인에이블 시키고,
    상기 제 2 테스트 조합 신호가 디스에이블 되면, 상기 제 1 출력 신호를 디 스에이블 시키는 것을 특징을 하는 반도체 집적 회로의 테스트 장치.
  19. 제 13 항에 있어서,
    상기 제 2 테스트 장치는,
    상기 제 2 테스트 신호에 응답하여 제 1 테스트 조합 신호를 생성하는 제 1 테스트 조합 신호 생성부,
    상기 제 2 테스트 신호에 응답하여 상기 제 1 테스트 코드 신호의 전달 여부를 제어하는 스위칭부,
    상기 제 2 테스트 코드 신호를 래치하여 상기 제 2 래치 신호를 출력하는 래치부,
    상기 제 2 래치 신호 및 상기 제 2 테스트 신호에 응답하여 제 2 테스트 조합 신호를 생성하는 제 2 테스트 조합 신호 생성부, 및
    상기 제 1 테스트 조합 신호 및 제 2 테스트 조합 신호에 응답하여 상기 제 2 출력 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 집적회로의 테스트 장치.
  20. 제 19 항에 있어서,
    상기 제 1 테스트 조합 신호 생성부는,
    상기 제 2 테스트 신호가 인에이블 되면 상기 제 2 테스트 조합 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  21. 제 19 항에 있어서,
    상기 스위칭부는,
    상기 제 2 테스트 신호가 디스에이블 되면, 상기 제 2 테스트 코드 신호를 상기 래치부로 제공하고,
    상기 제 2 테스트 신호가 인에이블 되면, 상기 제 2 테스트 코드 신호를 상기 래치부로 제공하는 것을 차단하는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  22. 제 19 항에 있어서,
    상기 제 2 테스트 조합 신호 생성부는,
    상기 제 2 래치 신호와 상기 제 2 테스트 신호 중 어느 하나라도 인에이블 되면, 상기 제 2 테스트 조합 신호를 디스에이블 시키고,
    상기 제 2 래치 신호와 상기 제 2 테스트 신호가 모두 디스에이블 되면, 상기 제 2 테스트 조합 신호를 인에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 장치.
  23. 제 19 항에 있어서,
    상기 신호 조합부는,
    상기 제 2 테스트 조합 신호가 인에이블 되면, 상기 제 2 출력 신호를 인에 이블 시키고,
    상기 제 2 테스트 조합 신호가 디스에이블 되면, 상기 제 2 출력 신호를 디스에이블 시키는 것을 특징을 하는 반도체 집적 회로의 테스트 장치.
  24. 제 1 테스트 신호를 비활성화시켜 제 1 테스트 코드 신호를 테스트 라인으로부터 제 1 테스트 장치에 입력시키는 제 1 단계;
    상기 제 1 테스트 장치에 입력된 상기 제 1 테스트 코드 신호를 래치하여 제 1 래치 신호를 생성하는 제 2 단계;
    상기 제 1 테스트 신호를 활성화시켜 상기 제 1 래치 신호를 상기 제 1 테스트 장치로부터 출력시키는 제 3 단계;
    제 2 테스트 신호를 비활성화시켜 제 2 테스트 코드 신호를 상기 테스트 라인으로부터 제 2 테스트 장치에 입력시키는 제 4 단계;
    상기 제 2 테스트 장치에 입력된 상기 제 2 테스트 코드 신호를 래치하여 제 2 래치 신호를 생성하는 제 5 단계; 및
    상기 제 2 테스트 신호를 활성화시켜 상기 제 2 래치 신호를 상기 제 2 테스트 장치로부터 출력시키는 제 6 단계를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  25. 제 24 항에 있어서,
    상기 제 3 단계는,
    상기 제 1 테스트 신호가 활성화되면, 상기 제 1 테스트 코드 신호의 입력을 차단시키는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  26. 제 24 항에 있어서,
    상기 제 6 단계는,
    상기 제 2 테스트 신호가 활성화되면, 상기 제 2 테스트 코드 신호의 입력을 차단시키는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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