KR20070036629A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 상기 목적을 달성하기 위한 본 발명은, 전원전압 레벨에 연동되는 기준전압과 셀판전압을 비교한 값에 따라 제2 모드진입신호를 생성하는 모드진입신호생성수단, 및 상기 제1 및 제2 모드진입신호를 입력받아 복수의 테스트모드신호를 출력하는 테스트모드신호생성수단을 구비하는 반도체 메모리 장치를 제공한다.
모드진입신호, 전압비교기, 래치부

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 테스트모드신호를 생성하는 회로를 개시한 블록도.
도 2는 본 발명에 따른 모드진입신호생성부를 설명하기 위한 블록도.
도 3은 통상적인 메모리 셀을 구성하는 캐패시터들을 설명하기 위한 회로도.
도 4는 도 2의 모드진입신호생성부의 일실시예를 설명하기 위한 회로도.
도 5a 및 5b는 도 4의 모드진입신호생성부의 동작을 설명하기 위한 시뮬레이션 결과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 전압비교부 40 : 드라이버
60 : 레벨시프터 80 : 래치부
100 : 출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다양한 테스트 모드(test mode) 항목을 생성하기 위한 모드진입신호를 생성하는 장치 및 방법에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)은 반도체 메모리 장치의 대표적인 소자로서, 하나의 액세스 트랜지스터(access transistor)와 하나의 캐패시터(capacitor)가 메모리 셀(memory cell)의 단위(unit)구조를 이루고 있다. 또한, 기술이 발전함에 따라, 디램이 고집적(high-density)화 될수록 셀 사이즈(cell size)가 작아지고 동작전압도 점차 낮아지게 되면서, 안정적인 데이터 유지동작이 더욱 중요하게 되었다. 한편, 디램의 메모리 셀을 이루는 캐패시터는 데이터를 저장하는 스토리지 캐패시터(storage capacitor)이다. 이 스토리지캐패시터의 양 전극은 데이터를 저장하는 스토리지(storage)노드와 스토리지노드의 데이터 유지시간(data retention time)을 늘려주기 위한 셀판(cell plate) 노드로 구성되고, 이 셀판 노드에는 셀판전압(cell plate voltage 이하, 'VCP'라 칭함)이 공급된다.
한편, 반도체 메모리 장치의 설계 및 제조 후에는 반도체 메모리 장치의 여러가지 동작 특성에 대하여 다양한 테스트(test)를 통해 불량 셀(fail cell)을 스크린(screen)하고 양품의 반도체를 선정하여 출하하게 된다. 이러한 테스트를 수행하기 위해서 반도체 메모리 장치를 일반동작 모드가 아닌 테스트 모드로 설정하여야 하고, 동작되는 테스트의 종류에 따라 다수의 테스트 모드 항목으로 구분하여 설정되어야 한다. 이러한 테스트 모드 항목을 설정하기 위해서 별도의 테스트 패드 을 통해 소정의 테스트 모드 신호인 모드진입신호(이하, 'TMRS'라 칭함)를 이용하여 테스트 모드 항목을 설정한다.
도 1은 일반적인 테스트모드신호를 생성하는 회로를 개시한 블록도이다.
도 1을 참조하면, 테스트모드신호생성부(5)는 테스트 모드 진입을 위한 모드진입신호(TMRS)와 리셋신호(RST) 및 어드레스신호(ADD)를 입력받아 테스트모드신호(TM)를 생성한다. 예컨데, N(N은 자연수) 개의 어드레스신호(ADD)를 입력받은 테스트모드신호생성부(5)는 최대 2n개의 테스트모드신호(TM)를 생성한다. 이렇게 생성된 테스트모드신호(TM)는 내부회로에 입력되어 해당되는 테스트 모드로 동작하게 된다.
때문에, 테스트 모드가 다양해 질수록 더 많은 테스트 모드를 위해 새로운 테스트모드신호(TM)가 늘어나야 하고, 그러기 위해서는 테스트모드신호생성부(5)에 테스트라인(도면에 미도시)을 연결하여 새로운 신호를 추가해야만 했다. 하지만, 이러한 방법은 칩(chip) 내에 테스트라인의 개수를 늘어나게 하고 레이아웃 영역(layout area)을 늘어나게 하여, 칩 크기(size)의 증가는 물론 수익성도 줄어드는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 추가되는 테스트라인 없이 종래보다 두배 이상의 테스트 모드로 동작하는 방법과 이를 이용한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 전원전압 레벨에 연동되는 기준전압과 셀판전압을 비교한 값에 따라 제2 모드진입신호를 생성하는 모드진입신호생성수단; 및 상기 제1 및 제2 모드진입신호를 입력받아 복수의 테스트모드신호를 출력하는 테스트모드신호생성수단을 구비하는 반도체 메모리 장치를 제공한다.
바람직하게, 파워업 동작을 한 후 제1 모드진입신호를 입력받아 테스트 동작을 하는 단계; 상기 테스트 동작 후 파워다운 동작시 전원전압에 연동하는 기준전압이 셀판전압보다 낮아지는 정보를 래치하는 단계; 상기 셀판전압이 접지전압 레벨까지 방전되기 전에 적어도 한번 파워업 동작을 하는 단계; 및 상기 래치된 정보를 이용하여 제2 모드진입신호를 생성하는 단계를 포함하는 모드진입신호 생성방법을 제공한다.
또한, 상기의 모드진입신호 생성방법을 이용하여 제1 모드진입신호에 응답하여 제1 테스트모드에 진입하고, 제2 모드진입신호에 응답하여 제2 테스트모드에 진입하여 복수의 테스트모드신호를 생성하는 것을 특징으로 하는 테스트모드신호생성수단을 제공한다.
종래에는 더 많은 테스트를 위한 테스트모드신호를 확보하기 위해서 추가되는 테스트라인을 통해 새로운 모드진입신호를 입력받았다. 본 발명에서는 테스트시 충전되는 셀판전압을 이용하여 새로운 제2 모드진입신호를 생성함으로써, 테스트라 인 없이도 종래보다 두배 이상의 더 많은 테스트모드신호를 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 모드진입신호생성부를 설명하기 위하여 도시한 블록도이다.
도 2를 참조하면, 모드진입신호생성부(30)는 전원전압(VDD)과 셀판전압(VCP)을 인가받고 제1 모드진입신호(TMRS1)에 응답하여 제2 모드진입신호(TMRS2)를 생성한다. 테스트모드신호생성부(50)는 제1 및 제2 모드진입신호(TMRS1, TMRS2)에 세팅(setting)되어 복수개의 테스트모드신호(TM1 또는 TM2)를 생성하고, 리셋신호(RST)에 리셋(reset)된다.
즉, 본 발명에 따라 모드진입신호생성부(30)에서 생성되는 제2 모드진입신호(TMRS2)와 제1 모드진입신호(TMRS1)를 테스트모드신호생성부(50)에 입력함으로써, 종래와 같은 N개의 어드레스신호(ADD)를 입력받아 2N+1개의 테스트모드신호(TM1, TM2)를 출력할 수 있게 된다. 다시 말하면, 제1 모드진입신호(TMRS1)에 대응하는 2N개의 테스트모드신호(TM1)와, 제2 모드진입신호(TMRS2)에 대응하는 2N개의 테스트모드신호(TM2)를 출력할 수 있다.
이하, 본 발명과 밀접한 관련이 있는 셀판전압(VCP)에 대해 설명하기로 한 다.
도 3은 통상적인 메모리 셀을 구성하는 캐패시터들을 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 셀을 구성하는 캐패시터들(10)은 스토리지 노드(storage nede)와 셀판 노드(cell plate node)가 형성되어 있다. 예컨데, 파워 업(power up)동작으로 충전되는 셀의 개수가 512M개일 경우, 하나의 캐패시터가 25fF 능력이 있다고 가정하면, 셀판 노드(cell plate node)에는 512M×25fF인 12.8uF의 큰 캐패시터(capacitor) 값을 갖게 된다. 따라서, 파워 다운(power down)동작을 하는 경우 셀판 노드(cell plate node)에 차징되는 셀판전압(VCP)이 접지전압까지 떨어지는 시간은 약 수 백 'us'(micro second) 정도가 된다.
본 발명의 일실시예를 설명하기 앞서, 본 발명은 파워 업동작으로 충전되는 셀판전압(VCP)을 이용하는 것을 특징으로 한다.
도 4는 도 2의 모드진입신호생성부(30)의 일실시예를 설명하기 위한 회로도이다.
도 4를 참조하면, 모드진입신호생성부(30)는 전원전압(VDD) 레벨에 연동되는 기준전압(VREF)과 셀판전압(VCP)을 비교하는 전압비교부(20)와, 전압비교부(20)의 출력신호를 드라이빙 하는 드라이버(40)와, 드라이버(40)의 출력신호의 전압레벨을 전원전압(VDD) 레벨로 변화시키는 레벨시프터(60)와, 레벨시프터(60)의 출력신호를 래치하는 래치부(80), 및 래치부(80)의 출력신호와 상기 제1 모드진입신호(TMRS1)를 입력받아 제2 모드진입신호(TMRS2)를 출력하는 출력부(100)로 구성된다.
자세히 설명하면, 전압비교부(20)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬연결된 저항들(R1, R2)로 구성하여 기준전압(VREF)을 생성하는 전압분배부(21)와, 기준전압(VREF)과 셀판전압(VCP)을 비교하는 차동증폭기(22)로 구성된다.
차동증폭기(22)는 기준전압(VREF)을 게이트 입력받는 NMOS 트랜지스터(NM1)와, NMOS 트랜지스터(NM1)와 접지전압단(VSS) 사이에 연결되고 셀판전압(VCP)을 게이트 입력받는 NMOS 트랜지스터(NM3)와, 전압비교부(20)의 출력단과 NMOS 트랜지스터(NM3) 사이에 연결되어 셀판전압(VCP)을 게이트 입력받는 NMOS 트랜지스터(NM2)와, 전원전압단(VDD)과 노드(N1)사이에 연결되어 노드(N1)의 전압레벨 값을 게이트 입력받는 PMOS 트랜지스터(PM1), 및 전원전압단(VDD)과 전압비교부(20)의 출력단 사이에 연결되어 노드(N1)의 전압레벨 값을 게이트 입력받는 PMOS 트랜지스터(PM2)로 구성된다.
드라이버(40)는 제1 테스트모드진입 후 파워 다운(power down) 동작으로 인해 급격하게 낮아지는 전원전압(VDD)과 상관없이 충전된 셀판전압(VCP)으로 드라이빙(driving) 하기 위한 인버터들(INV1, INV2)로 구성되어, 전압비교부(20)의 출력신호(DET)를 드라이빙(driving)한다.
레벨시프터(60)는 드라이버(40)의 출력신호(DET1)를 반전시키는 인버터(INV3)와, 노드(N2)와 접지전압단(VSS) 사이에 연결되어 드라이버(40)의 출력신호를 게이트 입력받는 NMOS 트랜지스터(NM4)와, 레벨시프터(60)의 출력단과 접지전압단(VSS) 사이에 연결되어 인버터(INV3)의 출력신호를 게이트 입력받는 NMOS 트랜 지스터(NM5)와, 전원전압단(VDD)과 노드(N2)사이에 연결되어 레벨시프터(60)의 출력단과 게이트 연결된 PMOS 트랜지스터(PM3), 및 전원전압단(VDD)과 레벨시프터(60)의 출력단 사이에 연결되어 노드(N2)와 게이트 연결된 PMOS 트랜지스터(PM4)로 구성된다.
래치부(80)는 레벨시프터(60)의 출력신호(DET2)와 NAND 게이트(NAND2)의 출력신호를 입력받는 NAND 게이트(NAND1)와, 파워업신호(PWRUP)와 NAND 게이트(NAND1)의 출력신호를 입력받는 NAND 게이트(NAND2), 및 NAND 게이트(NAND1)의 출력신호를 반전시키는 인버터(INV4)로 구성되어, 레벨시프터(60)의 출력신호(DET2)를 래치(latch)하게 된다. 여기서, 파워업신호(PWRUP)는 파워업(power up) 동작시 전원전압(VDD)이 일정 전압레벨 값까지 상승하면 활성화되는 신호이다.
출력부(100)는 래치부(80)의 출력신호(TVCP_TEST)를 반전시키는 인버터(INV5)와, 인버터(INV5)의 출력신호와 제1 모드진입신호(TMRS1)를 입력받는 NAND 게이트(NAND3), 및 NAND 게이트(NAND3)의 출력신호를 반전하여 제2 모드진입신호(TMRS2)를 출력하는 인버터(INV6)로 구성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 5a 및 5b는 도 4의 모드진입신호생성부(30)의 동작을 설명하기 위한 시뮬레이션 결과를 나타낸 도면이다.
도 4 및 도 5a를 참조하면, 제1 테스트모드를 하기위한 최초 파워업(power up) 동작으로 인해 전원전압(VDD)은 높아진다. 전원전압(VDD)은 각 셀(cell)의 전하를 충전시켜서 셀판전압(VCP)도 상승하게 된다. 셀판전압(VCP)에 의해 활성화되는 전압비교부(20)는 기준전압(VREF)이 셀판전압(VCP)보다 높기 때문에 NMOS 트랜지스터(NM1)를 턴 온(turn on)시키고 전압비교부(20)의 출력신호(DET)는 논리'하이'(high)가 된다. 이 출력신호(DET)는 드라이버(40)로 입력되어 셀판전압(VCP) 레벨로 드라이빙되고, 드라이빙된 출력신호(DET1)는 레벨시프터(60)에 의해 전원전압(VDD) 레벨의 논리'하이'(hgih)(DET2)를 출력한다.
이후, 래치부(80)는 논리'하이'인 출력신호(DET2)를 입력받은 상태에서 활성화되는 파워업신호(PWRUP)에 의해 논리'하이'(high)를 래치하고, 논리'하이'(high)인 출력신호(TVCP_TEST)를 출력한다. 출력부(100)는 테스트모드시 논리'하이'(high)로 활성화되는 제1 모드진입신호(TMRS1)와 래치부(80)의 출력신호(TVCP_TEST)를 입력받아 논리'로우'(low)인 제2 모드진입신호(TMRS2)를 출력한다.
즉, 제1 테스트모드시 논리'하이'(high)인 제1 모드진입신호(TMRS1)에 응답하여 논리'로우'(low)인 제2 모드진입신호(TMRS2)를 생성한다.
이후, 제1 테스트모드가 끝나면 전원전압단(VDD)은 파워 다운(power down)동작으로 인하여 전원전압(VDD)이 낮아지고 셀판전압(VCP)도 방전되기 시작한다. 전원전압(VDD)을 분압한 전압(LEVEL)은 셀판전압(VCP)보다 낮아지고 전압비교부(20)의 NMOS 트랜지스터(NM2)가 턴 온(turn on)되어 접지전압단(VSS)의 전압레벨 값, 즉, 논리'로우'(low)를 출력신호(DET)로서 출력한다. 파워 다운(power down)동작으로 인해 전원전압단(VDD)의 전압은 '0V'가 되지만, 셀판전압(VCP)으로 드라이빙 하는 드라이버(40)는 동작을 수행할 수 있다. 때문에, 전압비교부(20)의 출력신호(DET)는 드라이버(40)의 출력신호(DET1)를 통해 레벨시프터(60)의 NMOS 트랜지스터(MXN5)를 턴 온(turn on)시켜서 접지전압단(VSS)의 전압레벨, 즉, 논리'로우'를 출력신호(DET2)로서 출력한다.
이때, 셀판전압(VCP)이 접지전압단(VSS)의 전압레벨까지 낮아지기 전에 제2 테스트모드를 위해 두번째 파워 업(power up)동작을 수행한다. 때문에, 셀판전압(VCP)이 전부 방전되지 않은 상태에서 전원전압(VDD)은 다시 높아지게 되고, 전원전압(VDD)이 원하는 전압레벨이 되면 파워업신호(PWRUP)가 활성화된다. 이때, 셀판전압(VCP)을 인가받는 인버터들(INV1, INV2, INV3)에 의해 출력신호(DET2)는 논리'로우'를 유지하게 된다. 래치부(80)는 이 출력신호(DET2)를 래치하고 논리'로우'(low)인 출력신호(TVCP_TEST)를 출력하게 된다. 출력부(100)는 테스트모드시 논리'하이'(high)로 활성화되는 제1 모드진입신호(TMRS1)와 래치부(80)의 출력신호(TVCP_TEST)를 입력받아 논리'하이'(high)인 제2 모드진입신호(TMRS2)를 출력한다.
즉, 제2 테스트모드시 논리'하이'(high)인 제1 모드진입신호(TMRS1)에 응답하여 논리'하이'(high)인 제2 모드진입신호(TMRS2)를 생성한다.
도 5b은 셀판전압(VCP)이 충분히 방전된 후, 동일한 방법으로 시뮬레이션한 결과를 나타낸 도면이다.
도 5b을 참조하면, 제1 및 제2 테스트모드 동작을 마친 후, 셀판전압(VCP)이 방전되고 나서, 다시 제1 테스트모드 동작을 위한 파워 업(power up)동작을 하면 처음과 동일한 신호들이 생성되는 것을 볼 수 있다.
결과에서 알 수 있듯이, 본 발명에 따른 모드진입신호생성부(30)는 제1 테스트모드 동작 후에, 파워 다운 동작으로 전원전압(VDD)에 연동하는 기준전압(VREF)이 셀판전압(VCP)보다 낮아지는 정보를 래치한다. 이후, 셀판전압(VCP)이 접지전압(VSS) 레벨까지 방전하기 전에 제2 테스트모드를 동작을 위한 파워 업 동작을 하게되면, 래치된 정보를 이용하여 제2 모드진입신호(TMRS2)를 생성한다.
또한, 제2 테스트모드 동작을 마친 후 셀판전압(VCP)이 방전된 후에 동작하는 제1 테스트모드는 이전에 동작했던 테스트모드(즉, 제2 테스트모드)의 영향을 받지 않고 처음과 똑같이 동작하는 것을 알 수 있다. 이러한 방법으로 생성되는 새로운 제2 모드진입신호(TMRS2)는 여러가지 다른 용도로도 사용될 수 있다.
상술한 본 발명은 새로운 테스트라인의 추가 없이 새로운 모드진입신호(TMRS2)를 생성하여 두배 이상의 테스트모드신호를 확보할 수 있고, 그에 따라, 레이아웃 영역(layout area)의 확장 없이도 두배 이상의 테스트모드로 동작할 수 있는 효과를 얻을 수 있다.

Claims (11)

  1. 전원전압 레벨에 연동되는 기준전압과 셀판전압을 비교한 값에 따라 제2 모드진입신호를 생성하는 모드진입신호생성수단; 및
    상기 제1 및 제2 모드진입신호를 입력받아 복수의 테스트모드신호를 출력하는 테스트모드신호생성수단
    을 구비하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 모드진입신호생성수단은 상기 셀판전압이 상기 기준전압보다 높을 경우, 상기 제2 모드진입신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 모드진입신호생성수단은,
    상기 기준전압과 상기 셀판전압을 비교하는 전압비교수단;
    상기 전압비교수단의 출력신호를 드라이빙 하는 드라이버;
    상기 드라이버의 출력신호의 전압레벨을 상기 전원전압 레벨로 변화시키는 레벨시프터;
    상기 레벨시프터의 출력신호를 래치하는 래치부; 및
    상기 래치부의 출력신호와 상기 제1 모드진입신호를 입력받아 제2 모드진입신호를 출력하는 출력부
    를 구비하는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 전압비교수단은 상기 기준전압과 상기 셀판전압을 비교하여 상기 기준전압이 상기 셀판전압보다 높으면 제1 레벨신호를 출력하고, 상기 셀판전압이 상기 기준전압보다 높으면 제2 레벨신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서,
    상기 전압비교수단은,
    전원전압단과 접지전압단 사이에 연결되어 상기 전원전압을 분배하는 전압분배부; 및
    상기 셀판전압에 의해 인에이블되고, 상기 전압분배부의 출력전압과 상기 셀판전압을 비교하는 전압비교부
    를 구비하는 반도체 메모리 장치.
  6. 제3 항에 있어서,
    상기 드라이버는 상기 셀판전압 레벨로 드라이빙하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3 항에 있어서,
    상기 레벨시프터는 상기 드라이버의 출력신호를 상기 전원전압 레벨로 변화시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제3 항에 있어서,
    상기 래치부는 파워업신호와 상기 레벨시프터의 출력신호에 응답하여 상기 레벨시프터의 출력신호를 래치하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3 항에 있어서,
    상기 출력부는,
    상기 래치부의 출력신호를 반전하는 제1 인버터;
    상기 제1 인버터의 출력신호와 상기 제1 모드진입신호를 입력받는 NAND 게이 트; 및
    상기 NAND 게이트의 출력신호를 반전하여 상기 제2 모드진입신호를 출력하는 제2 인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 파워업 동작을 한 후 제1 모드진입신호를 입력받아 테스트 동작을 하는 단계;
    상기 테스트 동작 후 파워다운 동작시 전원전압에 연동하는 기준전압이 셀판전압보다 낮아지는 정보를 래치하는 단계;
    상기 셀판전압이 접지전압 레벨까지 방전되기 전에 적어도 한번 파워업 동작을 하는 단계; 및
    상기 래치된 정보를 이용하여 제2 모드진입신호를 생성하는 단계
    를 포함하는 모드진입신호 생성방법.
  11. 제10 항의 모드진입신호 생성방법을 이용하여 제1 모드진입신호에 응답하여 제1 테스트모드에 진입하고, 제2 모드진입신호에 응답하여 제2 테스트모드에 진입하여 복수의 테스트모드신호를 생성하는 것을 특징으로 하는 테스트모드신호생성수단.
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