CN106158048B - 修复信息存储电路以及包括其的半导体装置 - Google Patents

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Abstract

一种修复信息存储电路可包括熔丝块、控制器和熔丝锁存器阵列。所述熔丝块提供启动使能信号和修复信息。所述控制器响应于所述启动使能信号来生成电压控制信号。所述熔丝锁存器阵列存储从所述熔丝块提供的修复信息。所述电压控制信号是可调的，其被用作形成于所述熔丝锁存器阵列中的晶体管的体偏压。

Description

修复信息存储电路以及包括其的半导体装置
相关申请的交叉引用
本申请要求于2014年12月5日提交至韩国知识产权局的韩国申请No.10-2014-0174410的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例总体而言涉及一种集成电路，尤其在一个或更多个实施例中，涉及一种修复信息存储电路和一种包括该修复信息存储电路的半导体装置。
背景技术
半导体装置可执行测试以发现其中的缺陷。测试设备还可对半导体装置进行测试。例如，可通过使用内部测试电路和/或测试设备对半导体存储器装置执行测试以发现有缺陷的存储器单元。
当存储器控制器访问被称为有缺陷的存储器单元的存储器单元时，所述存储器控制器可访问分配给所述有缺陷的存储器单元的冗余存储器单元(下文称为“冗余单元”)。此操作可被称为修复操作。
用于修复操作的信息，例如，有缺陷的存储器单元的地址到冗余单元的地址的分配，可被称为修复信息，并且所述修复信息可存储在熔丝块中。
随着半导体装置的存储容量的增大，熔丝块中所包括的熔丝的数量可增大。
在熔丝块具有大量熔丝的情况下，可提前读取存储在熔丝块中的修复信息并将其存储在独立的熔丝锁存器阵列中(“启动操作”)以减少读出修复信息的时间量。
然而，启动操作所消耗的电流可增加半导体装置的电流消耗。
发明内容
各种实施例针对一种能够减小电流消耗的修复信息存储电路以及一种包括该修复信息存储电路的半导体装置。
在本发明的一个实施例中，一种修复信息存储电路可包括：控制器，其被配置成响应于从熔丝块提供的启动使能信号来生成电压控制信号；以及熔丝锁存器阵列，其被配置成存储从所述熔丝块提供的修复信息，并且具有根据所述电压控制信号来调整的阈值电压。
在本发明的一个实施例中，一种半导体装置可包括：存储块，其包括多个单元存储块；熔丝块，其被配置成将用于访问所述存储块的存储器单元之中的有缺陷的存储器单元的地址信息存储为修复信息，并且在所述半导体装置的启动操作时期输出所述修复信息；以及修复信息存储电路，其被配置成在所述启动操作时期将所述修复信息存储在一个或更多个熔丝锁存器阵列中，并且为所述启动操作时期和正常操作时期不同地调整所述熔丝锁存器阵列的阈值电压。
附图说明
下文结合附图描述本发明的特点、方面和实施例，其中：
图1为根据本发明的实施例的半导体装置100的框图；
图2示出图1的控制器200的内部构造；
图3为图1的熔丝锁存器阵列500的电路图；以及
图4为用于描述根据本发明的实施例的半导体装置100的启动操作的时序图。
具体实施方式
图1示出根据本发明实施例的半导体装置的实例。
如图1所示，根据本发明的实施例的半导体装置100可包括修复信息存储电路和存储块102。
存储块102可包括多个单元存储块，例如，多个存储体BK。
修复信息存储电路可包括熔丝块101、控制器200和多个熔丝锁存器500。
熔丝块101中可包括多个熔丝。在本发明的一个实施例中，熔丝块101可包括电子熔丝(“E-熔丝”)。
当半导体装置在初始化过程中进入启动模式时，熔丝块101可输出启动使能信号BOOTUPEN和修复信息FDATA。
启动模式可包括如下操作模式，其中提前读取存储在熔丝块101中的修复信息FDATA，并将其存储在与存储块102相邻的独立的熔丝锁存器阵列500中。
控制器200可响应于所述启动使能信号BOOTUPEN来生成第一和第二电压控制信号CTRL_BLK<1:2>。
当半导体装置100不处于启动使能信号BOOTUPEN的激活时期时(例如，当半导体装置100处于正常操作时期时)，控制器200可生成第一和第二电压控制信号CTRL_BLK<1:2>，以使熔丝锁存器阵列500中所包括的熔丝锁存器的阈值电压高于启动使能信号BOOTUPEN的激活时期内的阈值电压。
控制器200可响应于修复信息FDATA和地址信号ADD来生成第一和第二熔丝信号FDIT和FDIB以及多个熔丝锁存器选择信号FM<0:n>。
各个存储体BK可具有其自身的熔丝锁存器阵列500。在本发明的一个实施例中，可将所述多个熔丝锁存器阵列500设置在相应存储体BK所在的区域。
可根据所述多个熔丝锁存器选择信号FM<0:n>来选择性地使能所述多个熔丝锁存器阵列500以存储所述第一和第二熔丝信号FDIT和FDIB，并且可根据第一和第二电压控制信号CTRL_BLK<1:2>调整其阈值电压。
如图2所示，控制器200可包括锁存器控制逻辑300和电压控制单元400。
锁存器控制逻辑300可使用修复信息FDATA生成第一和第二熔丝信号FDIT和FDIB。所述第一和第二熔丝信号FDIT和FDIB可为适合被存储在熔丝锁存器阵列500中的差分信号。
锁存器控制逻辑300可生成具有与修复信息FDATA相同的逻辑电平的第一熔丝信号FDIT，以及具有与第一熔丝信号FDIT相反的逻辑电平的第二熔丝信号FDIB。
锁存器控制逻辑300可响应于地址信号ADD生成用于选择性地使能熔丝锁存器阵列500的熔丝锁存器的所述多个熔丝锁存器选择信号FM<0:n>。
地址信号ADD可包括对应于所述多个存储体BK的行地址信号。
电压控制单元400可响应于启动使能信号BOOTUPEN来生成第一和第二电压控制信号CTRL_BLK<1:2>。
当半导体装置100不处于启动使能信号BOOTUPEN的激活时期时(例如，当半导体装置100处于正常操作时期时)，电压控制单元400可生成第一和第二电压控制信号CTRL_BLK<1:2>，以使熔丝锁存器阵列500中的每个中所包括的熔丝锁存器的阈值电压高于启动使能信号BOOTUPEN的激活时期内的阈值电压。
电压控制单元400可包括第一至第八反相器401至408、电平移位器409以及第一至第四晶体管410至413。
可通过第一至第五反相器401至405传输启动使能信号BOOTUPEN。
电平移位器409可将第一反相器401的输出移位至体偏压电压VBB的电平。
可通过第六至第八反相器406至408传输电平移位器409的输出。
第一晶体管410可根据第五反相器405的输出来输出第一电压电平作为第一电压控制信号CTRL_BLK1。
可将电源电压VDD用作第一电压。
第二晶体管411可根据第四反相器404的输出来输出第二电压电平作为第一电压控制信号CTRL_BLK1。
可将具有高于电源电压VDD的电平的第一泵浦电压VPP用作第二电压。
第三晶体管412可根据第八反相器408的输出来输出第三电压电平作为第二电压控制信号CTRL_BLK2。
可将接地电压VSS用作第三电压。
第四晶体管413可根据第七反相器407的输出来输出第四电压电平作为第二电压控制信号CTRL_BLK2。
可将具有低于接地电压VSS的电压电平(例如，负电压电平)的第二泵浦电压VBB用作第四电压。
如图3所示，熔丝锁存器阵列500可包括多个熔丝锁存器单元510。
可将双互锁存储单元(“DICE”)锁存器用作熔丝锁存器单元510。
DICE锁存器具有存储第一和第二熔丝信号FDIT和FDIB的结构，其中所述第一和第二熔丝信号FDIT和FDIB为互补信号。
熔丝锁存器单元510可包括第一至第三晶体管组。
第一晶体管组可包括第一至第四晶体管511至514。第一至第四晶体管511至514可为PMOS晶体管。
第二晶体管组可包括第五至第八晶体管515至518。第五至第八晶体管515至518可为NMOS晶体管。
第三晶体管组可包括第九至第十二晶体管519至522。第九至第十二晶体管519至522可为NMOS晶体管。
可将第一至第四晶体管511至514耦合到第五至第八晶体管515至518。在第一至第四晶体管511至514为PMOS晶体管而第五至第八晶体管515至518为NMOS晶体管的情况下，可将第一至第四晶体管511至514的漏极端子分别耦合到第五至第八晶体管515至518的漏极端子。可将第一和第二熔丝信号FDIT和FDIB存储在第一、第二、第三和第四节点FLT0B、FLT0T、FLT1B和FLT1T中。
可将第一电压控制信号CTRL_BLK1用作施加到第一至第四晶体管511至514的体端子的体偏压。
PMOS晶体管的体偏压电平的增大可减小PMOS晶体管处的泄漏电流。
可将第二电压控制信号CTRL_BLK2用作施加到第五至第八晶体管515至518的体端子的体偏压。
NMOS晶体管的体偏压电平的增大可减小NMOS晶体管处的泄漏电流。
可响应于熔丝锁存器选择信号FM<0:n>来使能第九至第十二晶体管519至522。在本发明的一个实施例中，第九至第十二晶体管519至522可响应于熔丝锁存器选择信号FM<0:n>中的一个(例如，FM<0>)而向第一、第二、第三和第四节点FLT0B、FLT0T、FLT1B和FLT1T输出第一和第二熔丝信号FDIT和FDIB。
参照图4，下文将描述根据本发明实施例的半导体装置的启动操作。
在半导体装置100的启动操作时期，熔丝块101可将启动使能信号BOOTUPEN激活到逻辑高电平，并且还向控制器200提供修复信息FDATA。
在将启动使能信号BOOTUPEN激活到逻辑高电平之后，熔丝块101可向控制器200提供修复信息FDATA。
可将根据修复信息FDATA生成的第一和第二熔丝信号FDIT和FDIB分别存储在所述多个存储体BK的熔丝锁存器阵列500中。
图3示出一个实例，其中将根据修复信息FDATA的一个信号比特生成的第一熔丝信号FDIT和第二熔丝信号FDIB存储在熔丝锁存器单元510中。
控制器200可使用修复信息FDATA生成第一和第二熔丝信号FDIT和FDIB，并且向熔丝锁存器阵列500提供所述第一和第二熔丝信号FDIT和FDIB。
例如，控制器200可生成具有逻辑高电平的第一熔丝信号FDIT和具有逻辑低电平的第二熔丝信号FDIB。
在启动使能信号BOOTUPEN处于逻辑高电平的启动操作时期，控制器200可根据地址信号ADD以预定时间将所述多个熔丝锁存器选择信号FM<0:n>中的熔丝锁存器选择信号FM<0>激活到逻辑高电平。
可响应于具有逻辑高电平的熔丝锁存器选择信号FM<0>来开启熔丝锁存器单元510的第九至第十二晶体管519至522。
在启动使能信号BOOTUPEN处于逻辑高电平的启动操作时期，可将第一电压控制信号CTRL_BLK1保持在电源电压VDD的电平，而将第二电压控制信号CTRL_BLK2保持在接地电压VSS的电平。
在将熔丝锁存器选择信号FM<0>激活到逻辑高电平时，可将第一和第二熔丝信号FDIT和FDIB存储在熔丝锁存器单元510中。
熔丝锁存器单元510的第二和第四节点FLT0T和FLT1T可存储逻辑高值，而熔丝锁存器单元510的第一和第三节点FLT0B和FLT1B可存储逻辑低值。
在启动操作时期结束之后，可将启动使能信号BOOTUPEN去激活到逻辑低电平，接着，半导体装置进入正常操作时期。
在将熔丝锁存器选择信号FM<0>去激活到逻辑低电平之后，可关闭熔丝锁存器单元510的第九至第十二晶体管519至522。
在启动使能信号BOOTUPEN处于逻辑低电平的正常操作时期，可将第一电压控制信号CTRL_BLK1保持在第一泵浦电压VPP的电平，而可将第二电压控制信号CTRL_BLK2保持在第二泵浦电压VBB的电平。
当被用作第一至第四晶体管511至514的体偏压的第一电压控制信号CTRL_BLK1具有第一泵浦电压VPP的电平时，第一至第四晶体管511至514的泄漏电流可低于当第一电压控制信号CTRL_BLK1具有电源电压VDD的电平时的泄漏电流。
当被用作第五至第八晶体管515至518的体偏压的第二电压控制信号CTRL_BLK2具有第二泵浦电压VBB的电平时，第五至第八晶体管515至518的泄漏电流可低于当第二电压控制信号CTRL_BLK2具有接地电压VSS的电平时的泄漏电流。
在本发明的一个实施例中，用于第一至第八晶体管511至518的体偏压可取决于半导体装置是否处于启动模式而变化。例如，在启动模式中，第一至第四晶体管511至514具有电源电压VDD作为其体偏压，而第五至第八晶体管515至518具有接地电压VSS作为其体偏压。然而，在正常操作时期，第一至第四晶体管511至514具有第一泵浦电压VPP作为其体偏压，而第五至第八晶体管515至518具有第二泵浦电压VBB作为其体偏压，因此，当半导体装置不处于启动模式时，第一至第八晶体管511至518可减小泄漏电流。
尽管上文已描述了特定实施例，但是本领域的技术人员应理解，仅通过举例的方式描述了这些实施例。因此，本文所描述的半导体装置不应局限于所描述的实施例。相反地，结合上文的描述和附图来描述的半导体装置仅由所附的权利要求进行限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种修复信息存储电路，包括：
熔丝块，其被配置成提供启动使能信号和修复信息；
控制器，其被配置成响应于所述启动使能信号来生成电压控制信号；以及
熔丝锁存器阵列，其被配置成存储从所述熔丝块提供的修复信息，其中所述电压控制信号被用作形成于所述熔丝锁存器阵列中的晶体管的体偏压，并且所述电压控制信号是可调的。
技术方案2.如技术方案1所述的修复信息存储电路，其中，所述修复信息包括半导体装置的存储块中所包括的存储器单元之中的有缺陷的存储器单元的地址信息。
技术方案3.如技术方案1所述的修复信息存储电路，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且所述熔丝锁存器单元中的每个包括被配置成接收所述电压控制信号作为所述体偏压的所述晶体管。
技术方案4.如技术方案1所述的修复信息存储电路，其中，当所述启动使能信号未被激活时生成的电压控制信号不同于当所述启动使能信号被激活时生成的电压控制信号。
技术方案5.如技术方案1所述的修复信息存储电路，其中，当所述启动使能信号未被激活时，所述控制器为所述熔丝锁存器阵列的PMOS晶体管生成具有高于电源电压的第一泵浦电压的电压控制信号，并且为所述熔丝锁存器阵列的NMOS晶体管生成具有低于接地电压的第二泵浦电压的电压控制信号。
技术方案6.如技术方案1所述的修复信息存储电路，其中，所述控制器被配置成响应于地址信号和所述修复信息来生成熔丝锁存器选择信号、第一熔丝信号和第二熔丝信号。
技术方案7.如技术方案6所述的修复信息存储电路，其中，所述熔丝锁存器阵列包括多个锁存器单元，所述多个锁存器单元根据所述熔丝锁存器选择信号而被选择性地使能，并且存储所述第一熔丝信号和所述第二熔丝信号。
技术方案8.如技术方案1所述的修复信息存储电路，其中，所述电压控制信号包括所述第一电压控制信号和所述第二电压控制信号，并且其中，所述控制器包括：
锁存器控制逻辑，其被配置成生成具有与所述修复信息相同的逻辑电平的第一熔丝信号，以及具有与所述第一熔丝信号相反的逻辑电平的第二熔丝信号，并且响应于地址信号来生成熔丝锁存器选择信号；以及
电压控制单元，其被配置成响应于所述启动使能信号来生成所述第一电压控制信号和所述第二电压控制信号。
技术方案9.如技术方案8所述的修复信息存储电路，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且
所述熔丝锁存器单元中的每个包括：
第一晶体管组，其被配置成通过其体端子来接收所述第一电压控制信号；
第二晶体管组，其被配置成通过其体端子来接收所述第二电压控制信号；以及
第三晶体管组，其被配置成根据所述熔丝锁存器选择信号而被选择性地使能，并且向所述第一晶体管组与所述第二晶体管组耦合的节点提供所述第一熔丝信号和所述第二熔丝信号。
技术方案10.如技术方案9所述的修复信息存储电路，其中，当所述启动使能信号未被激活时，所述控制器将所述第一电压控制信号的电压电平调整到高于所述启动使能信号被激活时的电平，并且将所述第二电压控制信号的电压电平调整到低于所述启动使能信号被激活时的电平。
技术方案11.一种半导体装置，包括：
存储块，其包括多个单元存储块；
熔丝块，其被配置成将所述存储块的存储器单元之中的有缺陷的存储器单元的地址信息存储为修复信息，并且在所述半导体装置的启动操作时期输出所述修复信息；以及
修复信息存储电路，其被配置成在所述启动操作时期将所述修复信息存储在一个或更多个熔丝锁存器阵列中，并且调整形成于所述熔丝锁存器阵列中的晶体管的体偏压，使得当所述启动使能信号被激活时的体偏压不同于当所述启动使能信号未被激活时的体偏压。
技术方案12.如技术方案11所述的半导体装置，其中，所述一个或更多个熔丝锁存器阵列被配置在所述单元存储块中的每个中。
技术方案13.如技术方案11所述的半导体装置，其中，所述修复信息存储电路包括：
控制器，其被配置成响应于从所述熔丝块提供的启动使能信号来生成电压控制信号；并且
所述熔丝锁存器阵列被配置成存储从所述熔丝块提供的修复信息。
技术方案14.如技术方案13所述的半导体装置，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且所述熔丝锁存器单元中的每个包括多个晶体管，所述多个晶体管被配置成通过其体端子接收所述电压控制信号。
技术方案15.如技术方案13所述的半导体装置，其中，当所述启动使能信号未被激活时，所述控制器为所述熔丝锁存器阵列的PMOS晶体管生成具有高于电源电压的第一泵浦电压的电压控制信号，并且为所述熔丝锁存器阵列的NMOS晶体管生成具有低于接地电压的第二泵浦电压的电压控制信号。
技术方案16.如技术方案13所述的半导体装置，其中，所述控制器被配置成响应于地址信号和所述修复信息来生成熔丝锁存器选择信号、第一熔丝信号和第二熔丝信号。
技术方案17.如技术方案16所述的半导体装置，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，所述多个熔丝锁存器单元根据所述熔丝锁存器选择信号而被选择性地使能，并且存储所述第一熔丝信号和所述第二熔丝信号。
技术方案18.如技术方案13所述的半导体装置，其中，所述电压控制信号包括第一电压控制信号和第二电压控制信号，并且其中，所述控制器包括：
锁存器控制逻辑，其被配置成生成具有与所述修复信息相同的逻辑电平的第一熔丝信号，以及具有与所述第一熔丝信号相反的逻辑电平的第二熔丝信号，并且响应于地址信号来生成熔丝锁存器选择信号；以及
电压控制单元，其被配置成响应于所述启动使能信号来生成所述第一电压控制信号和所述第二电压控制信号。
技术方案19.如技术方案18所述的半导体装置，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且
所述熔丝锁存器单元中的每个包括：
第一晶体管组，其被配置成通过其体端子来接收所述第一电压控制信号；
第二晶体管组，其被配置成通过其体端子来接收所述第二电压控制信号；以及
第三晶体管组，其被配置成根据所述熔丝锁存器选择信号而被选择性地使能，并且向所述第一晶体管组与所述第二晶体管组耦合的节点提供所述第一熔丝信号和所述第二熔丝信号。
技术方案20.如技术方案19所述的半导体装置，其中，当所述启动使能信号未被激活时，所述控制器将所述第一电压控制信号的电压电平调整到高于当所述启动使能信号被激活时的电平，并且将所述第二电压控制信号的电压电平调整到低于当所述启动使能信号被激活时的电平。

Claims (20)

1.一种修复信息存储电路，包括：
熔丝块，其被配置成提供启动使能信号和修复信息；
控制器，其被配置成响应于所述启动使能信号来生成电压控制信号；以及
熔丝锁存器阵列，其被配置成存储从所述熔丝块提供的修复信息，其中所述电压控制信号被用作形成于所述熔丝锁存器阵列中的晶体管的体偏压，并且所述电压控制信号是可调的。
2.如权利要求1所述的修复信息存储电路，其中，所述修复信息包括半导体装置的存储块中所包括的存储器单元之中的有缺陷的存储器单元的地址信息。
3.如权利要求1所述的修复信息存储电路，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且所述熔丝锁存器单元中的每个包括被配置成接收所述电压控制信号作为所述体偏压的所述晶体管。
4.如权利要求1所述的修复信息存储电路，其中，当所述启动使能信号未被激活时生成的电压控制信号不同于当所述启动使能信号被激活时生成的电压控制信号。
5.如权利要求1所述的修复信息存储电路，其中，当所述启动使能信号未被激活时，所述控制器为所述熔丝锁存器阵列的PMOS晶体管生成具有高于电源电压的第一泵浦电压的电压控制信号，并且为所述熔丝锁存器阵列的NMOS晶体管生成具有低于接地电压的第二泵浦电压的电压控制信号。
6.如权利要求1所述的修复信息存储电路，其中，所述控制器被配置成响应于地址信号和所述修复信息来生成熔丝锁存器选择信号、第一熔丝信号和第二熔丝信号。
7.如权利要求6所述的修复信息存储电路，其中，所述熔丝锁存器阵列包括多个锁存器单元，所述多个锁存器单元根据所述熔丝锁存器选择信号而被选择性地使能，并且存储所述第一熔丝信号和所述第二熔丝信号。
8.如权利要求1所述的修复信息存储电路，其中，所述电压控制信号包括第一电压控制信号和第二电压控制信号，并且其中，所述控制器包括：
锁存器控制逻辑，其被配置成生成具有与所述修复信息相同的逻辑电平的第一熔丝信号，以及具有与所述第一熔丝信号相反的逻辑电平的第二熔丝信号，并且响应于地址信号来生成熔丝锁存器选择信号；以及
电压控制单元，其被配置成响应于所述启动使能信号来生成所述第一电压控制信号和所述第二电压控制信号。
9.如权利要求8所述的修复信息存储电路，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且
所述熔丝锁存器单元中的每个包括：
第一晶体管组，其被配置成通过其体端子来接收所述第一电压控制信号；
第二晶体管组，其被配置成通过其体端子来接收所述第二电压控制信号；以及
第三晶体管组，其被配置成根据所述熔丝锁存器选择信号而被选择性地使能，并且向所述第一晶体管组与所述第二晶体管组耦合的节点提供所述第一熔丝信号和所述第二熔丝信号。
10.如权利要求9所述的修复信息存储电路，其中，当所述启动使能信号未被激活时，所述控制器将所述第一电压控制信号的电压电平调整到高于所述启动使能信号被激活时的电平，并且将所述第二电压控制信号的电压电平调整到低于所述启动使能信号被激活时的电平。
11.一种半导体装置，包括：
存储块，其包括多个单元存储块；
熔丝块，其被配置成将所述存储块的存储器单元之中的有缺陷的存储器单元的地址信息存储为修复信息，并且在所述半导体装置的启动操作时期输出所述修复信息；以及
修复信息存储电路，其被配置成在所述启动操作时期将所述修复信息存储在一个或更多个熔丝锁存器阵列中，并且调整形成于所述熔丝锁存器阵列中的晶体管的体偏压，使得当启动使能信号被激活时的体偏压不同于当所述启动使能信号未被激活时的体偏压。
12.如权利要求11所述的半导体装置，其中，所述一个或更多个熔丝锁存器阵列被配置在所述单元存储块中的每个中。
13.如权利要求11所述的半导体装置，其中，所述修复信息存储电路包括：
控制器，其被配置成响应于从所述熔丝块提供的启动使能信号来生成电压控制信号；并且
所述熔丝锁存器阵列被配置成存储从所述熔丝块提供的修复信息。
14.如权利要求13所述的半导体装置，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且所述熔丝锁存器单元中的每个包括多个晶体管，所述多个晶体管被配置成通过其体端子接收所述电压控制信号。
15.如权利要求13所述的半导体装置，其中，当所述启动使能信号未被激活时，所述控制器为所述熔丝锁存器阵列的PMOS晶体管生成具有高于电源电压的第一泵浦电压的电压控制信号，并且为所述熔丝锁存器阵列的NMOS晶体管生成具有低于接地电压的第二泵浦电压的电压控制信号。
16.如权利要求13所述的半导体装置，其中，所述控制器被配置成响应于地址信号和所述修复信息来生成熔丝锁存器选择信号、第一熔丝信号和第二熔丝信号。
17.如权利要求16所述的半导体装置，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，所述多个熔丝锁存器单元根据所述熔丝锁存器选择信号而被选择性地使能，并且存储所述第一熔丝信号和所述第二熔丝信号。
18.如权利要求13所述的半导体装置，其中，所述电压控制信号包括第一电压控制信号和第二电压控制信号，并且其中，所述控制器包括：
锁存器控制逻辑，其被配置成生成具有与所述修复信息相同的逻辑电平的第一熔丝信号，以及具有与所述第一熔丝信号相反的逻辑电平的第二熔丝信号，并且响应于地址信号来生成熔丝锁存器选择信号；以及
电压控制单元，其被配置成响应于所述启动使能信号来生成所述第一电压控制信号和所述第二电压控制信号。
19.如权利要求18所述的半导体装置，其中，所述熔丝锁存器阵列包括多个熔丝锁存器单元，并且
所述熔丝锁存器单元中的每个包括：
第一晶体管组，其被配置成通过其体端子来接收所述第一电压控制信号；
第二晶体管组，其被配置成通过其体端子来接收所述第二电压控制信号；以及
第三晶体管组，其被配置成根据所述熔丝锁存器选择信号而被选择性地使能，并且向所述第一晶体管组与所述第二晶体管组耦合的节点提供所述第一熔丝信号和所述第二熔丝信号。
20.如权利要求19所述的半导体装置，其中，当所述启动使能信号未被激活时，所述控制器将所述第一电压控制信号的电压电平调整到高于当所述启动使能信号被激活时的电平，并且将所述第二电压控制信号的电压电平调整到低于当所述启动使能信号被激活时的电平。
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