KR101842143B1 - 안티퓨즈 제어 회로 - Google Patents

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Abstract

본 기술에 따른 안티퓨즈 제어 회로는 파워 업 신호에 응답하여 출력노드에 제 1 전원전압을 선택적으로 인가하는 제 1 전원전압 인가부; 프로그램 신호에 응답하여 상기 출력노드에 제 2 전원전압을 선택적으로 인가하는 제 2 전원전압 인가부; 상기 프로그램 신호가 비활성화 된 경우, 상기 파워 업 신호에 응답하여 상기 출력노드와 안티퓨즈의 연결을 제어하는 제어부를 포함한다.

Description

안티퓨즈 제어 회로{Control Circuit of Antifuse}
본 발명은 반도체 집적회로에 관한 것으로, 구체적으로 반도체 집적회로의 안티퓨즈 제어 회로에 관한 것이다.
일반적으로 반도체 집적회로에서 패키징 이후에 사용하는 퓨즈는 통상 안티퓨즈(Anti-fuse)라 하는데, 이는 패키징 이전의 퓨즈는 절단에 의해 리페어를 수행하는 반면 패키징 이후에 사용하는 퓨즈는 절단이 아닌 상호 접속에 의해 리페어를 수행하기 때문이다. 즉, 안티퓨즈란 패키징 이전의 퓨즈에 대한 상대적인 의미로, 정상 상태에서는 전기적으로 개방(open)되어 있다가, 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 단락(short) 상태가 되는 퓨즈를 말한다.
도 1은 일반적인 안티퓨즈 제어 회로의 회로도이다.
도 1에서 안티퓨즈 제어 회로는 파워 업 신호(PWRUP)를 반전하여 출력하는 제 1 인버터(IV1), 외부 전원전압(Vext) 인가단과 제 1 노드(nd1) 사이에 연결되어 게이트를 통해 제 1 인버터(IV1)의 출력신호가 입력되는 제 1 PMOS 트랜지스터(P1), 외부 전원전압(Vext) 인가단과 제 1 노드(nd1) 사이에 연결되어 게이트를 통해 프로그램 신호(PG)가 입력되는 제 2 PMOS 트랜지스터(P2), 제 1 노드(nd1)와 안티퓨즈(F1) 사이에 연결되어 게이트를 통해 접지전압(Vss)이 입력되는 제 3 PMOS 트랜지스터(P3) 및 제 1 노드(nd1)와 안티퓨즈(F1) 사이에 연결되어 게이트를 통해 전원전압(Vbba)이 입력되고 벌크단에 백 바이어스 전압(Vbbf)이 인가되는 제 3 NMOS 트랜지스터(N3)를 포함한다.
또한, 제 1 노드(nd1)의 출력단에는 제 4 내지 제 5 PMOS 트랜지스터(P4, P5)와 제 1 내지 제 2 NMOS 트랜지스터(N1, N2)가 크로스 커플드 구조로 형성되고, 제 2 내지 제 3 인버터(IV2, IV3)를 포함하는 제 1 래치부(R1)가 연결된다. 그리고 제 4 인버터(IV4)는 제 1 래치부(R1)의 출력을 반전하여 출력신호(anti_anz)를 출력한다.
도 1을 참조하여, 종래의 안티퓨즈 제어 회로의 동작 과정을 크게 프로그램 모드와 일반 동작 모드로 구분하여 설명하면 다음과 같다.
먼저, 프로그램 모드일 경우, 안티퓨즈(F1)를 끊을 때 프로그램 신호(PG)가 로우레벨이 되면 제 2 PMOS 트랜지스터(P2)가 턴온된다. 그리고, 파워 업 신호(PWRUP)가 로우레벨이 되면 제 1 PMOS 트랜지스터(P1)가 턴오프되어, 제 1 노드(nd1)가 외부 전원전압(Vext) 레벨이 된다.
이 때, 백 바이어스 전압(Vbbf)의 레벨은 로우 백 바이어스 전압(LVBB; Low back gate bias)인 -3V 이하가 된다. 여기서, 로우 백 바이어스 전압(LVBB)은 내부 전압 발생기에서 공급되는 전압이다.
일반적으로 안티퓨즈 제어 회로는 프로그램 모드 동작시 안티퓨즈(F1)의 절연체를 파괴하면서 저항이 매우 작은 단락(short) 상태가 된다.
한편, 일반 동작 모드일 경우에는, 프로그램 신호(PG)가 하이레벨이 되어 파워 업 신호(PWRUP)에 의해 제 1 노드(nd1)의 전압 값이 정해지게 된다. 이 때, 백 바이어스 전압(Vbbf)은 접지전압(Vss) 레벨이 된다. 그리고, 전원전압(Vbba)의 전압레벨은 외부 전원전압(Vext) 레벨이 되어 제 3 NMOS 트랜지스터(N3)가 턴온된다.
여기서, 안티퓨즈(F1)가 프로그램 되어 있지 않다면, 제 1 래치부(R1)에 의해 하이레벨을 유지하게 되고, 제 4 인버터(IV4)에 의해 출력신호(anti_anz)의 논리레벨이 로우레벨이 된다.
반면에, 안티퓨즈(F1)가 프로그램 되어 있다면 백 바이어스 전압(Vbbf)의 전압레벨이 접지전압(Vss) 레벨이 된다. 이 때, 파워 업 신호(PWRUP)가 로우레벨로 천이하게 되면 제 1 노드(nd1)의 전압이 로우레벨이 되어 제 1 래치(R1)에 저장하고 있는 하이레벨의 신호가 로우레벨이 된다. 따라서, 제 1 래치(R1)의 출력신호는 제 4 인버터(IV4)에 의해 반전되어 출력신호(anti_anz)가 하이레벨로 출력된다.
그런데, 안티퓨즈(F1)가 일반 동작 모드일 경우, 제 3 PMOS 트랜지스터(P3)와 제 3 NMOS 트랜지스터(N3)는 항상 턴온 상태에 있어 제 1 노드(nd1)의 전압이 항상 안티퓨즈(F1)에 공급된다.
안티퓨즈(F1)가 프로그램되지 않은 상태일 때에는 일반 동작 모드에서 제 1 노드(nd1)의 전압이 항상 안티퓨즈(F1)에 공급되어도 안티퓨즈(F1)가 개방(open) 상태에 있어 전류누설이나 전류누설에 의한 오동작을 방지할 수 있지만, 안티퓨즈(F1)가 프로그램된 상태의 일반 동작 모드에서는 안티퓨즈(F1)의 공정상의 변화로 인하여 고저항 값을 갖게되면, 전류누설이 발생하고 전류누설에 의한 오동작을 유발하는 경우가 발생한다.
본 발명은 안티퓨즈 제어 회로를 변경하여, 안티퓨즈에 의한 전류누설를 차단하고 오동작을 방지하는 반도체 집적회로의 안티퓨즈 제어 회로를 제공한다.
본 발명의 실시예에 따른 안티퓨즈 제어 회로는 파워 업 신호에 응답하여 출력노드에 제 1 전원전압을 선택적으로 인가하는 제 1 전원전압 인가부; 프로그램 신호에 응답하여 상기 출력노드에 제 2 전원전압을 선택적으로 인가하는 제 2 전원전압 인가부; 상기 프로그램 신호가 비활성화 된 경우, 상기 파워 업 신호에 응답하여 상기 출력노드와 안티퓨즈의 연결을 제어하는 제어부를 포함한다.
본 발명은 안티퓨즈 제어 회로를 변경함으로써, 반도체 집적회로의 저전력화를 달성할 수 있으며, 반도체 집적회로의 신뢰성을 높일 수 있다.
도 1은 일반적인 안티퓨즈 제어 회로의 회로도,
도 2는 본 발명의 실시예에 따른 안티퓨즈 제어 회로의 회로도,
도 3은 도 2의 퓨즈 센스 인에이블 신호 생성부의 회로도,
도 4는 도 3의 퓨즈 센스 인에이블 신호의 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 안티퓨즈 제어 회로의 회로도이다.
도 2를 참조하면, 본 발명의 안티퓨즈 제어회로는 파워 업 신호(PWRUP)에 응답하여 외부 전원전압(Vext)을 제 2 노드(nd2)에 출력하는 제 1 전원전압 인가부(100), 프로그램 신호(PG)에 응답하여 외부 전원전압(Vext)를 제 2 노드(nd2)에 출력하는 제 2 전원전압 인가부(200), 제 2 노드(nd2)와 백 바이어스 전압(Vbbf) 사이에 연결되어 있는 안티퓨즈(F2), 제 2 노드(nd2)의 출력을 입력받아 출력신호(anti_anz)를 생성하는 제 2 래치부(R2) 및 파워 업 신호(PWRUP) 및 프로그램 신호(PG)에 응답하여 제 2 노드(nd2)와 안티퓨즈의 연결을 제어하는 제어부(300)를 포함한다.
제 1 전원전압 인가부(100)는 파워 업 신호(PWRUP)를 반전하여 출력하는 제 5 인버터(IV5) 및 외부 전원전압(Vext) 인가단과 제 2 노드(nd2) 사이에 연결되어 게이트를 통해 제 5 인버터(IV5)의 출력신호가 입력되는 제 6 PMOS 트랜지스터(P6)를 포함한다.
제 2 전원전압 인가부(200)는 외부 전원전압(Vext) 인가단과 제 2 노드 사이에 연결되어 게이트를 통해 프로그램 신호(PG)가 입력되는 제 7 PMOS 트랜지스터(P7)를 포함한다.
제 2 래치부(R2)는 제 3 노드(nd3)와 접지전압(Vss) 사이에 연결되어 게이트를 통해 제 2 노드(nd2)의 출력신호가 입력되는 제 5 NMOS 트랜지스터(N5), 제 4 노드(nd4)와 접지전압(Vss) 사이에 연결되어 제 5 노드(nd5)의 출력신호가 입력되는 제 6 NMOS 트랜지스터(N6), 외부 전원전압(Vext) 인가단과 제 3 노드(nd3) 사이에 연결되어 게이트를 통해 제 4 노드(nd4)의 출력신호가 입력되는 제 9 PMOS 트랜지스터(P9) 및 외부 전원전압(Vext) 인가단과 제 4 노드(nd4) 사이에 연결되어 게이트를 통해 제 3 노드(nd3)의 출력신호가 입력되는 제 10 PMOS 트랜지스터(P10)를 포함하고, 제 2 노드(nd2)의 출력신호를 반전하여 제 5 노드(nd5)에 출력하는 제 7 인버터(IV7), 제 5 노드(nd5)의 출력신호를 반전하여 제 2 노드(nd2)에 출력하는 제 8 인버터(IV8) 및 제 4 노드(nd4)의 출력신호를 반전하여 출력신호(anti_anz)를 출력하는 제 9 인버터(IV9)를 포함한다.
제어부(300)는 파워 업 신호(PWRUP) 및 프로그램 신호(PG)에 응답하여 퓨즈 센스 인에이블 신호(FSEN)를 생성하는 퓨즈 센스 인에이블 신호 생성부(310) 및 퓨즈 센스 인에이블 신호(FSEN)에 응답하여 안티퓨즈(F2)에 공급되는 제 2 노드(nd2)의 출력을 제어하는 스위치부(320)를 포함한다.
스위치부(320)는 퓨즈 센스 인에이블 신호(FSEN)를 반전하여 출력하는 제 6 인버터(IV6), 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 연결되어 게이트를 통해 제 6 인버터(IV6)의 출력신호가 입력되는 제 8 PMOS 트랜지스터(P8) 및 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 연결되어 퓨즈 센스 인에이블 신호(FSEN)가 입력되는 제 4 트랜지스터(N4)를 포함한다.
프로그램 신호(PG)는 프로그램 모드일 경우 논리레벨이 로우레벨이 되고, 일반 동작 모드일 경우 논리레벨이 하이레벨이 된다.
즉, 프로그램 신호(PG)는 프로그램 모드일 경우 활성화되고, 일반 동작 모드일 때 비활성화 된다.
파워 업 신호(PWRUP)는 파워 업 상태일 때에는 논리레벨이 하이레벨이 되고, 파워 업이 끝난 상태일 때는 논리레벨이 로우레벨이 된다.
즉, 파워 업 신호(PWRUP)는 파워 업 상태일 때에는 활성화되고, 파워 업이 끝난 상태일 때는 비활성화 된다.
도 2를 참조하여, 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다.
먼저, 프로그램 모드일 경우, 안티퓨즈(F2)를 끊을 때 프로그램 신호(PG) 및 파워 업 신호(PWRUP)의 논리레벨은 로우레벨이 된다.
따라서, 로우레벨의 파워 업 신호(PWRUP)를 입력받은 제 1 전원전압 구동부(100)는 구동되지 않고, 로우레벨의 프로그램 신호(PG)를 입력받은 제 2 전원전압 인가부(200)는 구동된다.
이때, 제 2 노드(nd2)의 전압레벨은 제 2 전원전압 인가부(200)에 인가되는 외부 전원전압(Vext) 레벨과 동일하게 된다.
또한, 퓨즈 센스 인에이블 신호 생성부(310)는 프로그램 신호(PG)의 논리레벨이 로우레벨이 되면, 하이레벨의 퓨즈 센스 인에이블 신호(FSEN)를 출력한다.
스위치부(320)는 하이레벨의 퓨즈 센스 인에이블 신호(FSEN)를 입력받고, 제 2 노드(nd2)의 전압을 안티퓨즈(F2)에 공급한다.
이때, 백 바이어스 전압(Vbbf)의 전압레벨은 로우 백 바이어스 전압(LVBB; Low Back Gate Bias)인 -3V 이하가 된다. 여기서, LVBB는 내부 전압 발생기에서 공급되는 전압이다.
프로그램 모드 동작시 안티퓨즈(F2)는 제 2 노드(nd2)와 백 바이어스 전압(Vbbf) 사이의 전압차로 인하여 안티퓨즈(F2)의 절연체가 파괴되어 매우 작은 저항을 갖는 단락(short) 상태로 된다.
한편, 일반 동작 모드일 경우, 프로그램 신호(PG)의 논리레벨은 하이레벨을 유지하고, 파워 업 신호(PWRUP)에 의해 제 2 노드(nd2)의 전압 값이 정해지게 된다. 이 때, 백 바이어스 전압(Vbbf)의 전압레벨은 접지전압(Vss) 레벨이 된다.
안티퓨즈(F2)가 프로그램 되어 있지 않을 경우 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다.
우선, 반도체 집적회로가 파워 업 상태일 때, 파워 업 신호(PWRUP)의 논리레벨은 하이레벨이다.
하이레벨의 파워 업 신호(PWRUP)가 제 1 전원전압 인가부(100)에 입력되면, 제 2 노드(nd2)의 전압은 외부 전원전압(Vext) 레벨이 된다. 제 2 래치부(R2)는 제 2 노드(nd2)의 출력을 입력받아 로우레벨의 출력신호(anti_anz)를 출력한다.
다음으로, 반도체 집적회로가 파워 업이 끝나면 파워 업 신호(PWRUP)의 논리레벨은 로우레벨로 천이된다. 로우레벨의 파워 업 신호(PWRUP)가 제 1 전원전압 인가부(100)에 입력되면 제 2 노드(nd2)에 외부 전원전압(Vext)을 인가하지 않는다. 다만, 안티퓨즈(F2)는 개방(open) 상태에 있으므로, 제 2 래치부(R2)는 하이레벨의 파워 업 신호(PWRUP)에 응답하여 제 1 전원전압 인가부(100)가 제 2 노드(nd2)에 출력한 외부 전원전압(Vext)를 유지하게 되고 로우레벨의 출력신호(anti_anz)를 출력하게 된다.
반면에, 안티퓨즈(F2)가 프로그램된 경우 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다.
우선, 반도체 집적회로가 파워 업 상태일 때, 파워 업 신호(PWRUP)의 논리레벨은 하이레벨이다.
퓨즈 센스 인에이블 신호 생성부(310)는 하이레벨의 파워 업 신호(PWRUP)와 하이레벨의 프로그램 신호(PG)에 응답하여 로우레벨의 퓨즈 센스 인에이블 신호(FSEN)를 출력한다.
스위치부(320)는 로우레벨의 퓨즈 센스 인에이블 신호(FSEN)에 응답하여 제 2 노드(nd2)의 전압이 안티퓨즈(F2)에 공급되는 것을 차단한다.
제 1 전원전압 인가부(100)는 하이레벨의 파워 업 신호(PWRUP)에 응답하여 제 2 노드(nd2)에 외부 전원전압(Vext)을 출력한다. 외부 전원전압(Vext) 레벨의 제 2 노드(nd2)의 출력을 입력받은 제 2 래치부(R2)는 로우레벨의 출력신호(anti_anz)를 출력한다.
다음으로, 반도체 집적회로가 파워 업이 끝나면 파워 업 신호(PWRUP)의 논리레벨은 로우레벨로 천이된다.
퓨즈 센스 인에이블 신호 생성부(310)는 로우레벨의 파워 업 신호(PWRUP)와 하이레벨의 프로그램 신호(PG)를 입력받아, 소정 시간 동안 하이레벨 구간을 갖는 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
스위치부(320)는 소정 시간 동안 하이레벨 구간을 갖는 퓨즈 센스 인에이블 신호(FSEN)를 입력받고, 퓨즈 센스 인에이블 신호(FSEN)에 응답하여 소정 시간 동안 제 2 노드(nd2)와 안티퓨즈(F2) 사이를 연결한다.
이때, 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 전류 경로가 형성된다. 파워 업 신호(PWRUP)가 하이레벨일 때, 제 2 래치부(R2)에 저장되어 있는 외부 전원전압(Vext)은 안티퓨즈(F2)에 공급되고 제 2 노드(nd2)의 전압레벨은 낮아진다. 따라서, 충분한 시간이 흐르면 제 2 노드(nd2)의 논리레벨은 로우레벨이 된다. 제 2 노드(nd2)의 출력을 입력받은 제 2 래치부(R2)는 하이레벨의 출력신호(anti_anz)를 출력한다.
도 3은 도 2의 퓨즈 센스 인에이블 신호 생성부(310)이다.
도 3을 참조하면, 퓨즈 센스 인에이블 생성부(310)는 파워 업 신호(PWRUP)를 반전하여 출력하는 제 10 인버터(IV10), 제 10 인버터(IV10)의 출력을 소정 시간 지연하는 제 1 지연소자(D1), 파워 업 신호(PWRUP)와 제 1 지연소자(D1)의 출력신호를 논리연산하여 세트 신호(SET)를 생성하는 제 1 노아게이트(NR1), 세트 신호(SET)를 소정 시간 지연하여 리셋 신호(RST)를 출력하는 제 2 지연소자(D2), 세트 신호(SET) 및 리셋 신호(RST)를 입력받아 논리연산하여 제 6 노드(nd6)에 출력신호 생성하는 제 3 래치부(R3) 및 제 6 노드(nd6)의 출력신호와 프로그램 신호(PG)를 논리연산하여 퓨즈 센스 인에이블 신호(FSEN)를 생성하는 제 1 낸드게이트(ND1)를 포함한다.
제 3 래치부(R3)는 세트 신호(SET)와 제 3 노아게이트(NR3)의 출력신호를 논리연산하는 제 2 노아게이트(NR2) 및 리셋 신호(RST)와 제 2 노아게이트(NR2)의 출력신호를 논리연산하는 제 3 노아게이트(NR3)를 포함한다.
도 4는 퓨즈 센스 인에이블 신호(FSEN)의 타이밍도이다.
도 2 내지 4를 참조하여, 본 발명의 실시예에 따른 퓨즈 센스 인에이블 신호(FSEN)의 동작 타이밍 및 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다.
우선, 프로그램 모드일 경우를 설명한다. 도 3을 참조하면, 프로그램 모드일 때 제 1 낸드게이트(ND1)는 제 6 노드(nd6)의 출력과 관계없이 로우레벨의 프로그램 신호(PG)를 입력받아 하이레벨의 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
스위치부(320)는 하이레벨의 퓨즈 센스 인에이블 신호(FSEN)를 입력받고, 제 2 노드(nd2)의 전압을 안티퓨즈(F2)에 공급한다.
다음으로, 안티퓨즈(F2)가 프로그램되지 않은 상태의 일반 동작 모드일 경우를 설명한다.
여기서, 안티퓨즈(F2)가 프로그램 되어 있지 않다면 제 1 전원전압 인가부(100)는 파워 업 신호(PWRUP)에 따라 제 2 노드(nd2)의 전압레벨을 결정한다.
이때, 안티퓨즈(F2)가 개방(open) 상태에 있어서, 제 2 노드(nd2)의 전압이 안티퓨즈(F2)에 의해 영향을 받지 않는다.
그러나, 안티퓨즈(F2)가 개방(open) 상태에 있더라도 퓨즈 센스 인에이블 신호 생성부(310)는 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
구체적으로, 도 3 내지 도 4를 참조하여 파워 업 상태에서 동작을 설명하면 다음과 같다.
파워 업 상태일 때, 파워 업 신호(PWRUP)는 하이레벨이 된다. 퓨즈 센스 인에이블 신호 생성부(310)는 파워 업 신호(PWRUP)가 하이레벨을 갖는 구간동안은 로우레벨의 세트 신호(SET)와 로우레벨의 리셋 신호(RST)를 생성한다. 제 3 래치부(R3)는 로우레벨의 세트 신호(SET)와 리셋 신호(RST)를 입력받아 제 6 노드(nd6)의 출력신호를 생성한다. 제 1 낸드게이트(ND1)는 제 6 노드(nd6)의 출력신호와 하이레벨의 프로그램 신호(PG)를 입력받아 로우레벨의 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
이때, 도 2를 참조하여 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다. 하이레벨의 파워 업 신호(PWRUP)가 제 1 전원전압 인가부(100)에 입력되면, 제 2 노드(nd2)의 전압은 외부 전원전압(Vext) 레벨이 된다. 제 2 래치부(R2)는 제 2 노드(nd2)의 출력을 입력받아 로우레벨의 출력신호(anti_anz)를 출력한다.
이때, 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 연결된 스위치부(320)는 제 2 노드(nd2)의 전압이 안티퓨즈(F2)에 공급되는 것을 차단한다.
도 3 내지 도 4를 참조하여 파워 업이 끝난 상태의 동작을 설명하면 다음과 같다.
파워 업이 끝나면, 파워 업 신호(PWRUP)는 로우레벨로 천이된다. 파워 업 신호(PWRUP)가 로우레벨로 천이되면, 퓨즈 센스 인에이블 신호 생성부(310)는 제 1 지연소자(D1)의 지연량만큼 하이레벨 구간을 갖는 세트 신호(SET)를 생성한다. 또한, 퓨즈 센스 인에이블 신호 생성부(310)는 세트 신호(SET)가 하이레벨로 천이되고, 제 2 지연소자(D2)의 지연량만큼 소정 시간 후에 제 1 지연소자(D1)의 지연량만큼 하이레벨 구간을 갖는 리셋 신호(RST)를 생성한다. 이때, 퓨즈 센스 인에이블 신호 생성부(310)는 세트 신호(SET)가 하이레벨로 천이되는 시간부터 리셋 신호(RST)가 하이레벨로 천이되는 시점까지, 제 2 지연소자(D2)의 지연량만큼 하이레벨 구간을 갖는 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
이때, 도 2를 참조하여 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다. 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 연결된 스위치부(320)는 제 2 노드(nd2)와 안티퓨즈(F2)를 연결한다. 다만, 안티퓨즈(F2)는 개방(open) 상태에 있어 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 전류 경로는 형성되지 않는다.
로우레벨의 파워 업 신호(PWRUP)가 제 1 전원전압 인가부(100)에 입력되면 제 2 노드(nd2)에 외부 전원전압(Vext)을 인가하지 않는다. 다만, 제 2 래치부(R2)는 파워 업 신호(PWRUP)가 로우레벨로 천이하기 전의 제 1 전원전압 인가부(100)가 제 2 노드(nd2)에 출력한 외부 전원전압(Vext)를 제 2 노드(nd2)에 유지한다. 따라서, 제 2 래치부(R2)는 로우레벨의 출력신호(anti_anz)를 출력하게 된다.
다음으로, 안티퓨즈(F2)가 프로그램된 상태의 일반 동작 모드일 경우를 설명한다.
우선, 도 3 내지 도 4를 참조하여 파워 업 상태에서 동작을 설명하면 다음과 같다.
반도체 집적회로의 파워 업 상태일 때에는 파워 업 신호(PWRUP)는 하이레벨이 된다. 퓨즈 센스 인에이블 신호 생성부(310)는 파워 업 신호(PWRUP)가 하이레벨을 갖는 구간동안은 로우레벨의 세트 신호(SET)와 로우레벨의 리셋 신호(RST)를 생성한다. 제 3 래치부(R3)는 로우레벨의 세트 신호(SET)와 리셋 신호(RST)를 입력받아 제 6 노드(nd6)의 출력신호를 생성한다. 제 1 낸드게이트(ND1)는 제 6 노드(nd6)의 출력신호와 하이레벨의 프로그램 신호(PG)를 입력받아 로우레벨의 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
이때, 도 2를 참조하여 안티퓨즈 제어 회로의 동작을 설명하면 다음과 같다.
하이레벨의 파워 업 신호(PWRUP)를 입력받은 제 1 전원전압 인가부(100)는 제 2 노드(nd2)에 외부 전원전압(Vext)를 출력한다.
그러나, 제 2 노드(nd2)와 안티퓨즈(F2) 사이에 연결된 스위치부(320)는 로우레벨의 퓨즈 센스 인에이블 신호(FSEN)를 입력받아, 제 2 노드(nd2)에서 안티퓨즈(F2) 사이의 전류 경로를 차단한다.
제 2 래치부(R2)는 제 1 전원전압 인가부(100)에서 제 2노드(nd2)로 출력한 외부 전원전압(Vext)을 입력받아 로우레벨의 출력신호(anti_anz)를 출력하게 된다.
도 3 내지 도 4를 참조하여 파워 업이 끝난 상태의 동작을 설명하면 다음과 같다.
반도체 집적회로의 파워 업이 끝날 때에는 파워 업 신호(PWRUP)는 로우레벨로 천이된다. 파워 업 신호(PWRUP)가 로우레벨로 천이되면, 퓨즈 센스 인에이블 신호 생성부(310)는 제 1 지연소자(D1)의 지연량만큼 하이레벨 구간을 갖는 세트 신호(SET)를 생성한다. 또한, 퓨즈 센스 인에이블 신호 생성부(310)는 세트 신호(SET)가 하이레벨로 천이되고, 제 2 지연소자(D2)의 지연량만큼 소정 시간 후에 제 1 지연소자(D1)의 지연량만큼 하이레벨 구간을 갖는 리셋 신호(RST)를 생성한다. 이때, 퓨즈 센스 인에이블 신호 생성부(310)는 세트 신호(SET)가 하이레벨로 천이되는 시간부터 리셋 신호(RST)가 하이레벨로 천이되는 시점까지, 제 2 지연소자(D2)의 지연량만큼 하이레벨 구간을 갖는 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
따라서, 안티퓨즈(F2)가 프로그램된 상태의 일반 동작 모드일 경우, 반도체 집적회로의 파워 업이 끝나고 로우레벨로 천이되면 제 2 지연소자(D2)의 지연량만큼 하이레벨 구간을 갖는 퓨즈 센스 인에이블 신호(FSEN)를 생성한다.
제 2 노드(nd2)와 안티퓨즈(F2) 사이에 연결된 스위치부(320)는 제 2 지연소자(D2)의 지연량만큼 하이레벨 구간을 갖는 퓨즈 센스 인에이블 신호(FSEN)를 입력받아 소정 시간 동안, 제 2 노드(nd2)에서 안티퓨즈(F2) 사이의 전류 경로 형성한다. 제 2 노드(nd2)의 전압은 제 2 래치부(R2)에 의해 유지된 외부 전원전압(Vext) 레벨에서 전류 경로에 의해 전압레벨이 낮아진다. 소정 시간이 지나 퓨즈 센스 인에이블 신호(FSEN)가 로우레벨이 되면, 제 2 노드(nd2)에서 안티퓨즈(F2) 사이의 전류 경로를 차단한다.
제 2 래치부(R2)는 제 2 노드(nd2)의 전압레벨이 낮아져서 로우레벨의 논리레벨이 되면 하이레벨의 출력신호(anti_anz)를 출력하게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 제 1 전원전압 인가부 200: 제 2 전원전압 인가부
300: 제어부
310: 퓨즈 센스 인에이블 신호 생성부 320: 스위치부

Claims (11)

  1. 파워 업 신호에 응답하여 출력노드에 제 1 전원전압을 선택적으로 인가하는 제 1 전원전압 인가부;
    프로그램 신호에 응답하여 상기 출력노드에 제 2 전원전압을 선택적으로 인가하는 제 2 전원전압 인가부;
    상기 프로그램 신호가 비활성화 된 경우, 상기 파워 업 신호에 응답하여 상기 출력노드와 안티퓨즈의 연결을 제어하는 제어부를 포함하며,
    상기 제어부는 상기 프로그램 신호가 비활성화된 경우, 상기 파워 업 신호에 응답하여 상기 제 1 전원전압을 선택적으로 상기 안티퓨즈에 인가하고,
    상기 제어부는 상기 파워 업 신호가 활성화된 경우, 상기 안티퓨즈에 상기 제 1 전원전압이 인가되는 것을 차단하는 것을 특징으로 하는 안티퓨즈 제어 회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 출력노드의 출력신호를 래치하여 출력하는 래치부를 더 포함하는 것을 특징으로 하는 안티퓨즈 제어 회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제어부는,
    상기 프로그램 신호가 활성화된 경우, 상기 제 2 전원전압을 상기 안티퓨즈에 인가하는 것을 특징으로 하는 안티퓨즈 제어 회로.
  4. 삭제
  5. 삭제
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제어부는,
    상기 파워 업 신호가 비활성화되면, 비활성화되는 시점부터 소정 시간 동안 상기 제 1 전원전압을 상기 안티퓨즈에 인가하는 것을 특징으로 하는 안티퓨즈 제어 회로.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제어부는;
    상기 파워 업 신호 및 상기 프로그램 신호에 응답하여 상기 출력노드와 상기 안티퓨즈의 연결을 제어하는 퓨즈 센스 인에이블 신호를 생성하는 퓨즈 센스 인에이블 신호 생성부; 및
    상기 퓨즈 센스 인에이블 신호에 응답하여 상기 출력노드와 상기 안티퓨즈를 선택적으로 연결하는 스위치부를 포함하는 안티퓨즈 제어 회로.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    상기 퓨즈 센스 인에이블 신호 생성부는,
    상기 파워 업 신호를 반전하여 출력하는 인버터;
    상기 인버터의 출력신호를 소정시간 지연하여 출력하는 제 1 지연소자;
    상기 파워 업 신호와 상기 제 1 지연소자의 출력신호를 논리연산하는 노아게이트;
    상기 노아게이트의 출력을 소정시간 지연하여 출력하는 제 2 지연소자;
    상기 노아게이트의 출력신호와 상기 제 2 지연소자의 출력신호를 래치하는 래치; 및
    상기 래치의 출력신호와 상기 프로그램 신호를 논리연산하여 상기 퓨즈 센스 인에이블 신호를 생성하는 낸드게이트를 포함하는 안티퓨즈 제어 회로.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    상기 스위치부는,
    상기 퓨즈 센스 인에이블 신호를 반전하여 출력하는 인버터;
    상기 출력노드와 상기 안티퓨즈 사이에 연결되어 상기 인버터의 출력신호를 입력받는 PMOS 트랜지스터; 및
    상기 출력노드와 상기 안티퓨즈 사이에 연결되어 상기 퓨즈 센스 인에이블 신호를 입력받는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 안티퓨즈 제어 회로.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제 1 전원전압 인가부는,
    상기 파워 업 신호을 반전하여 출력하는 인버터; 및
    상기 인버터의 출력신호를 게이트를 통해 입력받아 상기 제 1 전원전압을 상기 출력노드에 선택적으로 인가하는 제 1 PMOS 트랜지스터를 포함하는 안티퓨즈 제어 회로.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제 2 전원전압 인가부는,
    상기 프로그램 신호를 게이트를 통해 입력받아 상기 제 2 전원전압을 상기 출력노드에 선택적으로 인가하는 제 2 PMOS 트랜지스터를 포함하는 안티퓨즈 제어 회로.
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