KR101226271B1 - 안티퓨즈를 이용한 프로그래밍회로 - Google Patents

안티퓨즈를 이용한 프로그래밍회로 Download PDF

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Abstract

안티퓨즈를 이용한 프로그래밍회로는 테스트어드레스에 응답하여 노드가 고전압 레벨로 구동되는 경우 상기 노드를 저전압과 연결하는 안티퓨즈를 포함하고, 테스트모드신호에 응답하여 상기 노드의 신호를 퓨즈신호로 출력하는 퓨즈신호생성부 및 파워업신호에 응답하여 상기 퓨즈신호를 버퍼링하여 프로그래밍신호를 생성하는 프로그래밍 신호생성부를 포함한다.

Description

안티퓨즈를 이용한 프로그래밍회로{PROGRAMING CIRCUIT USING ANTIFUSE}
본 발명은 안티퓨즈를 이용한 프로그래밍회로에 관한 것이다.
반도체 메모리 장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 반도체 셀의 불량 발생 가능성을 증가시키고, 이는 곧 생산 수율을 저하하는 요인으로 작용한다. 일반적으로 반도체 메모리 장치가 몇 개의 결함 메모리 셀들, 심지어는 단 한 개의 결함 셀만을 가지더라도 그 장치는 제품으로서 출하될 수 없다.
이와 같이, 반도체 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 시도들이 진행되고 있으며, 그 대표적인 것이 퓨즈를 이용한 리페어를 사용하는 것이다.
반도체 메모리 장치에 있어서, 불량이 발생한 셀을 정상적인 셀로 리페어하여 칩이 정상적인 동작을 할 수 있도록 사용되고 있는 리페어 기술은 일반적으로 두 가지 정도 있는데, 첫번째 방법은, 레이저(Laser) 장치를 이용한 퓨즈커팅(Cutting) 방법이고, 두번째 방법은 퓨즈를 구성하고 있는 재질에 일정량의 고전류를 흐르게 함으로서 퓨즈의 재질의 파열(Rupture)을 유도하여 결국에는 전기적으로 퓨즈의 상태가 쇼트 되도록 하는 방법이다.
특히 두 번째 방법의 경우에는, 칩의 패키지 조립이 완료된 이후에도 사용할 수 있는 방법으로서 이를 안티퓨즈(ANTIFUSE) 방식이라고 하며, 패키지 상태에서 발생하는 불량셀을 정상적인 셀로의 리페어 가능하다는 점에서, 칩을 제조하는 제조자의 입장에서 레이저를 이용한 퓨즈 커팅 방식에 비하여 안티퓨즈 방식을 선호하고 있다.
하지만, 안티퓨즈 방식은 한 번의 파열(Rupture) 동작으로 재질이 완전히 파열(Rupture)되지 않아 오동작을 유발할 수 있고, 다시 파열(Rupture)전의 상태로 돌아갈 수 있는 신뢰성 문제가 발생한다.
따라서, 본 발명은 셀블럭의 불량이 발생하는 경우 주기적인 펄스를 포함하는 테스트어드레스에 응답하여 안티퓨즈의 절연막이 완전히 파열되어 신뢰성이 높은 프로그래밍신호를 생성하는 안티퓨즈를 이용한 프로그래밍회로를 개시한다.
이를 위해, 본 발명은 테스트어드레스에 응답하여 노드가 고전압 레벨로 구동되는 경우 상기 노드를 저전압과 연결하는 안티퓨즈를 포함하고, 테스트모드신호에 응답하여 상기 노드의 신호를 퓨즈신호로 출력하는 퓨즈신호생성부 및 파워업신호에 응답하여 상기 퓨즈신호를 버퍼링하여 프로그래밍신호를 생성하는 프로그래밍 신호생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로를 제공한다.
또한, 본 발명은 테스트 어드레스에 응답하여 노드가 고전압 레벨로 구동되는 경우 상기 노드를 저전압에 연결하는 안티퓨즈를 포함하고, 테스트모드신호에 응답하여 상기 노드가 고전압 레벨로 구동되지 않는 경우 상기 노드를 접지전압에 연결하고, 상기 노드신호를 퓨즈신호로 출력하는 퓨즈신호생성부 및 파워업신호에 응답하여 상기 퓨즈신호를 버퍼링하여 프로그래밍신호를 생성하는 프로그래밍 신호생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로를 제공한다.
도 1 은 본 발명의 일실시예에 따른 안티퓨즈를 이용한 프로그래밍회로의 블럭도이다.
도 2 는 도 1에 도시된 퓨즈신호 생성부의 회로도이다.
도 3 은 도 1에 도시된 프로그래밍 신호생성부의 회로도이다.
도 4 는 본 발명의 또 다른 실시예에 따른 퓨즈신호 생성부의 회로도이다.
도 5 는 본 발명의 실시예에 따른 테스트모드신호 및 테스트어드레스를 나타내는 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일실시예에 따른 안티퓨즈를 이용한 프로그래밍회로의 블럭도이다.
안티퓨즈를 이용한 프로그래밍회로는, 도 1에 도시된 바와 같이, 퓨즈신호생성부(10) 및 프로그래밍 신호생성부(20)를 포함한다.
퓨즈신호 생성부(10)는, 도 2에 도시된 바와 같이, 제1 및 제2 퓨즈신호생성부(100~101)를 포함한다.
제1 퓨즈신호 생성부(100)는 테스트모드신호(TM)가 인에이블되는 구간 동안 제1 셀블럭(미도시)의 불량이 발생하는 경우 주기적인 펄스를 포함하는 신호로 생성되는 제1 테스트어드레스(TM_ADD<1>)를 반전버퍼링하여 제1 풀업신호(PU<1>)를 출력하는 제1 버퍼(IV10), 고전압(HV)과 제1 노드(nd10) 사이에 위치하고 제1 풀업신호(PU<1>)에 응답하여 제1 노드(nd10)를 고전압(HV) 레벨로 풀업구동하는 제1 풀업소자(P10), 제1 노드(nd10)와 저전압(LV) 사이에 위치하고 제1 노드(nd10)의 레벨에 따라 절연막이 파열되어 제1 노드(nd10)를 저전압(LV)에 연결하는 제1 안티퓨즈(ATFUSE10) 및 테스트모드신호(TM)에 응답하여 제1 노드(nd10)의 신호를 제1 퓨즈신호(FUSE<1>)로 전달하는 제1 전달게이트(T10)를 포함한다.
제2 퓨즈신호 생성부(101)는 테스트모드신호(TM)가 인에이블되는 구간 동안 제2 셀블럭(미도시)의 불량이 발생하는 경우 주기적인 펄스를 포함하는 신호로 생성되는 제2 테스트어드레스(TM_ADD<2>)를 반전버퍼링하여 제2 풀업신호(PU<2>)를 출력하는 제2 버퍼(IV11), 고전압(HV)과 제2 노드(nd11) 사이에 위치하고 제2 풀업신호(PU<2>)에 응답하여 제2 노드(nd11)를 고전압(HV) 레벨로 풀업구동하는 제2 풀업소자(P11), 제2 노드(nd11)와 저전압(LV) 사이에 위치하고 제2 노드(nd11)의 레벨에 따라 절연막이 파열되어 제2 노드(nd11)를 저전압(LV)에 연결하는 제2 안티퓨즈(ATFUSE11) 및 테스트모드신호(TM)에 응답하여 제2 노드(nd11)의 신호를 제2 퓨즈신호(FUSE<2>)로 전달하는 제2 전달게이트(T11)를 포함한다.
여기서, 테스트모드신호(TM)가 인에이블되는 구간은 제1 안티퓨즈(ATFUSE10) 및 제2 안티퓨즈(ATFUSE11)의 절연막이 완전히 파열(Rupture)되도록 설정되는 것이 바람직하다. 또한, 제1 테스트어드레스(TM_ADD<1>)는 제1 셀블럭(미도시)의 불량이 발생하지 않는 경우 로직로우레벨로 생성되고, 제2 테스트어드레스(TM_ADD<2>)는 제2 셀블럭(미도시)의 불량이 발생하지 않는 경우 로직로우레벨로 생성된다.
프로그래밍 신호생성부(20)는, 도 3에 도시된 바와 같이, 제1 및 제2 프로그래밍 신호생성부(200~201)를 포함한다.
제1 프로그래밍 신호생성부(200)는 전원전압(VDD)의 레벨이 기설정된 목표레벨에 도달하는 경우 로직로우레벨로 천이 되는 파워업신호(PWRUP)에 응답하여 제1 퓨즈신호(FUSE<1>)를 버퍼링하여 제1 프로그래밍신호(PRG<1>)로 출력하는 노어게이트(NR20)로 구성되고, 제1 퓨즈신호(FUSE<1>)가 저전압(LV) 레벨로 생성되지 않은 경우 제1 프로그래밍신호(PRG<1>)를 래치하는 제1 래치부(2000)를 더 포함한다.
제2 프로그래밍 신호생성부(201)는 전원전압(VDD)의 레벨이 기설정된 목표레벨에 도달하는 경우 로직로우레벨로 천이 되는 파워업신호(PWRUP)에 응답하여 제2 퓨즈신호(FUSE<2>)를 버퍼링하여 제2 프로그래밍신호(PRG<2>)로 출력하는 노어게이트(NR21)로 구성되고, 제2 퓨즈신호(FUSE<2>)가 저전압(LV) 레벨로 생성되지 않은 경우 제2 프로그래밍신호(PRG<2>)를 래치하는 제2 래치부(2001)를 더 포함한다.
본 발명의 일 실시예에 따른 안티퓨즈를 이용한 프로그래밍회로는 제1 및 제2 프로그래밍신호를 생성하지만 이는 실시예에 따라 다수의 프로그래밍신호를 생성할 수 있게 구현될 수 있다.
도 5 를 참고하여, 이상 설명한 본 발명의 실시예에 따른 안티퓨즈를 이용한 프로그래밍회로의 동작을 설명하되, 제1 및 제2 셀블럭(미도시)의 불량이 발생하는 경우의 예를 들어 설명하면 다음과 같다.
우선, 제1 셀블럭(미도시)에 불량이 발생하면 제1 버퍼(IV10)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 구간(t1~t11)동안 주기적인 펄스를 포함하는 제1 테스트어드레스(TM_ADD<1>)를 반전 버퍼링하여 제1 풀업신호(PU<1>)를 출력하고, 제1 풀업소자(P10)는 제1 풀업신호(PU<1>)에 응답하여 제1 노드(nd10)를 고전압(HV) 레벨로 풀업구동한다. 제1 안티퓨즈(ATFUSE10)는 모스트랜지스터형 캐패시터로 구현되어 제1 노드(nd10)의 고전압(HV) 레벨과 저전압(LV)의 레벨 차이에 의해 절연막이 파열(Rupture)되어 제1 노드(nd10)를 저전압(LV)에 연결한다. 제1 전달게이트(T10)는 로직하이레벨의 테스트모드신호(TM)에 응답하여 턴오프되어 제1 노드(nd10)의 신호를 제1 퓨즈신호(FUSE<1>)로 전달하지 않고, 제1 안티퓨즈(ATFUSE10)의 절연막이 완전히 파열되는 구간(t11) 이후 테스트모드신호(TM)가 로직로우레벨로 디스에이블되면 턴온되어 로직로우레벨의 제1 노드(nd10)의 신호를 제1 퓨즈신호(FUSE<1>)로 전달한다. 즉, 제1 테스트어드레스(TM_ADD<1>)가 로직하이레벨인구간(t1~t2, t4~t5, t8~t9)에 제1 노드(nd10)가 고전압(HV)레벨로 풀업구동되고 이때, 제1 안티퓨즈(ATFUSE10)의 절연막이 완전히 파열(Rupture)되어 제1 퓨즈신호(FUSE<1>)를 로직로우레벨로 생성한다.
그리고, 제1 프로그래밍 신호생성부(200)의 노어게이트(NR20)는 로직로우레벨의 파워업신호(PWRUP)에 응답하여 제1 퓨즈신호(FUSE<1>)를 반전 버퍼링하여 제1 프로그래밍신호(PRG<1>)를 로직하이레벨로 생성하고, 제1 래치부(2000)는 로직하이레벨의 제1 프로그래밍신호(PRG<1>)에 응답하여 제1 프로그래밍신호(PRG<1>)를 래치하지 않는다.
다음으로, 제2 셀블럭(미도시)에 불량이 발생하면 제2 버퍼(IV11)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 구간(t1~t11)동안 주기적인 펄스를 포함하는 제2 테스트어드레스(TM_ADD<2>)를 반전 버퍼링하여 제2 풀업신호(PU<2>)를 출력하고, 제2 풀업소자(P11)는 제2 풀업신호(PU<2>)에 응답하여 제2 노드(nd11)를 고전압(HV) 레벨로 풀업구동한다. 제2 안티퓨즈(ATFUSE11)는 모스트랜지스터형 캐패시터로 구현되어 제2 노드(nd11)의 고전압(HV) 레벨과 저전압(LV)의 레벨 차이에 의해 절연막이 파열(Rupture)되어 제2 노드(nd11)를 저전압(LV)에 연결한다. 제2 전달게이트(T11)는 로직하이레벨의 테스트모드신호(TM)에 응답하여 턴오프되어 제2 노드(nd11)의 신호를 제2 퓨즈신호(FUSE<2>)로 전달하지 않고, 제2 안티퓨즈(ATFUSE11)의 절연막이 완전히 파열되는 구간(t11) 이후 테스트모드신호(TM)가 로직로우레벨로 디스에이블되면 턴온되어 로직로우레벨의 제2 노드(nd11)의 신호를 제2 퓨즈신호(FUSE<2>)로 전달한다. 즉, 제2 테스트어드레스(TM_ADD<2>)가 로직하이레벨인구간(t2~t3, t5~t6, t9~t10)에 제2 노드(nd11)가 고전압(HV)레벨로 풀업구동되고 이때, 제2 안티퓨즈(ATFUSE11)의 절연막이 완전히 파열(Rupture)되어 제2 퓨즈신호(FUSE<2>)를 로직로우레벨로 생성한다.
그리고, 제2 프로그래밍 신호생성부(201)의 노어게이트(NR21)는 로직로우레벨의 파워업신호(PWRUP)에 응답하여 제2 퓨즈신호(FUSE<2>)를 반전 버퍼링하여 제2 프로그래밍신호(PRG<2>)를 로직하이레벨로 생성하고, 제2 래치부(2001)는 로직하이레벨의 제2 프로그래밍신호(PRG<2>)에 응답하여 제2 프로그래밍신호(PRG<2>)를 래치하지 않는다.
이와 같은 구성의 안티퓨즈를 이용한 프로그래밍회로는 테스트모드신호가 인에이블되는 구간 동안 셀블럭의 불량이 발생하여 주기적인 펄스를 포함하는 신호로 생성되는 테스트어드레스에 따라 안티퓨즈의 절연막을 완전히 파열하여 안정적인 프로그래밍신호를 생성한다.
도 4 는 본 발명의 또 다른 실시예에 따른 퓨즈신호 생성부의 회로도이다.
퓨즈신호 생성부(10)는, 도 4에 도시된 바와 같이, 제1 및 제2 퓨즈신호생성부(100~101)를 포함한다.
제1 퓨즈신호 생성부(100)는 테스트모드신호(TM)가 인에이블되는 구간 동안 제1 셀블럭(미도시)의 불량이 발생하는 경우 주기적인 펄스를 포함하는 신호로 생성되는 제1 테스트어드레스(TM_ADD<1>)를 반전버퍼링하여 제1 풀업신호(PU<1>)를 출력하는 제1 버퍼(IV10), 고전압(HV)과 제1 노드(nd10) 사이에 위치하고 제1 풀업신호(PU<1>)에 응답하여 제1 노드(nd10)를 고전압(HV)으로 풀업구동하는 제1 풀업소자(P10), 제1 노드(nd10)와 저전압(LV) 사이에 위치하고 제1 노드(nd10)의 레벨에 따라 절연막이 파열되어 제1 노드(nd10)를 저전압(LV)에 연결하는 제1 안티퓨즈(ATFUSE10), 테스트모드신호(TM)에 응답하여 제1 노드(nd10)의 신호를 제1 퓨즈신호(FUSE<1>)로 전달하는 제1 전달게이트(T10) 및 테스트모드신호(TM)에 응답하여 제1 노드(nd10)가 고전압(HV) 레벨로 풀업구동 되지않을 경우 제1 노드(nd10)를 접지전압(VSS)으로 연결하는 제1 안정화부(1000)를 포함한다.
좀 더 구체적으로 제1 안정화부(1000)는 제1 테스트어드레스(TM_ADD<1>)를 반전 버퍼링하여 출력하는 제2 버퍼(IV11), 제2 버퍼(IV11)의 출력과 테스트모드신호(TM)를 부정 논리곱 연산하여 출력하는 제1 논리소자(ND10) 및 제1 논리소자(ND10)의 출력신호에 응답하여 제1 노드(nd10)가 고전압(HV)으로 풀업구동 되지않는 경우 제1 노드(nd10)를 접지전압(VSS)으로 연결하는 제1 풀다운소자(P11)를 포함한다.
제2 퓨즈신호 생성부(101)는 테스트모드신호(TM)가 인에이블되는 구간 동안 제2 셀블럭(미도시)의 불량이 발생하는 경우 주기적인 펄스를 포함하는 신호로 생성되는 제2 테스트어드레스(TM_ADD<2>)를 반전버퍼링하여 제2 풀업신호(PU<2>)를 출력하는 제3 버퍼(IV12), 고전압(HV)과 제2 노드(nd11) 사이에 위치하고 제2 풀업신호(PU<2>)에 응답하여 제2 노드(nd11)를 고전압(HV) 레벨로 풀업구동하는 제2 풀업소자(P12), 제2 노드(nd11)와 저전압(LV) 사이에 위치하고 제2 노드(nd11)의 레벨에 따라 절연막이 파열되어 제2 노드(nd11)를 저전압(LV)에 연결하는 제2 안티퓨즈(ATFUSE11), 테스트모드신호(TM)에 응답하여 제2 노드(nd11)의 신호를 제2 퓨즈신호(FUSE<2>)로 전달하는 제2 전달게이트(T11) 및 테스트모드신호(TM)에 응답하여 제2 노드(nd11)가 고전압(HV)으로 풀업구동 되지않는 경우 제2 노드(nd11)를 접지전압(VSS)으로 연결하는 제2 안정화부(1001)를 포함한다.
좀 더 구체적으로 제2 안정화부(1001)는 제2 테스트어드레스(TM_ADD<2>)를 반전 버퍼링하여 출력하는 제4 버퍼(IV13), 제4 버퍼(IV13)의 출력과 테스트모드신호(TM)를 부정 논리곱 연산하여 출력하는 제2 논리소자(ND11) 및 제2 논리소자(ND11)의 출력신호에 응답하여 제2 노드(nd11)가 고전압(HV)으로 풀업구동 되지않는 경우 제2 노드(nd11)를 접지전압(VSS)으로 연결하는 제2 풀다운소자(P13)를 포함한다.
여기서, 테스트모드신호(TM)는 제1 안티퓨즈(ATFUSE10) 및 제2 안티퓨즈(ATFUSE2)의 절연막이 완전히 파열(Rupture)되는 경우 디스에이블 되도록 설정되는 것이 바람직하다. 또한, 제1 테스트어드레스(TM_ADD<1>)는 제1 셀블럭(미도시)의 불량이 발생하지 않는 경우 로직로우레벨로 생성되고, 제2 테스트어드레스(TM_ADD<2>)는 제2 셀블럭(미도시)의 불량이 발생하지 않는 경우 로직로우레벨로 생성된다.
도 5 를 참고하여, 이상 설명한 본 발명의 또 다른 실시예에 따른 안티퓨즈를 이용한 프로그래밍회로의 동작을 설명하되, 제1 및 제2 셀블럭(미도시)의 불량이 발생하는 경우의 예를 들어 설명하면 다음과 같다.
우선, 제1 셀블럭(미도시)에 불량이 발생하면 제1 버퍼(IV10)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 구간(t1~t11)동안 주기적인 펄스를 포함하는 제1 테스트어드레스(TM_ADD<1>)를 반전 버퍼링하여 제1 풀업신호(PU<1>)를 출력하고, 제1 풀업소자(P10)는 제1 풀업신호(PU<1>)에 응답하여 제1 노드(nd10)를 고전압(HV) 레벨로 풀업구동한다. 제1 안티퓨즈(ATFUSE10)는 모스트랜지스터형 캐패시터로 구현되어 제1 노드(nd10)의 고전압(HV) 레벨과 저전압(LV)의 레벨 차이에 의해 절연막이 파열(Rupture)되어 제1 노드(nd10)를 저전압(LV)에 연결한다. 제1 안정화부(1000)의 제2 버퍼(IV11)는 제1 테스트어드레스(TM_ADD<1>)를 반전 버퍼링하여 출력하고, 제1 논리소자(ND10)는 제2 버퍼(IV11)의 출력과 로직하이레벨의 테스트모드신호(TM)를 부정 논리곱 연산하여 출력하며, 제1 풀다운소자(P11)는 제1 논리소자(ND10)의 출력신호에 응답하여 제1 노드(nd10)가 고전압(HV) 레벨로 풀업구동 되지않는 경우 제1 노드(nd10)를 접지전압(VSS)으로 연결한다. 제1 전달게이트(T10)는 로직하이레벨의 테스트모드신호(TM)에 응답하여 턴오프되어 제1 노드(nd10)의 신호를 제1 퓨즈신호(FUSE<1>)로 전달하지 않고, 제1 안티퓨즈(ATFUSE10)의 절연막이 완전히 파열되는 구간(t11) 이후 테스트모드신호(TM)가 로직로우레벨로 디스에이블되면 턴온되어 로직로우레벨의 제1 노드(nd10)의 신호를 제1 퓨즈신호(FUSE<1>)로 전달한다. 즉, 제1 테스트어드레스(TM_ADD<1>)가 로직하이레벨인구간(t1~t2, t4~t5, t8~t9)에 제1 노드(nd10)가 고전압(HV) 레벨로 풀업구동되고 이때, 제1 안티퓨즈(ATFUSE10)의 절연막이 완전히 파열(Rupture)되어 제1 퓨즈신호(FUSE<1>)를 로직로우레벨로 생성한다. 그리고, 제1 노드(nd10)가 고전압(HV) 레벨로 풀업구동 되지않는 구간(t2~t4, t5~t7, t9~t11)에서 제1 노드(nd10)를 접지전압(VSS)으로 연결한다.
그리고, 제1 프로그래밍 신호생성부(200)의 노어게이트(NR20)는 로직로우레벨의 파워업신호(PWRUP)에 응답하여 제1 퓨즈신호(FUSE<1>)를 반전 버퍼링하여 제1 프로그래밍신호(PRG<1>)를 로직하이레벨로 생성하고, 제1 래치부(2000)는 로직하이레벨의 제1 프로그래밍신호(PRG<1>)에 응답하여 제1 프로그래밍신호(PRG<1>)를 래치하지 않는다.
다음으로, 제2 셀블럭(미도시)에 불량이 발생하면 제3 버퍼(IV12)는 테스트모드신호(TM)가 로직하이레벨로 인에이블되는 구간(t1~t11)동안 주기적인 펄스를 포함하는 제2 테스트어드레스(TM_ADD<2>)를 반전 버퍼링하여 제2 풀업신호(PU<2>)를 출력하고, 제2 풀업소자(P12)는 제2 풀업신호(PU<2>)에 응답하여 제2 노드(nd11)를 고전압(HV) 레벨로 풀업구동한다. 제2 안티퓨즈(ATFUSE11)는 모스트랜지스터형 캐패시터로 구현되어 제2 노드(nd11)의 고전압(HV) 레벨과 저전압(LV)의 레벨 차이에 의해 절연막이 파열(Rupture)되어 제2 노드(nd11)를 저전압(LV)에 연결한다. 제2 안정화부(1001)의 제4 버퍼(IV13)는 제2 테스트어드레스(TM_ADD<2>)를 반전 버퍼링하여 출력하고, 제2 논리소자(ND11)는 제4 버퍼(IV13)의 출력과 로직하이레벨의 테스트모드신호(TM)를 부정 논리곱 연산하여 출력하며, 제2 풀다운소자(P13)는 제2 논리소자(ND11)의 출력신호에 응답하여 제2 노드(nd11)가 고전압(HV) 레벨로 풀업구동 되지않는 경우 제2 노드(nd11)를 접지전압(VSS)으로 연결한다. 제2 전달게이트(T11)는 로직하이레벨의 테스트모드신호(TM)에 응답하여 턴오프되어 제2 노드(nd11)의 신호를 제2 퓨즈신호(FUSE<2>)로 전달하지 않고, 제2 안티퓨즈(ATFUSE11)의 절연막이 완전히 파열되는 구간(t11) 이후 테스트모드신호(TM)가 로직로우레벨로 디스에이블되면 턴온되어 로직로우레벨의 제2 노드(nd11)의 신호를 제2 퓨즈신호(FUSE<2>)로 전달한다. 즉, 제2 테스트어드레스(TM_ADD<2>)가 로직하이레벨인구간(t2~t3, t5~t6, t9~t10)에 제2 노드(nd11)가 고전압(HV) 레벨로 풀업구동되고 이때, 제2 안티퓨즈(ATFUSE11)의 절연막이 완전히 파열(Rupture)되어 제2 퓨즈신호(FUSE<2>)를 로직로우레벨로 생성한다. 그리고, 제2 노드(nd11)가 고전압(HV) 레벨로 풀업구동 되지않는 구간(t1~t2, t3~t5, t6~t7, t8~t9, t10~t11)에서 제2 노드(nd11)를 접지전압(VSS)으로 연결한다.
그리고, 제2 프로그래밍 신호생성부(201)의 노어게이트(NR21)는 로직로우레벨의 파워업신호(PWRUP)에 응답하여 제2 퓨즈신호(FUSE<2>)를 반전 버퍼링하여 제2 프로그래밍신호(PRG<2>)를 로직하이레벨로 생성하고, 제2 래치부(2001)는 로직하이레벨의 제2 프로그래밍신호(PRG<2>)에 응답하여 제2 프로그래밍신호(PRG<2>)를 래치하지 않는다.
이와 같은 구성의 안티퓨즈를 이용한 프로그래밍회로는 노드가 고전압으로 구동되지 않는 경우 노드를 접지전압으로 연결하여 주변환경의 영향을 줄여 안정적인 프로그래밍신호를 생성할 수 있다.
10. 퓨즈신호생성부 20. 프로그래밍 신호생성부
100. 제1 퓨즈신호생성부 101. 제2 퓨즈신호생성부
200. 제1 프로그래밍 신호생성부 201. 제2 프로그래밍 신호생성부
1000. 제1 안정화부 1001. 제2 안정화부
2000. 제1 래치부 2001. 제2 래치부

Claims (24)

  1. 테스트어드레스에 응답하여 노드가 고전압 레벨로 구동되는 경우 상기 노드를 저전압과 연결하는 안티퓨즈를 포함하고, 테스트모드신호에 응답하여 상기 노드의 신호를 퓨즈신호로 출력하는 퓨즈신호생성부; 및
    파워업신호에 응답하여 상기 퓨즈신호를 버퍼링하여 프로그래밍신호를 생성하는 프로그래밍 신호생성부를 포함하되, 상기 테스트어드레스는 상기 테스트모드신호가 인에이블되는 구간 동안 상기 테스트어드레스에 대응되는 셀블럭의 불량이 발생하는 경우 주기적인 펄스를 포함하는 신호로 생성되는 것을 특징으로 하는 안티퓨즈를 이용한 프로그래밍회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 안티퓨즈는 상기 노드에 고전압이 인가되어 상기 고전압과 상기 저전압과의 레벨차이에 의해 절연막이 파열되는 모스트랜지스터형 캐패시터인 안티퓨즈를 이용한 프로그래밍회로.
  4. 제 1 항에 있어서, 상기 파워업신호는 전원전압의 레벨이 기설정된 목표레벨에 도달하는 경우 로직로우레벨로 천이하는 신호인 안티퓨즈를 이용한 프로그래밍회로.
  5. 제 1 항에 있어서, 상기 퓨즈신호 생성부는
    제1 테스트 어드레스에 응답하여 제1 노드가 상기 고전압으로 구동되는 경우 상기 제1 노드를 상기 저전압에 연결하여 제1 퓨즈신호를 생성하는 제1 퓨즈신호 생성부; 및
    제2 테스트 어드레스에 응답하여 제2 노드가 상기 고전압으로 구동되는 경우상기 제2 노드를 상기 저전압에 연결하여 제2 퓨즈신호를 생성하는 제2 퓨즈신호 생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  6. 제 5 항에 있어서, 상기 제1 퓨즈신호 생성부는
    상기 제1 테스트어드레스를 반전 버퍼링하여 제1 풀업신호를 출력하는 제1 버퍼;
    상기 고전압과 상기 제1 노드 사이에 위치하고, 상기 제1 풀업신호에 응답하여 상기 제1 노드를 상기 고전압 레벨로 풀업구동하는 제1 풀업소자;
    상기 제1 노드와 상기 저전압 사이에 위치하고, 상기 제1 노드의 레벨에 응답하여 상기 제1 노드를 상기 저전압에 연결하는 제1 안티퓨즈; 및
    상기 테스트모드신호에 응답하여 상기 제1 노드의 신호를 상기 제1 퓨즈신호로 전달하는 제1 전달게이트를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  7. 제 5 항에 있어서, 상기 제2 퓨즈신호 생성부는
    상기 제2 테스트어드레스를 반전 버퍼링하여 제2 풀업신호를 출력하는 제2 버퍼;
    상기 고전압과 상기 제2 노드 사이에 위치하고, 상기 제2 풀업신호에 응답하여 상기 제2 노드를 상기 고전압 레벨로 풀업구동하는 제2 풀업소자;
    상기 제2 노드와 상기 저전압 사이에 위치하고, 상기 제2 노드의 레벨에 응답하여 상기 제2 노드를 상기 저전압에 연결하는 제2 안티퓨즈;
    상기 테스트모드신호에 응답하여 상기 제2 노드의 신호를 상기 제2 퓨즈신호로 전달하는 제2 전달게이트를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  8. 제 5 항에 있어서, 상기 프로그래밍 신호생성부는
    상기 파워업신호에 응답하여 상기 제1 퓨즈신호를 버퍼링하여 제1 프로그래밍신호로 출력하는 제1 프로그래밍 신호생성부; 및
    상기 파워업신호에 응답하여 상기 제2 퓨즈신호를 버퍼링하여 제2 프로그래밍신호로 출력하는 제2 프로그래밍 신호생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  9. 제 8 항에 있어서, 상기 제1 프로그래밍 신호생성부는 상기 제1 퓨즈신호가 상기 저전압 레벨로 생성되지 않는 경우 상기 제1 프로그래밍신호를 래치하는 제1 래치부를 더 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  10. 제 8 항에 있어서, 상기 제2 프로그래밍 신호생성부는 상기 제2 퓨즈신호가 상기 저전압 레벨로 생성되지 않는 경우 상기 제2 프로그래밍신호를 래치하는 제2 래치부를 더 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  11. 테스트 어드레스에 응답하여 노드가 고전압 레벨로 구동되는 경우 상기 노드를 저전압에 연결하는 안티퓨즈를 포함하고, 테스트모드신호에 응답하여 상기 노드가 고전압 레벨로 구동되지 않는 경우 상기 노드를 접지전압에 연결하고, 상기 노드의 신호를 퓨즈신호로 출력하는 퓨즈신호생성부; 및
    파워업신호에 응답하여 상기 퓨즈신호를 버퍼링하여 프로그래밍신호를 생성하는 프로그래밍 신호생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  12. 제 11 항에 있어서, 상기 테스트어드레스는 상기 테스트모드신호가 인에이블되는 구간 동안 상기 테스트어드레스에 대응되는 셀블럭의 불량이 발생하는 경우 주기적인 펄스를 포함하는 신호로 생성되는 것을 특징으로 하는 안티퓨즈를 이용한 프로그래밍회로.
  13. 제 11 항에 있어서, 상기 안티퓨즈는 상기 노드에 고전압이 인가되어 상기 고전압과 상기 저전압과의 레벨차이에 의해 절연막이 파열되는 모스트랜지스터형 캐패시터인 안티퓨즈를 이용한 프로그래밍회로.
  14. 제 11 항에 있어서, 상기 파워업신호는 전원전압의 레벨이 기설정된 목표레벨에 도달하는 경우 로직로우레벨로 천이하는 신호인 안티퓨즈를 이용한 프로그래밍회로.
  15. 제 11 항에 있어서, 상기 퓨즈신호 생성부는
    제1 테스트 어드레스에 응답하여 제1 노드가 고전압으로 구동되는 경우 상기 제1 노드를 상기 저전압에 연결하여 제1 퓨즈신호를 생성하는 제1 퓨즈신호 생성부; 및
    제2 테스트 어드레스에 응답하여 제2 노드가 고전압으로 구동되는 경우 상기 제2 노드를 상기 저전압에 연결하여 제2 퓨즈신호를 생성하는 제2 퓨즈신호 생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  16. 제 15 항에 있어서, 상기 제1 퓨즈신호 생성부는
    상기 제1 테스트어드레스를 반전 버퍼링하여 제1 풀업신호를 출력하는 제1 버퍼;
    상기 고전압과 상기 제1 노드 사이에 위치하고, 상기 제1 풀업신호에 응답하여 상기 제1 노드를 상기 고전압 레벨로 풀업구동하는 제1 풀업소자;
    상기 제1 노드와 상기 저전압 사이에 위치하고, 상기 제1 노드의 레벨에 응답하여 상기 제1 노드를 상기 저전압에 연결하는 제1 안티퓨즈;
    상기 테스트모드신호에 응답하여 상기 제1 노드의 신호를 상기 제1 퓨즈신호로 전달하는 제1 전달게이트를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  17. 제 16 항에 있어서, 상기 제1 퓨즈신호 생성부는 상기 테스트모드신호에 응답하여 상기 제1 노드가 상기 고전압 레벨로 풀업구동되지 않는 경우 상기 제1 노드를 상기 접지전압으로 연결하는 제1 안정화부를 더 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  18. 제 17 항에 있어서, 상기 제1 안정화부는
    상기 제1 테스트어드레스를 반전 버퍼링하여 출력하는 제2 버퍼;
    상기 제2 버퍼의 출력신호와 상기 테스트모드신호를 부정논리곱 연산을 수행하여 출력하는 제1 논리소자; 및
    상기 제1 논리소자의 출력신호에 응답하여 상기 제1 노드를 상기 접지전압으로 연결하는 제1 풀다운소자를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  19. 제 15 항에 있어서, 상기 제2 퓨즈신호 생성부는
    상기 제2 테스트어드레스를 반전 버퍼링하여 제2 풀업신호를 출력하는 제3 버퍼;
    상기 고전압과 상기 제2 노드 사이에 위치하고, 상기 제2 풀업신호에 응답하여 상기 제2 노드를 상기 고전압 레벨로 풀업구동하는 제2 풀업소자;
    상기 제2 노드와 상기 저전압 사이에 위치하고, 상기 제2 노드의 레벨에 응답하여 상기 제2 노드를 상기 저전압에 연결하는 제2 안티퓨즈;
    상기 테스트모드신호에 응답하여 상기 제2 노드의 신호를 상기 제2 퓨즈신호로 전달하는 제2 전달게이트를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  20. 제 19 항에 있어서, 상기 제2 퓨즈신호 생성부는 상기 테스트모드신호에 응답하여 상기 제2 노드가 상기 고전압 레벨로 풀업구동되지 않는 경우 상기 제2 노드를 상기 접지전압으로 연결하는 제2 안정화부를 더 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  21. 제 20 항에 있어서, 상기 제2 안정화부는
    상기 제2 테스트어드레스를 반전 버퍼링하여 출력하는 제4 버퍼;
    상기 제4 버퍼의 출력신호와 상기 테스트모드신호를 부정논리곱 연산을 수행하여 출력하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호에 응답하여 상기 제2 노드를 상기 접지전압으로 연결하는 제2 풀다운소자를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  22. 제 15 항에 있어서, 상기 프로그래밍 신호생성부는
    상기 파워업신호에 응답하여 상기 제1 퓨즈신호를 버퍼링하여 제1 프로그래밍신호로 출력하는 제1 프로그래밍 신호생성부; 및
    상기 파워업신호에 응답하여 상기 제2 퓨즈신호를 버퍼링하여 제2 프로그래밍신호로 출력하는 제2 프로그래밍 신호생성부를 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  23. 제 22 항에 있어서, 상기 제1 프로그래밍 신호생성부는 상기 제1 퓨즈신호가 상기 저전압 레벨로 생성되지 않는 경우 상기 제1 프로그래밍신호를 래치하는 제1 래치부를 더 포함하는 안티퓨즈를 이용한 프로그래밍회로.
  24. 제 22 항에 있어서, 상기 제2 프로그래밍 신호생성부는 상기 제2 퓨즈신호가 상기 저전압 레벨로 생성되지 않는 경우 상기 제2 프로그래밍신호를 래치하는 제2 래치부를 더 포함하는 안티퓨즈를 이용한 프로그래밍회로.
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