KR101137871B1 - 반도체 메모리 장치 및 그의 구동 방법 - Google Patents

반도체 메모리 장치 및 그의 구동 방법 Download PDF

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Abstract

리페어 대상 메모리 셀에 대한 리페어 동작시 리페어 대상 메모리 셀에 대응하는 어드레스를 저장하기 위한 퓨즈 회로를 구비하는 반도체 메모리 장치에 관한 것으로, 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍하기 위한 퓨즈를 구비하며, 매트선택신호에 응답하여 상기 퓨즈에 프로그래밍된 어드레스를 출력노드로 출력하기 위한 어드레스 저장수단, 상기 매트선택신호의 활성화 시점 이후에 활성화되는 제어펄스신호에 응답하여 상기 퓨즈에 프로그래밍된 어드레스의 출력경로를 제어하기 위한 경로 제어수단, 및 상기 출력노드를 래칭하여 리페어 대상 어드레스를 출력하기 위한 어드레스 출력수단을 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리페어 대상 메모리 셀에 대한 리페어 동작시 리페어 대상 메모리 셀에 대응하는 어드레스를 저장하기 위한 퓨즈 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 무수히 많은 메모리 셀(memory cell)을 구비하고 있으며, 공정 기술이 발달함에 따라 그 집적도가 점점 증가하여 메모리 셀의 개수 역시 점점 증가하고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 되어 폐기 처분된다. 요즈음 반도체 메모리 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
한편, 반도체 메모리 장치 내에는 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍(programing) 할 수 있는 퓨즈 회로가 구비된다. 여기서, 프로그래밍은 리페어 대상 메모리 셀에 대응하는 어드레스를 퓨즈 회로에 저장하기 위한 일련의 동작을 의미한다. 일반적으로 퓨즈 회로에 구비되는 퓨즈를 프로그래밍하는 방식에는 대표적으로 전기 컷팅 방식과 레이저 컷팅 방식이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 일반적으로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단하기 때문에 전기 컷팅 방식보다 널리 사용되고 있다.
이어서, 위에서 설명하였듯이 퓨즈 회로에는 리페어 대상 메모리 셀에 대응하는 어드레스가 프로그래밍되며, 반도체 메모리 장치는 퓨즈 회로에 저장된 어드레스를 이용하여 리페어 동작을 수행한다. 다시 말하면, 외부에서 입력되는 어드레스가 리페어 대상 메모리 셀을 액세스하는 경우 반도체 메모리 장치는 외부에서 입력되는 어드레스와 퓨즈 회로에 저장된 리페어 대상 어드레스를 비교하여 그 결과에 따라 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 리페어 동작을 수행한다.
도 1 은 기존 반도체 메모리 장치의 퓨즈 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 퓨즈 회로는 다수의 어드레스 저장부(110)와, 프리차징부(120), 및 어드레스 출력부(130)를 구비한다.
다수의 어드레스 저장부(110)는 리페어 대상 메모리 셀에 대응하는 컬럼 어드레스를 프로그래밍하기 위한 다수의 퓨즈를 구비하고 있으며, 다수의 매트선택신호(XMAT<0:n>, 여기서, n 은 자연수)에 응답하여 퓨즈에 프로그래밍된 어드레스를 제1 노드(N_A)로 출력한다. 여기서, 다수의 매트선택신호(XMAT<0:n>)는 다수의 메모리 셀 어레이 중 액티브 명령과 로우 어드레스에 응답하여 활성화되는 영역에 대응하는 신호로서, 다수의 매트선택신호(XMAT<0:n>)는 각각 해당하는 트랜지스터로 입력된다.
이하, 설명의 편의를 위하여 다수의 어드레스 저장부(110) 중 하나의 어드레스 저장부(111)를 설명하기로 한다.
어드레스 저장부(111)는 제1 노드(N_A)와 접지전원전압(VSS)단 사이에 연결된 퓨즈(F)와 NMOS 트랜지스터(NM)를 구비한다. 여기서, NMOS 트랜지스터(NM)는 다수의 매트선택신호(XMAT<0:n>) 중 어느 하나인 제0 매트선택신호(XMAT<0>)에 응답하여 턴 온/오프(turn on/off) 동작이 제어되며, NMOS 트랜지스터(NM)가 턴 온 되는 경우 퓨즈(F)의 컷 팅 여부에 따라 제1 및 제2 노드(N_A, N_B)의 전압 레벨이 결정된다. 이에 대한 자세한 설명은 도 2 에서 다시 설명하기로 한다.
한편, 프리차징부(120)는 프리차징신호(WLCB)에 응답하여 제1 노드(N_A)를 공급전원전압(VDD)으로 프리차징시킨다. 그리고, 어드레스 출력부(130)는 제1 노드(N_A)의 전압 레벨에 따라 해당하는 논리 레벨의 리페어 대상 어드레스(RADD)를 출력한다.
도 2 는 도 1 의 퓨즈 회로의 간단한 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여 다수의 어드레스 저장부(110) 중 위에서 설명한 어드레스 저장부(111)를 대표로 설명하기로 한다.
도 1 및 도 2 를 참조하면, 제1 노드(N_A)는 액티브 동작 이전에 논리'로우(low)'를 유지하는 프리차징신호(WLCB)에 의하여 공급전원전압(VDD)으로 프리차징된다. 이때, 퓨즈(F)와 NMOS 트랜지스터(NM) 사이에 접속된 제2 노드(N_B)는 퓨즈(F)의 컷팅 여부에 따라 전압 레벨이 결정된다. 즉, 퓨즈(F)가 컷팅 되지 않은 경우 제2 노드(N_B)는 제1 노드(N_A)와 동일한 전압 레벨이 되며, 퓨즈(F)가 컷팅 된 경우 NMOS 트랜지스터(NM)가 턴 오프 되어 있기 때문에 제2 노드(N_B)는 플로팅(floating) 상태가 된다.
이어서, 액티브 동작 이후 프리차징신호(WLCB)가 논리'로우'에서 논리'하이(high)'로 천이하고 제0 매트선택신호(XMAT<0>)가 논리'로우'에서 논리'하이'로 천이하면, 제1 노드(N_A)와 제2 노드(N_B)는 퓨즈(F)의 컷팅 여부에 따라 전압 레벨이 결정된다. 즉, 퓨즈(F)가 컷팅 되지 않은 경우 제1 노드(N_A)는 접지전원전압(VSS)에 대응하는 논리'로우' 상태가 되고, 제2 노드(N_B)는 제1 노드(N_A)와 동일한 전압 레벨을 가지는 상태가 된다. 그리고, 퓨즈(F)가 컷팅 된 경우 제1 노드(N_A)는 공급전원전압(VDD)에 대응하는 논리'하이' 상태가 되고, 제2 노드(N_B)는 접지전원전압(VSS)에 대응하는 논리'로우' 상태가 된다. 이어서, 리페어 대상 어드레스(RADD)는 퓨즈(F)가 컷팅 된 경우 논리'하이' 상태가 되며, 퓨즈(F)가 컷팅 되지 않은 경우 논리'로우' 상태가 된다.
한편, 반도체 메모리 장치의 공정 기술이 발달함에 따라 퓨즈의 크기는 매우 작아지고 있으며, 이는 퓨즈의 컷팅 영역 역시 작아진다는 것을 의미한다. 이어서, 컷팅 영역이 작아진다는 것은 컷팅 된 퓨즈가 여러 가지 이유로 인하여 컷팅 되지 않은 상태로 쉽게 변하여 퓨즈 불량이 발생할 수 있음을 의미한다. 이러한 퓨즈 불량은 컷팅 된 퓨즈 양단의 전압 차이에 의하여 발생하는 전기장(electric field)에 기인한다. 결국 컷팅 된 퓨즈는 퓨즈 불량으로 인하여 컷팅 되지 않은 퓨즈와 같이 동작하게 되며, 이러한 경우 이 퓨즈를 포함하는 회로는 오동작을 수행하는 문제점이 있다.
다시 도 1 및 도 2 를 참조하여 퓨즈에 불량이 발생하는 경우를 보다 자세히 살펴보기로 한다. 설명의 편의를 위하여 퓨즈(F)가 컷팅 된 경우를 일례로 한다.
도 1 의 퓨즈(F)가 컷팅 된 경우 제1 노드(N_A)와 제2 노드(N_B)의 전압 레벨은 도 2 에서 볼 수 있듯이 차이가 발생한다. 즉, 제0 매트선택신호(XMAT<0>)가 논리'하이'인 구간에서 제1 노드(N_A)는 공급전원전압(VDD)에 대응하는 논리'하이' 상태가 되고 제2 노드(N_B)는 접지전원전압(VSS)에 대응하는 논리'로우' 상태가 된다. 이 경우 퓨즈(F) 양단에 전압 차이가 발생하기 때문에 이 상태가 지속적으로 유지되는 경우 퓨즈 불량을 야기한다. 결국, 퓨즈(F)가 컷팅되었다 하더라도 퓨즈(F) 양단의 전압 차이로 인하여 컷팅 되지 않은 상태가 되어 퓨즈 불량이 발생하게 된다. 이는 곧 퓨즈에 프로그래밍된 어드레스가 다른 상태로 바뀔 수 있음을 의미하며, 이에 따라 리페어 대상 어드레스 역시 바뀌게 되어 원하는 리페어 동작을 수행하는 것이 불가능하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 회로 동작시 퓨즈 양단의 전압을 제어할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍하기 위한 퓨즈를 구비하며, 매트선택신호에 응답하여 상기 퓨즈에 프로그래밍된 어드레스를 출력노드로 출력하기 위한 어드레스 저장수단; 상기 매트선택신호의 활성화 시점 이후에 활성화되는 제어펄스신호에 응답하여 상기 퓨즈에 프로그래밍된 어드레스의 출력경로를 제어하기 위한 경로 제어수단; 및 상기 출력노드를 래칭하여 리페어 대상 어드레스를 출력하기 위한 어드레스 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 공통노드와 전원전압단 사이에 연결되고, 매트선택신호에 응답하여 퓨즈에 프로그래밍된 어드레스를 상기 공통노드를 통해 출력노드로 출력하기 위한 어드레스 저장수단; 상기 매트선택신호의 활성화 시점 이후에 활성화되는 제어펄스신호에 응답하여 상기 공통노드와 상기 출력노드를 분리하고, 상기 공통노드를 상기 전원전압단의 전압 레벨로 구동하기 위한 전압 구동수단; 및 상기 출력노드를 래칭하여 리페어 대상 어드레스를 출력하기 위한 어드레스 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 액티브 동작시 활성화되는 매트선택신호에 응답하여 퓨즈에 프로그래밍된 어드레스를 출력노드로 출력하는 단계; 상기 출력노드를 래칭하여 리페어 대상 어드레스를 출력하는 단계; 및 상기 퓨즈에 프로그래밍된 어드레스가 상기 출력노드로 출력된 이후 상기 퓨즈의 양단을 동일한 전압 레벨로 구동하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 회로 동작시 퓨즈 양단의 전압을 제어함으로써, 퓨즈에 발생하는 불량을 방지하는 것이 가능하다.
본 발명은 퓨즈에 발생하는 불량을 원천적으로 막아 원하는 리페어 동작을 수행함으로써, 이 퓨즈 회로를 구비하는 반도체 메모리 장치의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존 반도체 메모리 장치의 퓨즈 회로를 설명하기 위한 회로도.
도 2 는 도 1 의 퓨즈 회로의 간단한 동작을 설명하기 위한 파형도.
도 3 은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 퓨즈 회로를 설명하기 위한 회로도.
도 4 는 도 3 의 제1 실시예에 따른 퓨즈 회로의 간단한 동작을 설명하기 위한 파형도.
도 5 는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 퓨즈 회로를 설명하기 위한 회로도.
도 6 은 도 5 의 제2 실시예에 따른 퓨즈 회로의 간단한 동작을 설명하기 위한 파형도.
도 7 은 도 5 의 제2 실시예에 따른 퓨즈 회로의 또 다른 동작을 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 퓨즈 회로를 설명하기 위한 회로도이다.
도 3 을 참조하면, 퓨즈 회로는 다수의 어드레스 저장부(310)와, 경로 제어부(320)와, 프리차징부(330), 및 어드레스 출력부(340)를 구비한다.
다수의 어드레스 저장부(110)는 리페어 대상 메모리 셀에 대응하는 컬럼 어드레스를 프로그래밍하기 위한 다수의 퓨즈를 구비하고 있으며, 다수의 매트선택신호(XMAT<0:n>, 여기서, n 은 자연수)에 응답하여 퓨즈에 프로그래밍된 어드레스를 공통노드인 제2 노드(N_B)를 통해 출력노드인 제1 노드(N_A)로 출력한다. 여기서, 다수의 매트선택신호(XMAT<0:n>)는 다수의 메모리 셀 어레이 중 액티브 명령과 로우 어드레스에 응답하여 활성화되는 영역에 대응하는 신호로서, 다수의 매트선택신호(XMAT<0:n>)는 각각 해당하는 트랜지스터로 입력된다.
이하, 설명의 편의를 위하여 다수의 어드레스 저장부(310) 중 하나의 어드레스 저장부(311)를 설명하기로 한다.
어드레스 저장부(311)는 제2 노드(N_B)와 전원전압단인 접지전원전압(VSS)단 사이에 연결된 퓨즈(F)와, 퓨즈(F)를 활성화시키기 위한 제1 NMOS 트랜지스터(NM1)를 구비한다. 여기서, 제1 NMOS 트랜지스터(NM1)는 다수의 매트선택신호(XMAT<0:n>) 중 어느 하나인 제0 매트선택신호(XMAT<0>)에 응답하여 턴 온/오프가 제어되며, 제1 NMOS 트랜지스터(NM1)가 턴 온 되는 경우 퓨즈(F)의 컷 팅 여부에 따라 제1 내지 제3 노드(N_A, N_B, N_C)의 전압 레벨이 결정된다. 이에 대한 자세한 설명은 도 4 에서 다시 설명하기로 한다.
한편, 경로 제어부(320)는 다수의 매트선택신호(XMAT<0:n>)의 활성화 시점 이후에 활성화되는 제어펄스신호(WLCPB)에 응답하여 퓨즈(F)에 프로그래밍된 어드레스의 출력경로를 제어하기 위한 것으로, 제2 NMOS 트랜지스터(NM2)를 구비한다. 이후 다시 설명하겠지만, 제어펄스신호(WLCPB)는 프리차징신호(WLCB)에 응답하여 예정된 시간에 대응하는 펄스 폭을 가지는 신호이다. 따라서, 제2 NMOS 트랜지스터(NM2)는 제어펄스신호(WLCPB)에 응답하여 제2 노드(N_B)와 제1 노드(N_A)를 연결 또는 분리하는 동작을 수행한다.
프리차징부(330)는 프리차징신호(WLCB)에 응답하여 제1 노드(N_A)을 예정된 레벨인 공급전원전압(VDD)으로 프리차징시키고, 어드레스 출력부(340)는 제1 노드(N_A)의 전압 레벨에 따라 해당하는 논리 레벨의 리페어 대상 어드레스(RADD)를 출력한다.
도 4 는 도 3 의 제1 실시예에 따른 퓨즈 회로의 간단한 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여 다수의 어드레스 저장부(310) 중 위에서 설명한 어드레스 저장부(311)를 대표로 설명하기로 한다.
도 3 및 도 4 를 참조하면, 제1 노드(N_A)는 액티브 동작 이전에 논리'로우'를 유지하는 프리차징신호(WLCB)에 의하여 공급전원전압(VDD)으로 프리차징된다. 이때, 제2 NMOS 트랜지스터(NM2)는 논리'하이'의 제어펄스신호(WLCPB)에 의하여 턴 오프 되고, 제1 NMOS 트랜지스터(NM1)는 논리'로우'의 제0 매트선택신호(XMAT<0>)에 의하여 턴 오프 되기 때문에, 제2 노드(N_B)와 제3 노드(N_C)는 플로팅 상태가 된다. 즉, 퓨즈(F)가 컷팅 되지 않은 경우 제2 노드(N_B)와 제3 노드(N_C)는 동일한 전압 레벨의 플로팅 상태가 되고, 퓨즈(F)가 컷팅 된 경우 제2 노드(N_B)와 제3 노드(N_C)는 모두 플로팅 상태가 된다.
이어서, 제어펄스신호(WLCPB)가 논리'하이'에서 논리'로우'로 천이하여 제2 NMOS 트랜지스터(NM2)가 턴 온 되고 제0 매트선택신호(XMAT<0>)가 논리'로우'에서 논리'하이'로 천이하여 제1 NMOS 트랜지스터(NM1)가 턴 온 되면, 제1 노드(N_A)와 제2 노드(N_B)와 제3 노드(N_C)는 퓨즈(F)의 컷팅 여부에 따라 전압 레벨이 결정된다. 즉, 퓨즈(F)가 컷팅 되지 않은 경우 제1 및 제2 노드(N_A, N_B)는 논리'로우' 상태가 되고, 제3 노드(N_C) 역시 논리'로우' 상태가 된다. 그리고, 퓨즈(F)가 컷팅 된 경우 제1 및 제2 노드(N_A, N_B)는 논리'하이' 상태가 되고, 제3 노드(N_C)는 논리'로우 상태가 된다.
한편, 제어펄스신호(WLCPB)는 프리차징신호(WLCB)에 응답하여 예정된 시간(tA)에 대응하는 펄스 폭을 가진다. 도면에서는 보다 안정적인 동작을 위하여 제어펄스신호(WLCPB)의 펄스 폭을 예정된 시간(tA) 보다 길게 도시하였다. 여기서, 예정된 시간(tA)은 퓨즈(F)의 컷팅 여부에 따라 제1 노드(N_A)의 전압 레벨이 결정될 수 있는 시간에 대응한다. 따라서, 제2 NMOS 트랜지스터(NM2)는 예정된 시간(tA) 이후에 논리'로우'에서 논리'하이'로 천이하는 제어펄스신호(WLCPB)에 응답하여 턴 오프 된다.
제2 NMOS 트랜지스터(NM2)의 턴 오프 동작 이후, 제2 노드(N_B)와 제3 노드(N_C)는 퓨즈(F)의 컷팅 여부에 따라 전압 레벨이 결정된다. 즉, 퓨즈(F)가 컷팅 되지 않은 경우 제2 노드(N_B)는 논리'로우' 상태가 되고, 제3 노드(N_C) 역시 동일한 논리 레벨인 논리'로우' 상태가 된다. 그리고, 퓨즈(F)가 컷팅 된 경우 제2 노드(N_B)는 플로팅 상태가 되고, 제3 노드(N_C)는 논리'로우' 상태가 된다. 이때, 제1 노드(N_A)는 제2 노드(N_B)와 분리되어 있기 때문에 퓨즈(F)의 컷팅 여부에 대응하는 전압 레벨을 그대로 유지하게 된다.
따라서, 본 발명의 제1 실시예에 따른 퓨즈 회로는 퓨즈(F)에 프로그래밍된 어드레스를 제1 노드(N_A)로 출력한 이후 제1 노드(N_A)와 제2 노드(N_B)를 분리함으로써, 퓨즈(F) 양단의 전압 레벨을 최소화할 수 있다. 즉, 퓨즈(F)가 컷팅 된 경우 제2 노드(N_B)는 플로팅 상태가 되고, 제3 노드(N_C)는 논리'로우' 상태가 된다. 따라서, 기존에 퓨즈의 양단이 논리'하이' 상태와 논리'로우' 상태에 대응하는 전압 레벨 차이를 가졌던 것과 비교하면 본 발명은 퓨즈의 양단이 플로팅 상태와 논리'로우' 상태를 가지기 때문에 퓨즈에 발생하는 불량을 줄여주는 것이 가능하다.
한편, 다시 도 3 을 참조하면, 다수의 어드레스 저장부(310)는 퓨즈(F)를 포함하는 다수의 퓨즈와 제1 NMOS 트랜지스터(NM1)와 같은 다수의 활성화부를 구비하고 있으며, 각 퓨즈와 각 활성화부는 서로 짝을 이루어 구성된다. 이때, 다수의 퓨즈에는 리페어 대상 메모리 셀에 대응하는 어드레스가 프로그래밍되며, 각 활성화부인 NMOS 트랜지스터 각각의 게이트에는 다수의 매트선택신호(XMAT<0:n>)가 각각 인가된다. 다수의 매트선택신호(XMAT<0:n>)는 위에서 설명하였듯이, 액티브 동작시 어드레스 정보에 따라 활성화되는 신호로서 액티브 동작시 다수의 매트선택신호(XMAT<0:n>) 중 어느 하나가 활성화된다. 만약, 다수의 퓨즈 중 컷팅 되지 않은 퓨즈가 있고 그에 대응하는 매트선택신호가 활성화된다고 가정하면, 제2 노드(N_B)는 논리'로우' 상태가 된다.
다시 말하면, 본 발명의 제1 실시예에서 컷팅 된 퓨즈(F)의 경우 퓨즈(F) 양단 즉, 제2 노드(N_B)는 플로팅 상태가 되고 제3 노드(N_C)는 논리'로우' 상태가 되지만, 위와 같이 컷팅 되지 않은 퓨즈와 관련하여 동작이 되는 경우 제2 노드(N_B)는 플로팅 상태가 아닌 논리'로우' 상태가 될 수 있다. 즉, 제2 노드(N_B)와 제3 노드(N_C)는 논리'로우'로 동일한 상태를 유지하게 된다. 이는 컷팅 된 퓨즈(F) 양단의 전압 레벨을 동일하게 하는 것으로 퓨즈에 발생하는 불량을 원천적으로 막아주는 것이 가능하다.
도 5 는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 퓨즈 회로를 설명하기 위한 회로도이다.
도 5 를 참조하면, 퓨즈 회로는 다수의 어드레스 저장부(510)와, 전압 구동부(520)와, 프리차징부(530), 및 어드레스 출력부(540)를 구비한다. 다수의 어드레스 저장부(510)와, 프리차징부(530), 및 어드레스 출력부(540)는 도 3 에 개시된 제1 실시예와 동일한 회로 구성 및 회로 동작을 수행함으로 이에 대한 설명은 생략하기로 한다. 이하, 설명의 편의를 위하여 제1 실시예와 다르게 구성되는 전압 구동부(520)에 대해서 살펴보기로 한다.
전압 구동부(520)는 다수의 매트선택신호(XMAT<0:n>)의 활성화 시점 이후에 논리'하이'로 활성화되는 제어펄스신호(WLCPB)에 응답하여 제1 노드(N_A)와 제2 노드(N_B)를 분리하고 제2 노드(N_B)를 접지전원전압(VSS)으로 구동하기 위한 것으로, 분리/연결부(521)와, 구동부(522)를 구비한다.
여기서, 분리/연결부(521)는 제어펄스신호(WLCPB)에 응답하여 제1 노드(N_A)와 제2 노드(N_B)를 연결 또는 분리하기 위한 것으로, 제어펄스신호(WLCPB)를 입력받아 반전하기 위한 인버터(INV)와, 제1 노드(N_A)와 제2 노드(N_B) 사이에 소오스-드레인 경로가 형성되고 인버터(INV)의 출력신호를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)를 구비합니다.
구동부(522)는 제어펄스신호(WLCPB)에 응답하여 제2 노드(N_B)를 접지전원전압(VSS)으로 구동하기 위한 것으로, 제2 노드(N_B)와 접지전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 제어펄스신호(WLCPB)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비합니다.
이후 다시 설명하겠지만, 분리/연결부(521)는 제어펄스신호(WLCPB)의 펄스 폭에 대응하는 구간 동안 제1 노드(N_A)와 제2 노드(N_B)를 연결해주고, 그 이후 제1 노드(N_A)와 제2 노드(N_B)를 분리해준다. 그리고, 제1 노드(N_A)와 제2 노드(N_B)가 분리된 시점에 구동부(522)가 동작하여 제2 노드(N_B)를 접지전원전압(VSS)으로 구동해준다.
도 6 은 도 5 의 제2 실시예에 따른 퓨즈 회로의 간단한 동작을 설명하기 위한 파형도이다.
도 5 및 도 6 을 참조하면, 프리차징신호(WLCB)가 논리'로우'이고 제어펄스신호(WLCPB)가 논리'하이'인 구간에서 제2 NMOS 트랜지스터(NM2)는 턴 오프 되고 제3 NMOS 트랜지스터(NM3)는 턴 온 되기 때문에, 제2 노드(N_B)는 접지전원전압(VSS)에 대응하는 논리'로우' 상태가 된다. 이때, 퓨즈(F)가 컷팅 되지 않은 경우 제3 노드(N_C)는 논리'로우' 상태가 되고, 퓨즈(F)가 컷팅 된 경우 플로팅 상태가 된다.
이어서, 제어펄스신호(WLCPB)가 논리'하이'에서 논리'로우'로 천이하여 제2 NMOS 트랜지스터(NM2)가 턴 온 되고 제3 NMOS 트랜지스터(NM3)가 턴 오프 되며, 제0 매트선택신호(XMAT<0>)가 논리'로우'에서 논리'하이'로 천이하여 제1 NMOS 트랜지스터(NM1)가 턴 온 되면, 제1 노드(N_A)와 제2 노드(N_B)와 제3 노드(N_C)는 퓨즈(F)의 컷팅 여부에 따라 전압 레벨이 결정된다. 즉, 퓨즈(F)가 컷팅 되지 않은 경우 제1 및 제2 노드(N_A, N_B)는 논리'로우' 상태가 되고, 제3 노드(N_C) 역시 논리'로우' 상태가 된다. 그리고, 퓨즈(F)가 컷팅 된 경우 제1 및 제2 노드(N_A, N_B)는 논리'하이' 상태가 되고, 제3 노드(N_C)는 논리'로우 상태가 된다.
이어서, 제어펄스신호(WLCPB)가 논리'로우'에서 다시 논리'하이'로 천이하여 제2 NMOS 트랜지스터(NM2)가 턴 오프 되고 제3 NMOS 트랜지스터(NM3)가 턴 온 되면, 제2 노드(N_B)와 제3 노드(N_C)는 퓨즈(F)의 컷팅 유무와 상관없이 논리'로우' 상태가 된다. 즉, 퓨즈(F) 양단의 전압 레벨이 동일해 진다.
따라서, 본 발명의 제2 실시예에 따른 퓨즈 회로는 퓨즈(F)에 프로그래밍된 어드레스를 제1 노드(N_A)로 출력한 이후 제1 노드(N_A)와 제2 노드(N_B)를 분리하고 제2 노드(N_B)를 접지전원전압(VSS)으로 구동해 줌으로써, 퓨즈(F) 양단의 전압 레벨을 논리'로우' 상태로 유지해 주는 것이 가능하다. 도 4 와 도 6 을 비교해보면 알 수 있듯이, 제2 실시예의 경우 제어펄스신호(WLCPB)가 논리'하이'로 천이하는 시점부터 매트선택신호(XMAT<0>)가 논리'로우'로 천이하는 시점까지(tB) 퓨즈(F) 양단은 논리'로우'로 동일한 상태를 유지한다. 따라서, 제2 실시예 역시 퓨즈에 발생하는 불량을 원천적으로 막아주는 것이 가능하다.
전술한 본 발명의 제1 및 제2 실시예는 액티브 동작 이후 퓨즈 양단의 전압 레벨을 동일하게 유지시켜 줌으로써, 퓨즈에 발생하는 불량을 원천적으로 막아 주는 것이 가능하다. 이어서, 이후 설명될 본 발명의 동작 방법에서는 액티브 동작 이전 역시 퓨즈 양단의 전압 레벨을 동일하게 유지시켜 주는 방법을 제안하고자 한다.
도 7 은 도 5 의 제2 실시예에 따른 퓨즈 회로의 또 다른 동작을 설명하기 위한 파형도이다.
도 7 에는 도 6 과 비교하여 액티브 신호(ACT)와 프리 매트선택신호(P_XMAT<0>)가 추가로 도시되었으며, 이에 따라 매트선택신호(XMAT<0>)의 파형이 바뀌었다. 여기서, 액티브 신호(ACT)는 반도체 메모리 장치의 액티브 동작시 활성화되는 신호이며, 프리 매트선택신호(P_XMAT<0>)는 도 6 의 매트선택신호(XMAT<0>)에 대응할 수 있다. 그리고, 도 7 의 매트선택신호(XMAT<0>)는 액티브 신호(ACT)와 프리 매트선택신호(P_XMAT<0>)를 논리 조합하여 생성된 신호로서, 도 5 의 어드레스 저장부(510)로 입력되는 신호이다.
도 5 내지 도 7 을 참조하면, 도 6 의 매트선택신호(XMAT<0>)의 경우 퓨즈(F)에 프로그래밍된 어드레스를 제1 노드(N_A)로 출력하기 이전까지 논리'로우'를 유지한다. 하지만, 도 7 의 매트선택신호(XMAT<0>)는 액티브신호(ACT)와 프리 매트선택신호(P_XMAT<0>)를 논리 조합한 신호로서 액티브 동작 이전 즉, 액티브 신호(ACT)가 논리'로우'를 유지하는 구간(tC) 동안 논리'하이'를 유지한다. 따라서, 도 7 의 매트선택신호(XMAT<0>)를 입력받는 어드레스 저장부(510)의 제1 NMOS 트랜지스터(NM1)는 그 구간 동안 턴 온 된다.
다시 말하면, 이 구간(tC)에서 제1 NMOS 트랜지스터(NM1)가 턴 온 되고, 제2 NMOS 트랜지스터(NM2)는 턴 오프 되며, 제3 NMOS 트랜지스터(NM3)는 턴 온된다. 따라서, 제1 노드(N_A)는 공급전원전압(VDD)으로 프리차징되고, 제2 및 제3 노드(N_B, N_C)는 접지전원전압(VSS)으로 구동된다. 즉, 이 구간(tC)에서 퓨즈(F) 양단인 제2 및 제3 노드(N_B, N_C)는 논리'로우'로 동일한 상태를 유지한다.
결국, 퓨즈(F)가 컷팅 된 경우 도 6 과 도 7 을 비교하면, 도 6 에서 액티브 동작 이전에 제2 노드(N_B)는 논리'로우' 상태가 되고, 제3 노드(N_C)는 플로팅 상태가 된다. 물론, 이러한 상태에서도 퓨즈에 발생하는 불량을 막아주는 것이 가능하다. 하지만, 도 7 에서와 같은 회로 동작을 통해 제2 노드(N_B)와 제3 노드(N_C)를 동일한 상태로 유지하는 경우 퓨즈에 발생하는 불량을 원천적으로 막아주는 것이 가능하다.
전술한 본 발명에 따른 실시예는 회로 동작시 컷팅 된 퓨즈 양단의 전압 레벨을 동일하게 유지시켜 줌으로써, 퓨즈에 발생할 수 있는 불량을 방지하는 것이 가능하다. 이는 퓨즈에 프로그래밍된 어드레스에 대응하여 항상 안정적인 리페어 대상 어드레스를 생성할 수 있음을 의미하며, 이는 곧 반도체 메모리 장치의 리페어 동작의 신뢰성을 높여줄 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 다수의 어드레스 저장부(310)
320 : 경로 제어부
330 : 프리차징부
340 : 어드레스 출력부

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  8. 공통노드와 전원전압단 사이에 연결되고, 액티브 동작 이후 활성화되는 매트선택신호에 응답하여 퓨즈에 프로그래밍된 어드레스를 상기 공통노드를 통해 출력노드로 출력하기 위한 어드레스 저장수단;
    상기 매트선택신호의 활성화 시점 이후에 활성화되는 제어펄스신호에 응답하여 상기 공통노드와 상기 출력노드를 분리하고, 상기 공통노드를 상기 전원전압단의 전압 레벨로 구동하기 위한 전압 구동수단; 및
    상기 출력노드를 래칭하여 리페어 대상 어드레스를 출력하기 위한 어드레스 출력수단을 구비하되,
    상기 매트선택신호와 상기 제어펄스신호는 상기 액티브 동작 이전에 활성화 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 전압 구동수단은,
    상기 제어펄스신호에 응답하여 상기 공통노드와 상기 출력노드를 연결 또는 분리하기 위한 분리/연결부; 및
    상기 제어펄스신호에 응답하여 상기 공통노드를 상기 전원전압단의 전압 레벨로 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    프리차징신호에 응답하여 상기 출력노드를 예정된 레벨로 프리차징하기 위한 프리차징수단을 더 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제어펄스신호는 상기 프리차징신호에 응답하여 예정된 시간에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 예정된 시간은 상기 퓨즈에 프로그래밍된 어드레스가 상기 출력노드로 전달되는 시간에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제8항에 있어서,
    상기 매트선택신호는 상기 액티브 동작에 응답하여 비활성화되고, 상기 제어펄스신호가 활성화되기 이전에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 액티브 동작 이전에 활성화 상태를 유지하는 매트선택신호에 응답하여 퓨즈의 양단을 동일한 전압 레벨로 구동하는 단계;
    상기 액티브 동작 이후 상기 퓨즈에 프로그래밍된 어드레스를 출력노드로 출력하는 단계;
    상기 출력노드를 래칭하여 리페어 대상 어드레스를 출력하는 단계; 및
    상기 퓨즈에 프로그래밍된 어드레스가 상기 출력노드로 출력된 이후 상기 퓨즈의 양단을 동일한 전압 레벨로 구동하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  15. 제14항에 있어서,
    프리차징신호에 응답하여 상기 출력노드를 예정된 전압 레벨로 프리차징하는 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  16. 제15항에 있어서,
    상기 퓨즈의 양단을 동일한 전압 레벨로 구동하는 단계는,
    상기 매트선택신호의 활성화 시점 이후에 활성화되는 제어펄스신호에 응답하여 상기 출력노드와 상기 퓨즈를 분리하는 단계; 및
    상기 퓨즈의 양단을 예정된 전압 레벨로 구동하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  17. 제16항에 있어서,
    상기 제어펄스신호는 상기 프리차징신호에 응답하여 예정된 시간에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  18. 삭제
  19. 제16항에 있어서,
    상기 액티브 동작 이전에 상기 제어펄스신호에 응답하여 상기 출력노드와 상기 퓨즈를 분리하는 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  20. 제14항에 있어서,
    상기 퓨즈에는 리페어 대상 메모리 셀에 대응하는 컬럼 어드레스가 프로그래밍되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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