KR20160074914A - 리던던시 회로를 포함하는 반도체 메모리 장치 - Google Patents

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KR20160074914A
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Abstract

부트-업 동작시 결함 어드레스 정보 및 매트 정보를 저장하기 위한 저장부; 상기 저장부 및 제1전원 사이에 연결되며, 제1데이터 라인으로 전달된 상기 결함 어드레스 정보 및 제2데이터 라인으로 전달된 상기 매트 정보에 응답하여 상기 저장부 및 상기 제1전원 사이에 전류 경로를 형성하되, 노멀 동작시 상기 저장부와 상기 제1전원 사이의 전류 경로를 차단하는 구동 제어부;및 노멀 동작시 상기 저장부에 저장된 상기 결함 어드레스 정보를 출력하기 위한 출력부를 포함하는 퓨즈 회로가 제공되며, 노멀 동작시 퓨즈 데이터의 프로그래밍 여부를 저장하는 래치부와 데이터 라인 사이에 전류 경로가 형성되지 않도록 차단함으로써, 부트-업 동작시 래치된 데이터가 변경되지 않도록 제어할 수 있다.

Description

리던던시 회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANCY CIRCUIT}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 리페어 동작시 리페어 어드레스 정보를 출력하기 위한 리던던시 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 고집적화 기술이 발전함에 따라서 하나의 반도체 메모리 장치에 들어가는 메모리 셀과 신호 선의 수가 증가함에 따라, 한정된 공간 내에서 집적하기 때문에 내부회로의 선 폭이 좁아지고 메모리 셀의 크기도 작아지고 있다. 이러한 메모리 셀 들 중 1개라도 불량이 발생하게 되면 이를 구비하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다. 하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 불량으로 인하여 반도체 메모리 장치 전체를 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다.
이를 보완하기 위해 반도체 메모리 장치 내에는 노멀 메모리 셀과 더불어 리던던시 메모리 셀을 추가로 더 구비하고 있으며, 예컨대 노멀 메모리 셀에 결함이 발생한 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 여기서, 노멀 메모리 셀 중 결함이 발생하여 리던던시 메모리 셀로 대체되었음을 알리는 정보는 리던던시 회로에서 제공하며, 리던던시 회로는 결함이 발생한 어드레스 정보가 프로그래밍(programming)되는 다수의 퓨즈를 구비한다.
반도체 메모리 장치의 전기적인 퓨즈(Electrical fuse)를 어레이 형태로 구성하는 것을 어레이 이-퓨즈(ARE,Array E-Fuse)라 칭한다. 리던던시 회로는 어레이 이-퓨즈(ARE)에 프로그래밍된 결함 어드레스 정보를 순차적으로 리드하여 이를 내부의 래치(latch)에 저장하는 부트-업(boot-up) 동작을 수행하게 된다.
도 1은 일반적인 반도체 메모리 장치의 리던던시 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 리던던시 회로는 퓨즈부(110) 및 어드레스 비교부(120)를 포함한다. 퓨즈부(110)는 퓨즈 어레이(111)와 및 리페어 어드레스 출력부(113)를 포함한다.
퓨즈 어레이(111)는 다수의 퓨즈를 포함하며, 럽쳐(rupture) 동작을 통해서 리페어 대상 어드레스인 결함 어드레스 정보를 프로그래밍한다. 여기서 퓨즈 어레이(111)는 어레이 이-퓨즈를 의미한다.
리페어 어드레스 출력부(113)는 리셋 신호(RST)와, 매트 선택신호(XMATYF) 및 퓨즈 어레이(111)로부터 퓨즈 데이터(FDATA)를 수신받는다. 퓨즈 데이터(FDATA)는 퓨즈 어레이(111)에 프로그래밍된 결함 어드레스 정보를 의미한다.
리페어 어드레스 출력부(113)는 부트-업 동작시 매트 선택신호(XMATYF) 및 퓨즈 어레이(111)로부터 매트 선택신호(XMATYF)에 대응하는 퓨즈 데이터(FDATA)를 순차적으로 수신받아 이를 저장한다. 이후, 노멀 동작시 리페어 어드레스 출력부(113)는 활성화된 매트 선택신호(XMATYF)에 대응하여 저장된 데이터를 리페어 어드레스(R_ADD)로서 출력한다.
리셋 신호(RST)는 리페어 어드레스(R_ADD)를 리셋하기 위한 신호로서, 프리차지 모드에서 활성화된다. 매트 선택신호(XMATYF)는 반도체 메모리 장치의 리드 및 라이트 동작 수행을 위한 뱅크의 액티브 동작구간에서 활성화되는 셀 매트를 나타내는 신호이다.
어드레스 비교부(120)는 외부로부터 노멀 어드레스(N_ADD)와, 퓨즈부(110)로부터 리페어 어드레스(R_ADD)를 수신받아 리던던시 인에이블 신호(RED_EN)를 출력한다. 어드레스 비교부(120)는 리페어 어드레스(R_ADD)와 노멀 어드레스(N_ADD)를 비교하여, 비교 결과 노멀 어드레스(N_ADD)와 리페어 어드레스(R_ADD)가 일치하는 경우 해당 매트에 리페어 동작을 수행하기 위한 리던던시 인에이블 신호(RED_EN)를 출력한다.
반도체 메모리 장치는 리던던시 인에이블 신호(RED_EN)에 응답하여 리던던시 메모리 셀을 구동한다.
도 2은 도 1에 도시된 리페어 어드레스 출력부(113)를 도시한 회로도이다.
도 2에서는 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)를 각각 수신받는 제1래치부(2100) 및 제2래치부(2200)를 설명하기로 한다.
제1 및 제2래치부(2100,2200)는 크로스 커플드-래치(cross coupled-latch;CCL)로 구성된다.
제1래치부(2100)는 제1 내지 제4 스토리지 노드들(SN1-SN4)과, 제1 내지 제4트랜지스터 쌍들(211,212,213,214) 및 구동 제어부(220)를 포함한다.
제2래치부(2200)는 제1래치부(2100)와 동일한 구성을 갖으며, 제1래치부(2100)의 구성 및 동작을 대표로 설명하기로 한다.
제1내지 제4트랜지스터 쌍(211-214) 각각은 제1내지 제4스토리지 노드들(SN1-SN4) 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터(211A-214A)와 NMOS 트랜지스터(211B-214B)를 포함한다. 스토리지 노드들(SN1-SN4)은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결된다. 즉, 제2스토리지 노드(SN2)는 전단의 트랜지스터 쌍(211)의 NMOS 트랜지스터(211B)와 후단의 트랜지스터 쌍(213)의 PMOS 트랜지스터(213A)에 연결된다.
구동 제어부(220)는 4개의 NMOS 트랜지스터(221-224)를 포함한다. 4개의 NMOS 트랜지스터(221-224)는 '하이' 레벨로 활성화된 제1매트 선택신호(XMATYF1)에 응답하여 턴-온된다. 구동 제어부(220)는 제1데이터 라인(DL1)을 통해 전달된 퓨즈 데이터(FDATA)를 제2 및 제4 스토리지 노드(SN2,SN4)로 전달하고, 제2데이터 라인(DL2)을 통해 전달된 반전 퓨즈 데이터(FDATAB)를 제1 및 제3 스토리지 노드(SN1,SN3)로 전달한다. 따라서, 제1 및 제3 스토리지 노드(SN1,SN3)와 제2 및 제4스토리지 노드(SN2,SN4)의 논리 레벨은 서로 반대가 된다.
다음으로 제1래치부(2100)의 동작에 대해 설명하기로 한다.
제1내지 제4스토리지 노드(SN1-SN4)들은 초기에 리셋(reset) 동작을 통해서 각각 '로우,하이,로우,하이' 레벨로 변경된다.
예컨대, 제1매트 선택신호(XMATYF1) 및 퓨즈 데이터(FDATA)가 '하이' 레벨로 인가되는 경우, 구동 제어부(220)는 '하이' 레벨인 제1매트 선택신호(XMATYF1)에 응답하여 구동한다. 따라서, 4개의 NMOS 트랜지스터(221-224)와 제1 및 제2데이터 라인(DL1,DL2) 사이에 전류 경로가 형성된다.
제1 및 제3 트랜지스터 쌍(211,213)의 NMOS 트랜지스터(211B,213B)의 게이트는 제2데이터 라인(DL2)으로부터 '로우' 레벨을 수신받고, 제2 및 제4 트랜지스터 쌍(212,214)의 NMOS 트랜지스터(212B,214B)의 게이트는 제1데이터 라인(DL1)으로부터 '하이' 레벨을 수신받는다. 따라서, 제1 및 제3스토리지 노드(SN1,SN3)는 '로우' 레벨에서 '하이' 레벨로, 제2 및 제4스토리지 노드(SN2,SN4)는 '하이' 레벨에서 '로우' 레벨로 변하게 된다. 제1내지 제4스토리지 노드(SN1-SN4)는 초기에 설정된 '로우,하이,로우,하이' 레벨이 각각 '하이,로우,하이,로우' 레벨로 설정된다.
반면에, 제1매트 선택신호(XMATYF1)가 '하이' 레벨로 활성화되고, 퓨즈 데이터(FDATA)가 '로우' 레벨로 인가되는 경우에 구동 제어부(220)는 '하이' 레벨인 제1매트 선택신호(XMATYF1)에 응답하여 구동한다. 따라서, 4개의 NMOS 트랜지스터(221-224)와 제1 및 제2데이터 라인(DL1,DL2) 사이에 전류 경로가 형성된다.
제1 및 제3트랜지스터 쌍(211,213)의 NMOS 트랜지스터(211B,213B)의 게이트는 제2데이터 라인(DL2)으로부터 '하이' 레벨을 수신받고, 제2 및 제4트랜지스터 쌍(212,214)의 NMOS 트랜지스터(212B,214B)의 게이트는 제1데이터 라인(DL1)으로부터 '로우' 레벨을 수신받는다. 따라서, 제1내지 제4스토리지 노드(SN1-SN4)는 4개의 NMOS 트랜지스터(221-224)와 제1 및 제2데이터 라인(DL1,DL2) 사이에 전류 경로가 형성되더라도 초기에 설정된 '로우,하이,로우,하이' 레벨을 그대로 유지한다.
노멀 동작 시 제1 및 제2래치부(2100,2200)는 액티브 커맨드에 따라 활성화된 제1매트 선택신호(XMATYF1) 또는 제2매트 선택신호(XMATYF2)에 응답하여 래치된 데이터를 제1데이터 라인(DL1)을 통해 출력노드(OUT)로 출력한다.
하지만 액티브 및 프리차지 커맨드를 수신받는 시간 간격(tRP)이 짧아지게 되면, 활성화된 제1매트 선택신호(XMATYF1)가 초기화되지 못한 채 제2매트 선택신호(XMATYF2)가 활성화되어 제1매트 선택신호(XMATYF1) 및 제2매트 선택신호(XMATYF2)가 중첩되는 경우가 발생한다. 이 경우에 제1래치부(2100) 및 제2래치부(2200)는 동시에 제1매트 선택신호(XMATYF1) 및 제2매트 선택신호(XMATYF2)를 수신받는다. 이에 따라 제1래치부(2100) 및 제2래치부(2200)의 구동 제어부(220,240)가 각각 구동된다. 이때, 제1래치부(2100) 및 제2래치부(2200)의 구동 제어부(220,240)가 동시에 구동됨에 따라 제1래치부(2100)와 제1 및 제2데이터 라인(DL1,DL2) 사이에 전류 경로가 형성되며, 제2래치부(2200)와 제1 및 제2데이터 라인(DL1,DL2) 사이에 전류 경로가 형성된다.
제2래치부(2200)의 제1 및 제3스토리지 노드(SN1,SN3)는 제1데이터 라인(DL1)을 통해서 제1래치부(2100)의 제1 및 제3스토리지 노드(SN1,SN3)의 레벨을 수신받는다. 제2래치부(2200)의 제1 및 제3스토리지 노드(SN1,SN3)의 레벨은 제1데이터 라인(DL1)을 통해 전달된 제1래치부(2100)의 레벨에 따라서 변경된다. 즉, 부트-업 동작시 제2래치부(2200)에 래치된 데이터가 노멀 동작 중에 변경되는 문제가 발생한다. 이후 제2매트 선택신호(XMATYF2)가 활성화되면 제2래치부(2200)는 부트-업 동작 때 래치된 데이터가 아닌, 노멀 동작 중에 변경된 데이터를 출력한다.
따라서, 리페어 어드레스 출력부(113)는 노멀 동작 중에 변경된 데이터를 리페어 어드레스로서 출력하게 된다. 전술하였듯이, 반도체 메모리 장치는 리페어 어드레스 출력부(113)로부터 출력된 리페어 어드레스와 외부로부터 수신되는 노멀 어드레스를 비교함으로써 노멀 어드레스의 결함 여부를 판단한다. 하지만, 일반적인 반도체 메모리 장치의 리던던시 회로는 부트-업 동작시 래치된 데이터가 아니라 노멀 동작 중에 변경된 데이터를 리페어 어드레스로서 출력하기 때문에 노멀 어드레스의 결함 여부를 잘못 판단하게 된다. 이에 따라 반도체 메모리 장치의 리페어 동작에 신뢰성을 감소시키게 된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 부트-업 동작시 래치된 데이터가 노멀 동작을 수행하면서 변경되지 않도록 노멀 동작시 래치부와 데이터 라인의 전류 경로를 차단시키는 리던던시 회로를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 퓨즈 회로는, 부트-업 동작시 결함 어드레스 정보 및 매트 정보를 저장하기 위한 저장부; 상기 저장부 및 제1전원 사이에 연결되며, 제1데이터 라인으로 전달된 상기 결함 어드레스 정보 및 제2데이터 라인으로 전달된 상기 매트 정보에 응답하여 상기 저장부 및 상기 제1전원 사이에 전류 경로를 형성하되, 노멀 동작시 상기 저장부와 상기 제1전원 사이의 전류 경로를 차단하는 구동 제어부;및 노멀 동작시 상기 저장부에 저장된 상기 결함 어드레스 정보를 출력하기 위한 출력부를 포함할 수 있다.
바람직하게, 상기 저장부는, 제1 내지 제4스토리지 노드;및 상기 제1내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 포함하는 제1내지 제4트랜지스터 쌍을 포함할 수 있다.
바람직하게, 상기 제1내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결될 수 있다.
바람직하게, 상기 구동 제어부는, 상기 제2 및 제4스토리지 노드와 연결되며, 상기 제1데이터 라인을 통해 수신된 상기 결함 어드레스 정보에 응답하여 구동되는 제1입력 트랜지스터 및 제2입력 트랜지스터;및 상기 제1 및 제2입력 트랜지스터와 상기 제1전원 사이에 연결되며, 상기 제2데이터 라인을 통해 수신된 상기 매트 정보에 응답하여 구동되는 제3입력 트랜지스터를 포함할 수 있다.
바람직하게, 상기 출력부는, 상기 노멀 동작 시 상기 제3스토리지 노드의 전압 레벨에 응답하여 구동되는 제1출력 트랜지스터;및 상기 노멀 동작 시 활성화된 매트 정보에 응답하여 구동되는 제2출력 트랜지스터를 포함할 수 있다.
바람직하게, 상기 저장부는 크로스 커플드 형태의 래치일 수 있다.
바람직하게, 상기 제1전원은 접지 전원일 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 리던던시 회로는, 부트-업 동작시 제1데이터 라인을 통해 결함 어드레스 정보를 순차적으로 출력하기 위한 퓨즈 어레이; 상기 부트-업 동작시 상기 제1데이터 라인을 통해 수신받은 상기 결함 어드레스 정보를 저장하며, 노멀 동작시 외부로부터 수신받은 매트 정보에 대응하는 상기 결함 어드레스 정보를 출력 라인을 통해 출력하는 리페어 어드레스 출력부;및 상기 출력 라인을 통해 출력된 결함 어드레스 정보 및 노멀 어드레스를 비교하여 리던던시 활성화신호를 생성하는 어드레스 비교부를 포함하며, 상기 제1데이터 라인 및 상기 출력 라인은 서로 상이한 라인일 수 있다.
바람직하게, 상기 리페어 어드레스 출력부는, 상기 매트 정보에 각각 대응하는 결함 어드레스 정보를 래칭하기 위한 래치부;및 상기 노멀 동작시 상기 래치부에 래치된 결함 어드레스 정보를 출력하기 위한 출력부를 포함할 수 있다.
바람직하게, 상기 래치부는, 상기 부트-업 동작시 상기 매트 정보 및 상기 결함 어드레스 정보를 저장하기 위한 저장부;및 상기 저장부 및 제1전원 사이에 연결되며, 상기 제1데이터 라인으로 전달된 상기 결함 어드레스 정보 및 상기 제2데이터 라인으로 전달된 상기 매트 정보에 응답하여 상기 저장부 및 상기 제1전원 사이에 전류 경로를 형성하되, 상기 노멀 동작시 상기 저장부와 상기 제1전원 사이의 전류 경로를 차단하는 구동 제어부를 포함할 수 있다.
바람직하게, 상기 저장부는 크로스 커플드 형태의 래치일 수 있다.
바람직하게, 상기 저장부는, 제1 내지 제4스토리지 노드;및 상기 제1내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 포함하는 제1내지 제4트랜지스터 쌍을 포함할 수 있다.
바람직하게, 상기 제1내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결될 수 있다.
바람직하게, 상기 구동 제어부는, 상기 제2 및 제4스토리지 노드와 연결되며, 상기 제1데이터 라인을 통해 수신된 상기 결함 어드레스 정보에 응답하여 구동되는 제1입력 트랜지스터 및 제2입력 트랜지스터;및 상기 제1 및 제2입력 트랜지스터와 상기 제1전원 사이에 연결되며, 상기 제2데이터 라인을 통해 수신된 상기 매트 정보에 응답하여 구동되는 제3입력 트랜지스터를 포함할 수 있다.
바람직하게, 상기 출력부는, 상기 노멀 동작시 상기 제3스토리지 노드의 신호에 응답하여 구동되는 제1출력 트랜지스터;및 상기 노멀 동작시 활성화된 매트 정보에 응답하여 구동되는 제2출력 트랜지스터를 포함할 수 있다.
바람직하게, 상기 제1전원은 접지 전원일 수 있다.
바람직하게, 상기 제1 및 제2출력 트랜지스터는 상기 출력 라인과 상기 제1전원 사이에 연결될 수 있다.
제안된 실시예에 따른 반도체 메모리 장치의 리던던시 회로는 노멀 동작시 퓨즈 데이터의 프로그래밍 여부를 저장하는 래치부와 데이터 라인 사이에 전류 경로가 형성되지 않도록 차단함으로써, 부트-업 동작시 래치된 데이터가 노멀 동작시 변경되지 않도록 제어할 수 있다.
도 1은 일반적인 반도체 메모리 장치에 포함된 리던던시 회로를 설명하기 위한 블록도.
도 2는 도 1에 도시된 리페어 어드레스 출력부의 상세 회로도.
도 3은 본 발명의 실시예에 따른 리페어 어드레스 출력부의 상세 회로도.
도 4는 도 3에 도시된 리페어 어드레스 출력부에서 매트 정보가 중첩되는 경우의 동작을 설명하기 위한 상세 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 3는 본 발명의 실시예에 따른 리페어 어드레스 출력부의 상세 회로도이다.
도 3을 참조하면, 상기 리페어 어드레스 출력부는 래치부(3100) 및 출력부(3300)를 포함할 수 있다. 상기 래치부(3100)는 저장부(310) 및 구동 제어부(320)를 포함할 수 있다.
상기 구동 제어부(320)는 제1NMOS 내지 제3NMOS 트랜지스터(MN1-MN3)를 포함할 수 있다.
상기 제1NMOS 트랜지스터(MN1) 및 제2NMOS 트랜지스터(MN2)의 게이트는 각각 제1데이터 라인(DL1)을 통해 전달되는 퓨즈 데이터(FDATA1)를 수신받을 수 있다. 상기 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)는 상기 저장부(310)와 상기 제3NMOS 트랜지스터(MN3) 사이에 연결된다. 상기 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)는 상기 퓨즈 데이터(FDATA1)에 응답하여 상기 저장부(310)와 상기 제3NMOS 트랜지스터(MN3) 사이의 전류 경로를 형성할 수 있다.
상기 제3NMOS 트랜지스터(MN3)의 게이트는 제2데이터 라인(DL2)을 통해 전달되는 매트 선택신호(XMATYF1)를 수신받을 수 있다. 상기 제3NMOS 트랜지스터(MN3)는 상기 제1 및 제2NMOS 트랜지스터(MN1,MN2)와 접지 전원(VSS) 사이에 연결된다. 상기 제3NMOS 트랜지스터(MN3)는 상기 매트 선택신호(XMATYF1)에 응답하여 상기 제1 및 제2NMOS 트랜지스터(MN1,MN2)와 접지 전원(VSS) 사이의 전류 경로를 형성할 수 있다.
상기 저장부(310)는 제1내지 제4스토리지 노드들(SN1-SN4), 제1내지 제4 트랜지스터 쌍(311-314)들을 포함할 수 있다. 상기 제1내지 제4트랜지스터 쌍(311-314) 각각은 제1내지 제4스토리지 노드(SN1-SN4)들 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터(311A-314A)와 NMOS 트랜지스터(311B-314B)를 포함할 수 있다. 상기 제1 내지 제4스토리지 노드(SN1-SN4)들은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결될 수 있다. 즉, 제2스토리지 노드(SN2)는 전단의 트랜지스터 쌍(311)의 NMOS 트랜지스터(311B)와 후단의 트랜지스터 쌍(313)의 PMOS 트랜지스터(313A)의 게이트에 연결될 수 있다. 상기 제2 및 제4스토리지 노드(SN2,SN4)는 상기 구동 제어부(320)의 제1 및 제2NMOS 트랜지스터(MN1,MN2)와 연결될 수 있다.
상기 출력부(3300)는 상기 제3스토리지 노드(SN3)의 레벨에 응답하여 구동되는 제4NMOS 트랜지스터(MN4) 및 상기 매트 선택신호(XMATYF1)에 응답하여 구동되는 제5NMOS 트랜지스터(MN5)를 포함할 수 있다. 상기 제4NMOS 트랜지스터(MN4)는 상기 제5NMOS 트랜지스터(MN5)와 출력 노드(OUT) 사이에 연결될 수 있다. 상기 제5NMOS 트랜지스터(MN5)는 상기 제4NMOS 트랜지스터(MN4)와 접지 전원(VSS) 사이에 연결될 수 있다.
상기 출력부(3300)는 상기 제3스토리지 노드(SN3)의 레벨이 '하이' 레벨이며, 상기 매트 선택신호(XMATYF1)가 '하이' 레벨로 활성화되는 경우 구동될 수 있다. 즉, 출력부(3300)는 상기 제4 및 제5 NMOS 트랜지스터(MN4,MN5)와 상기 출력 노드(OUT) 사이의 전류 경로를 형성할 수 있다.
다음으로 상기 리페어 어드레스 출력부의 동작에 대해 설명하기로 한다.
<부트-업 동작>
먼저, 부트-업 동작시 상기 구동 제어부(320)의 제1 및 제2NMOS 트랜지스터(MN1,MN2)는 제1데이터 라인(DL1)을 통해 상기 퓨즈 데이터(FDATA1)를 수신받을 수 있다. 상기 구동 제어부(320)의 제3NMOS 트랜지스터(MN3)는 제2데이터 라인(DL2)을 통해 상기 매트 선택신호(XMATYF1)를 수신받을 수 있다.
초기 동작시, 상기 제1 내지 제4 트랜지스터 쌍(311-314)들의 상기 제1내지 제4스토리지 노드(SN1-SN4)들은 각각 '로우,하이,로우,하이' 레벨을 가질 수 있다.
예컨대, 상기 매트 선택신호(XMATYF1)가 '하이' 레벨로 활성화되며, 상기 퓨즈 데이터(FDATA1)가 '하이' 레벨로 수신되는 경우를 설명하기로 한다.
상기 제1 내지 제3NMOS 트랜지스터(MN1-MN3)는 상기 제1 및 제2데이터 라인(DL1,DL2)을 통해 수신된 '하이' 레벨에 응답하여 구동될 수 있다. 즉, 상기 저장부(310)와 상기 구동 제어부(320) 사이에 전류 경로가 형성될 수 있다. 이에 따라 상기 저장부(310)의 상기 제2스토리지 노드 및 제4스토리지 노드(SN2,SN4)는 '하이' 레벨에서 '로우' 레벨로 변경될 수 있다. 또한, 제1스토리지 노드 및 제3스토리지 노드(SN1,SN3)는 '로우' 레벨에서 '하이' 레벨로 변경될 수 있다.
즉, 상기 제1데이터 라인(DL1)을 통해 '하이' 레벨인 상기 퓨즈 데이터(FDATA1)가 수신되는 경우, 상기 제1 내지 제4스토리지 노드(SN1-SN4)들은 '로우,하이,로우,하이' 레벨에서 '하이,로우,하이,로우' 레벨로 변경될 수 있다.
반면에, 상기 매트 선택신호(XMATYF1)가 '하이' 레벨로 활성화되며, 상기 퓨즈 데이터(FDATA1)가 '로우' 레벨로 수신되는 경우를 설명하기로 한다.
상기 제1 및 제2NMOS 트랜지스터(MN1,MN2)는 상기 제1데이터 라인(DL1)을 통해 수신된 '로우' 레벨에 응답하여 구동될 수 없다. 상기 제3NMOS 트랜지스터(MN3)는 상기 제2데이터 라인(DL2)을 통해 수신된 '하이'레벨에 응답하여 구동될 수 있다. 하지만, 상기 제3NMOS 트랜지스터(MN3)가 구동되어도 상기 제1 및 제2NMOS 트랜지스터(MN1,MN2)가 구동되지 못하기 때문에 상기 저장부(310)와 상기 구동 제어부(320) 사이에 전류 경로가 형성될 수 없다. 이에 따라 상기 저장부(310)의 상기 제2 스토리지 노드 및 제4스토리지 노드(SN2,SN4)는 초기 설정된 레벨인 '로우,하이,로우,하이' 레벨을 유지할 수 있다.
<노멀 동작>
본 발명의 실시예에 따른 리페어 어드레스 출력부는 상기 노멀 동작 시에 '로우' 레벨의 상기 제1데이터 라인(DL1)에 응답하여 상기 저장부(310) 및 상기 구동 제어부(320) 사이의 전류 경로를 차단할 수 있다. 한편, 상기 출력부(3300)의 제5NMOS 트랜지스터(MN5)는 '하이' 레벨로 활성화된 상기 매트 선택신호(XMATYF1)에 응답하여 구동될 수 있다. 상기 제4NMOS 트랜지스터(MN4)는 상기 제3스토리지 노드(SN3)의 레벨에 따라 구동될 수 있다.
상기 리페어 어드레스 출력부는 리셋 신호(RST)에 응답하여 상기 출력노드(OUT)의 레벨을 '하이' 레벨로 초기화할 수 있다.
예컨대, 상기 부트-업 동작시에 상기 퓨즈 데이터(FDATA1)가 '하이' 레벨인 경우, 즉 상기 저장부(310)에 저장된 데이터가 '하이,로우,하이,로우' 레벨이 저장되는 경우에 상기 출력부(3300)의 제4NMOS 트랜지스터(MN4)는 상기 제3스토리지 노드(SN3)의 '하이' 레벨에 응답하여 구동될 수 있다. 따라서, 상기 출력부(3300)의 제4 및 제5NMOS 트랜지스터(MN4,MN5)가 구동됨에 따라 상기 출력 노드(OUT)로 '로우' 레벨을 출력할 수 있다.
반면에, 상기 부트-업 동작시에 상기 퓨즈 데이터(FDATA1)가 '로우' 레벨인 경우, 즉 상기 저장부(310)에 저장된 데이터가 '로우,하이,로우,하이' 레벨이 저장되는 경우에 상기 출력부(3300)의 제4NMOS 트랜지스터(MN4)는 제3스토리지 노드(SN3)의 '로우'레벨에 응답하여 구동되지 않아 상기 출력노드(OUT1)로 플로팅 값을 출력할 수 있다. 즉, 상기 출력노드(OUT)는 초기에 설정된 '하이' 레벨이 유지될 수 있다.
본 발명의 실시예에 따른 리페어 어드레스 출력부는 상기 부트-업 동작시 상기 매트 선택신호(XMATFY1)에 대응하는 상기 퓨즈 데이터(FDATA1)를 래치할 수 있다. 상기 리페어 어드레스 출력부는 상기 노멀 동작시 상기 제1데이터 라인(DL1)을 '로우' 레벨로 고정함에 따라 상기 저장부(310)와 상기 구동 제어부(320) 사이의 전류 경로를 차단할 수 있다.
도 4는 도 3에 도시된 리페어 어드레스 출력부에서 매트 정보가 중첩되는 경우의 동작을 설명하기 위한 상세 회로도이다.
도 4에서는 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)를 수신받는 상기 리페어 어드레스 출력부를 설명하기로 한다.
도 4를 참조하면, 상기 리페어 어드레스 출력부는 제1 및 제2래치부(4100,4200)와 제1 및 제2출력부(4300,4400)를 포함할 수 있다.
상기 제1 래치부(4100)는 제1저장부(410) 및 제1구동 제어부(420)를 포함할 수 있다. 상기 제2 래치부(4200)는 제2저장부(440) 및 제2구동 제어부(450)를 포함할 수 있다.
도 4에 도시된 상기 리페어 어드레스 출력부의 구성에 대한 설명은 도 3과 동일할 수 있다.
다음으로 상기 리페어 어드레스 출력부의 동작에 대해 설명하기로 한다.
<부트-업 동작>
먼저, 부트-업 동작시 상기 제1래치부(4100) 및 제2래치부(4200)는 제2데이터 라인(DL2)을 통해 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)와, 제1데이터 라인(DL1)을 통해 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)에 대응하는 제1 및 제2퓨즈 데이터(FDATA1,FDATA2)를 순차적으로 수신받을 수 있다.
예컨대, 상기 제1퓨즈 데이터(FDATA1)는 '하이' 레벨, 상기 제2퓨즈 데이터(FDATA2)는 '로우' 레벨로 가정하기로 한다.
상기 제1구동 제어부(420)의 제1NMOS 트랜지스터(MN1_1) 및 제2NMOS 트랜지스터(MN2_1)는 상기 제1데이터 라인(DL1)을 통해 '하이' 레벨을 갖는 상기 제1퓨즈 데이터(FDATA1)에 응답하여 구동할 수 있다. 상기 제1구동 제어부(420)의 제3NMOS 트랜지스터(MN313)는 상기 제2데이터 라인(DL2)을 통해 '하이' 레벨을 갖는 상기 제1매트 선택신호(XMATYF1)에 응답하여 구동할 수 있다. 이에 따라 상기 제1저장부(410)와 상기 제1구동 제어부(420) 사이에 전류 경로가 형성되어, 상기 제1저장부(410)의 상기 제2 및 제4 스토리지 노드(SN2,SN4)가 '로우' 에서 '하이' 레벨로 변경될 수 있다. 이에 따라 상기 제1 및 제3스토리지 노드(SN1,SN3)가 '하이'레벨 에서 '로우' 레벨로 변경될 수 있다. 상기 제1내지 제4스토리지 노드(SN1-SN4)는 초기에 설정된 '로우,하이,로우,하이' 레벨에서 '하이,로우,하이,로우' 레벨로 변경될 수 있다.
상기 제2구동 제어부(450)의 제1NMOS 트랜지스터(MN1_2) 및 제2NMOS 트랜지스터(MN2_2)는 상기 제1데이터 라인(DL1)을 통해 '로우' 레벨을 갖는 상기 제2퓨즈 데이터(FDATA2)에 응답하여 구동될 수 없다. 상기 제2구동 제어부(450)의 제3NMOS 트랜지스터(MN3_2)는 상기 제2데이터 라인(DL2)을 통해 '하이' 레벨을 갖는 상기 제2매트 선택신호(XMATYF2)에 응답하여 구동할 수 있다. 이에 따라 상기 제2저장부(440)와 상기 제2구동 제어부(450) 사이에 전류 경로가 형성될 수 없다. 상기 제2저장부(440)의 상기 제1내지 제4스토리지 노드(SN1-SN4)는 초기에 설정된 '로우,하이,로우,하이' 레벨일 수 있다.
<노멀 동작>
노멀 동작시 상기 리페어 어드레스 출력부는 상기 제1 매트 선택신호(XMATYF1) 또는 상기 제2매트 선택신호(XMATYF2)에 대응하는 래치된 데이터를 출력할 수 있다.
상기 리페어 어드레스 출력부는 리셋 신호(RST)에 응답하여 상기 출력노드(OUT)의 레벨을 '하이' 레벨로 초기화할 수 있다.
예컨대, 상기 제1구동 제어부(420)의 제3NMOS 트랜지스터(MN3_1) 및 상기 제1출력부(4300)의 제5NMOS 트랜지스터(MN5_1)는 상기 '하이'레벨로 활성화된 제1매트 선택신호(XMATYF1)에 응답하여 구동될 수 있다. 상기 제1데이터 라인(DL1)이 '로우' 레벨로 고정됨에 따라 상기 제1저장부(410) 및 상기 제1구동 제어부(420) 사이에 전류 경로가 형성될 수 없다. 상기 제3스토리지 노드(SN3)와 접속된 상기 제1출력부(4300)의 제4NMOS 트랜지스터(MN4_1)는 상기 제1저장부(410)의 제1내지 제4스토리지 노드(SN1-SN4)에 래치된 '하이,로우,하이,로우' 레벨에 따라 구동될 수 있다. 따라서, 상기 제1출력부(4300)는 상기 제4NMOS 트랜지스터(MN4_1) 및 제5NMOS 트랜지스터(MN5_1)와 출력 노드(OUT)사이에 전류 경로를 형성함으로써 '로우' 레벨을 출력할 수 있다.
반면에, 상기 제2구동 제어부(450)의 제3NMOS 트랜지스터(MN3_2) 및 상기 제2출력부(4400)의 제5NMOS 트랜지스터(MN5_2)는 '하이' 레벨로 활성화된 상기 제2매트 선택신호(XMATYF2)에 응답하여 구동될 수 있다. 상기 제1데이터 라인(DL1)이 '로우' 레벨로 고정됨에 따라 상기 제2저장부(440) 및 상기 제2구동 제어부(450) 사이에 전류 경로가 형성될 수 없다. 상기 제3스토리지 노드(SN3)가 접속된 제2출력부(4400)의 제4NMOS 트랜지스터(MN4_2)는 상기 제2저장부(440)의 제1내지 제4스토리지 노드(SN1-SN4)에 래치된 데이터인 '로우,하이,로우,하이' 레벨에 따라 구동될 수 없다. 따라서, 상기 제2출력부(4400)는 상기 제5NMOS 트랜지스터(MN5_2)가 구동되어도 상기 제4트랜지스터(MN4_2)가 구동되지 않아 플로팅 값을 출력할 수 있다. 즉, 상기 출력노드(OUT)는 초기에 설정된 '하이' 레벨이 유지될 수 있다.
<노멀 동작시 상기 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)의 활성화 시점이 중첩되는 경우>
반도체 메모리 장치는 액티브 및 프리차지 커맨드를 수신받는 시간 간격(tRP)이 짧은 경우에 제1매트 선택신호(XMATYF1)가 리셋되지 못한 채 상기 제2매트 선택신호(XMATYF2)가 활성화될 수 있다. 상기 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)가 활성화된 시점이 중첩되는 경우 상기 제1 및 제2래치부(4100,4200)는 '로우' 레벨의 상기 제1데이터 라인(DL1)에 응답하여 상기 제1저장부(410)와 상기 제1구동 제어부(420) 및 상기 제2저장부(440)와 상기 제2구동 제어부(450)로 각각 전류 경로를 형성할 수 없다. 따라서, 상기 노멀 동작 수행 중에 제1 및 제2매트 선택신호(XMATYF1,XMATYF2)가 중첩되어 활성화되더라도 상기 래치된 데이터가 변경되지 않기 때문에 상기 제1 및 제2래치부(4100,4200)는 상기 부트-업 동작시에 래치된 데이터가 변경되지 않고 정상적으로 유지될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
3100:래치부 310:저장부
311:제1트랜지스터 쌍 312:제2트랜지스터 쌍
313:제3트랜지스터 쌍 314:제4트랜지스터 쌍
320:구동 제어부 3300:출력부

Claims (17)

  1. 부트-업 동작시 결함 어드레스 정보 및 매트 정보를 저장하기 위한 저장부;
    상기 저장부 및 제1전원 사이에 연결되며, 제1데이터 라인으로 전달된 상기 결함 어드레스 정보 및 제2데이터 라인으로 전달된 상기 매트 정보에 응답하여 상기 저장부 및 상기 제1전원 사이에 전류 경로를 형성하되, 노멀 동작시 상기 저장부와 상기 제1전원 사이의 전류 경로를 차단하는 구동 제어부;및
    노멀 동작시 상기 저장부에 저장된 상기 결함 어드레스 정보를 출력하기 위한 출력부
    를 포함하는 퓨즈 회로.
  2. 제1항에 있어서,
    상기 저장부는,
    제1 내지 제4스토리지 노드;및
    상기 제1내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 포함하는 제1내지 제4트랜지스터 쌍
    을 포함하는 퓨즈 회로.
  3. 제2항에 있어서,
    상기 제1내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결되는 퓨즈 회로.
  4. 제2항에 있어서,
    상기 구동 제어부는,
    상기 제2 및 제4스토리지 노드와 연결되며, 상기 제1데이터 라인을 통해 수신된 상기 결함 어드레스 정보에 응답하여 구동되는 제1입력 트랜지스터 및 제2입력 트랜지스터;및
    상기 제1 및 제2입력 트랜지스터와 상기 제1전원 사이에 연결되며, 상기 제2데이터 라인을 통해 수신된 상기 매트 정보에 응답하여 구동되는 제3입력 트랜지스터
    를 포함하는 퓨즈 회로.
  5. 제2항에 있어서,
    상기 출력부는,
    상기 노멀 동작 시 상기 제3스토리지 노드의 전압 레벨에 응답하여 구동되는 제1출력 트랜지스터;및
    상기 노멀 동작 시 활성화된 매트 정보에 응답하여 구동되는 제2출력 트랜지스터
    를 포함하는 퓨즈 회로.
  6. 제1항에 있어서,
    상기 저장부는 크로스 커플드 형태의 래치인 퓨즈 회로.
  7. 제1항에 있어서,
    상기 제1전원은 접지 전원인 퓨즈 회로.
  8. 부트-업 동작시 제1데이터 라인을 통해 결함 어드레스 정보를 순차적으로 출력하기 위한 퓨즈 어레이;
    상기 부트-업 동작시 상기 제1데이터 라인을 통해 수신받은 상기 결함 어드레스 정보를 저장하며, 노멀 동작시 외부로부터 수신받은 매트 정보에 대응하는 상기 결함 어드레스 정보를 출력 라인을 통해 출력하는 리페어 어드레스 출력부;및
    상기 출력 라인을 통해 출력된 결함 어드레스 정보 및 노멀 어드레스를 비교하여 리던던시 활성화신호를 생성하는 어드레스 비교부
    를 포함하며,
    상기 제1데이터 라인 및 상기 출력 라인은 서로 상이한 라인인
    반도체 메모리 장치의 리던던시 회로.
  9. 제8항에 있어서,
    상기 리페어 어드레스 출력부는,
    상기 매트 정보에 각각 대응하는 결함 어드레스 정보를 래칭하기 위한 래치부;및
    상기 노멀 동작시 상기 래치부에 래치된 결함 어드레스 정보를 출력하기 위한 출력부
    를 포함하는 반도체 메모리 장치의 리던던시 회로.
  10. 제9항에 있어서,
    상기 래치부는,
    상기 부트-업 동작시 상기 매트 정보 및 상기 결함 어드레스 정보를 저장하기 위한 저장부;및
    상기 저장부 및 제1전원 사이에 연결되며, 상기 제1데이터 라인으로 전달된 상기 결함 어드레스 정보 및 상기 제2데이터 라인으로 전달된 상기 매트 정보에 응답하여 상기 저장부 및 상기 제1전원 사이에 전류 경로를 형성하되, 상기 노멀 동작시 상기 저장부와 상기 제1전원 사이의 전류 경로를 차단하는 구동 제어부
    를 포함하는 반도체 메모리 장치의 리던던시 회로.
  11. 제10항에 있어서,
    상기 저장부는 크로스 커플드 형태의 래치인 반도체 메모리 장치의 리던던시 회로.
  12. 제10항에 있어서,
    상기 저장부는,
    제1 내지 제4스토리지 노드;및
    상기 제1내지 제4스토리지 노드 중 대응하는 스토리지 노드를 통해 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 포함하는 제1내지 제4트랜지스터 쌍
    을 포함하는 반도체 메모리 장치의 리던던시 회로.
  13. 제12항에 있어서,
    상기 제1내지 제4스토리지 노드 각각은 전단의 트랜지스터 쌍의 NMOS 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 PMOS 트랜지스터의 게이트에 연결되는 반도체 메모리 장치의 리던던시 회로.
  14. 제10항에 있어서,
    상기 구동 제어부는,
    상기 제2 및 제4스토리지 노드와 연결되며, 상기 제1데이터 라인을 통해 수신된 상기 결함 어드레스 정보에 응답하여 구동되는 제1입력 트랜지스터 및 제2입력 트랜지스터;및
    상기 제1 및 제2입력 트랜지스터와 상기 제1전원 사이에 연결되며, 상기 제2데이터 라인을 통해 수신된 상기 매트 정보에 응답하여 구동되는 제3입력 트랜지스터
    를 포함하는 반도체 메모리 장치의 리던던시 회로.
  15. 제9항에 있어서,
    상기 출력부는,
    상기 노멀 동작시 상기 제3스토리지 노드의 신호에 응답하여 구동되는 제1출력 트랜지스터;및
    상기 노멀 동작시 활성화된 매트 정보에 응답하여 구동되는 제2출력 트랜지스터
    를 포함하는 반도체 메모리 장치의 리던던시 회로.
  16. 제10항에 있어서,
    상기 제1전원은 접지 전원인 반도체 메모리 장치의 리던던시 회로.
  17. 제15항에 있어서,
    상기 제1 및 제2출력 트랜지스터는 상기 출력 라인과 상기 제1전원 사이에 연결되는 반도체 메모리 장치의 리던던시 회로.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR20150001133A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR20150018106A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 리페어 회로를 포함한 반도체 메모리 장치
KR20150041330A (ko) * 2013-10-08 2015-04-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 구동 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573398B1 (en) 2018-09-14 2020-02-25 SK Hynix Inc. Fuse latch of semiconductor device

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