KR20150093080A - 반도체장치 - Google Patents

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KR20150093080A
KR20150093080A KR1020140016889A KR20140016889A KR20150093080A KR 20150093080 A KR20150093080 A KR 20150093080A KR 1020140016889 A KR1020140016889 A KR 1020140016889A KR 20140016889 A KR20140016889 A KR 20140016889A KR 20150093080 A KR20150093080 A KR 20150093080A
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Abstract

반도체장치는 전원전압을 감지하여 생성된 제1 파워업신호에 응답하여 구간신호, 퓨즈클럭, 퓨즈리셋신호 및 퓨즈데이터를 전송하는 퓨즈데이터저장부; 및 상기 퓨즈클럭에 응답하여 퓨즈셋신호를 카운팅하고, 상기 구간신호에 응답하여 상기 퓨즈셋신호 및 상기 퓨즈리셋신호로부터 입력리셋신호 및 입력셋신호를 생성하며, 상기 입력리셋신호 및 상기 입력셋신호에 응답하여 상기 퓨즈데이터를 래치하여 리던던시신호를 생성하는 리던던시신호생성부를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
반도체장치는 내부에 포함된 메모리 셀들 중 적어도 하나에 불량이 있으면 불량품으로 처리 된다. 불량품으로 처리되는 반도체장치의 수는 반도체장치가 고용량화될 수록 증가한다. 따라서, 반도체장치는 내부에 리던던시 셀들을 구비하여 불량이 발생된 메모리 셀들을 리던던시 셀들로 교체하는 리페어 동작을 수행한다. 리페어 동작을 수행하기 위해서는 반도체장치에 불량이 발생된 메모리 셀들의 정보를 내부에 저장해야 한다.
반도체장치는 불량 메모리 셀들의 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
이-퓨즈의 데이터를 인식하기 위해서는 트랜지스터의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, 트랜지스터의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
최근, 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체장치의 내부제어동작에 필요한 정보를 저장하는 방식이 연구되고 있다. 이-퓨즈를 어레이로 구현하는 경우 이-퓨즈의 데이터를 증폭하기 위한 증폭기를 공유할 수 있어 전체 면적을 감소시킬 수 있게 된다.
본 발명은 퓨즈데이터를 이용하여 리페어동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 전원전압을 감지하여 생성된 제1 파워업신호에 응답하여 구간신호, 퓨즈클럭, 퓨즈리셋신호 및 퓨즈데이터를 전송하는 퓨즈데이터저장부; 및 상기 퓨즈클럭에 응답하여 퓨즈셋신호를 카운팅하고, 상기 구간신호에 응답하여 상기 퓨즈셋신호 및 상기 퓨즈리셋신호로부터 입력리셋신호 및 입력셋신호를 생성하며, 상기 입력리셋신호 및 상기 입력셋신호에 응답하여 상기 퓨즈데이터를 래치하여 리던던시신호를 생성하는 리던던시신호생성부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 전원전압으로 구동되는 퓨즈전원을 생성하되, 상기 퓨즈전원은 딥파워다운모드에서는 상기 전원전압보다 기설정된 변동레벨만큼 낮은 레벨로 생성되는 전원생성부; 및 퓨즈클럭에 응답하여 퓨즈셋신호를 카운팅하고, 구간신호에 응답하여 상기 퓨즈셋신호 및 퓨즈리셋신호로부터 입력리셋신호 및 입력셋신호를 생성하며, 상기 입력리셋신호 및 상기 입력셋신호에 응답하여 퓨즈데이터를 래치하여 리던던시신호를 생성하는 리던던시신호생성부를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 딥파워다운모드에서 퓨즈데이터를 안정적으로 래치하고, 불량 메모리셀들의 정보를 래치하는 회로에서 발생하는 누설전류를 절감할 수 있는 효과가 있다.
본 발명에 의하면 딥파워다운모드에서 부트업 동작이 수행되지 않도록 하여 신뢰성을 확보할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 파워업신호생성회로의 일 실시예에 따라 구현된 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 전원생성부의 일 실시예에 따라 구현된 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 리던던시신호생성부의 일 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 4에 도시된 리던던시신호생성부에 포함된 입력신호생성부의 일 실시예에 따른 구성을 도시한 도면이다.
도 6은 도 4에 도시된 리던던시신호생성부에 포함된 퓨즈래치부의 일 실시예에 따른 구성을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체장치는 파워업신호생성회로(1), 퓨즈데이터저장부(2), 전원생성부(3) 및 리던던시신호생성부(4)를 포함한다.
파워업신호생성회로(1)는 전원전압(VDD) 및 딥파워다운모드신호(DPD)에 응답하여 제1 파워업신호(PWRUP1) 및 제2 파워업신호(PWRUP2)를 생성한다. 전원전압(VDD)은 외부에서 공급되는 전원이다. 딥파워다운모드신호(DPD)는 딥파워다운모드에서 로직하이레벨로 생성되는 신호이다. 제1 파워업신호(PWRUP1)는 전원전압(VDD)이 기설정된 레벨까지 상승하는 경우 로직로우레벨에서 로직하이레벨로 레벨천이하는 신호이다. 제2 파워업신호(PWRUP2)는 딥파워다운모드가 아닌 경우 제1 파워업신호(PWRUP1)를 버퍼링하여 생성되고, 딥파워다운모드에서는 로직로우레벨로 생성된다. 제1 파워업신호(PWRUP1) 및 제2 파워업신호(PWRUP2)의 논리레벨은 실시예에 따라 다양하게 설정할 수 있다.
퓨즈데이터저장부(2)는 불량 메모리 셀들의 정보를 퓨즈데이터(FZDATA)로 저장하는 이-퓨즈 어레이(미도시)를 포함한다. 퓨즈데이터저장부(2)는 제1 파워업신호(PWRUP1)가 로직하이레벨에서 로직로우레벨로 천이한 후 기설정된 구간동안 로직하이레벨로 인에이블되는 구간신호(BOOTUPEN)를 생성한다. 퓨즈데이터저장부(2)는 구간신호(BOOTUPEN)가 인에이블되는 구간동안 발생되는 펄스를 포함하는 퓨즈리셋신호(FZRSTB)를 생성하여 출력한다. 퓨즈데이터저장부(2)는 구간신호(BOOTUPEN)가 인에이블되는 구간동안 토글링하는 퓨즈클럭(FZCLK)을 생성하여 출력하고, 내부에 저장된 퓨즈데이터(FZDATA)를 출력한다. 퓨즈데이터저장부(2)는 딥파워다운모드에 진입하는 경우 제2 파워업신호(PWRUP2)에 의해 로직로우레벨을 유지하는 구간신호(BOOTUPEN)를 생성한다.
전원생성부(3)는 전원전압(VDD) 및 딥파워다운모드신호(DPD)에 응답하여 퓨즈전원(VPERIZ)을 구동한다. 전원생성부(3)는 퓨즈전원(VPERIZ)을 전원전압(VDD)으로 구동한다. 전원생성부(3)는 딥파워다운모드에 진입하여 딥파워다운모드신호(DPD)가 로직하이레벨인 구간에서는 퓨즈전원(VPERIZ)을 전원전압(VDD)보다 변동레벨만큼 낮은 레벨로 구동한다.
리던던시신호생성부(4)는 퓨즈전원(VPERIZ)을 공급받아 동작한다. 리던던시신호생성부(4)는 구간신호(BOOTUPEN)가 인에이블되는 구간동안 퓨즈클럭(FZCLK), 퓨즈리셋신호(FZRSTB) 및 퓨즈데이터(FZDATA)에 응답하여 메모리셀을 리던던시셀로 교체할 지 여부를 결정하기 위한 리던던시신호(RDY)를 생성한다.
도 2를 참고하면 파워업신호생성회로(1)는 전원감지부(11) 및 신호합성부(12)를 포함한다. 전원감지부(11)는 전원전압(VDD)의 레벨을 감지하여 제1 파워업신호(PWRUP1)를 생성한다. 제1 파워업신호(PWRUP1)는 전원전압(VDD)이 기설정된 레벨까지 상승하는 경우 로직로우레벨에서 로직하이레벨로 레벨천이하는 신호이다. 신호합성부(12)는 딥파워다운모드신호(DPD)에 응답하여 제1 파워업신호(PWRUP1)를 버퍼링하여 제2 파워업신호(PWRUP2)를 생성한다. 제2 파워업신호(PWRUP2)는 딥파워다운모드가 아닌 경우 제1 파워업신호(PWRUP1)를 버퍼링하여 생성되고, 딥파워다운모드에서는 로직로우레벨로 생성된다.
도 3을 참고하면 전원생성부(3)는 제1 구동소자(31) 및 제2 구동소자(32)를 포함한다. 제1 구동소자(31)는 전원전압(VDD) 단자 및 노드(nd31) 사이에 연결된 PMOS 트랜지스터로 구현될 수 있다. 제2 구동소자(32)는 전원전압(VDD) 단자 및 노드(nd31) 사이에 직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트에 접속된 인버터로 구현될 수 있다. 제1 구동소자(31)는 딥파워다운모드에 진입하지 않은 경우 로직로우레벨로 인가되는 딥파워다운모드신호(DPD)에 응답하여 퓨즈전원(VPERIZ)을 전원전압(VDD)으로 구동한다. 제2 구동소자(32)는 딥파워다운모드에 진입한 경우 로직하이레벨로 인가되는 딥파워다운모드신호(DPD)에 응답하여 퓨즈전원(VPERIZ)을 전원전압(VDD)보다 변동레벨만큼 낮은 레벨로 구동한다. 변동레벨은 제2 구동소자(32)에 포함된 NMOS 트랜지스터의 문턱전압으로 설정된다.
도 4를 참고하면 리던던시신호생성부(4)는 카운터(41), 입력신호생성부(42) 및 퓨즈래치부(43)를 포함한다. 카운터(41)는 퓨즈클럭(FZCLK)에 응답하여 카운트된 퓨즈셋신호(FZSET)를 출력한다. 입력신호생성부(42)는 구간신호(BOOTUPEN)에 응답하여 퓨즈리셋신호(FZRSTB) 및 퓨즈셋신호(FZSET)로부터 입력리셋신호(RSTB_IN) 및 입력셋신호(SET_IN)를 생성한다. 퓨즈래치부(43)는 입력리셋신호(RSTB_IN), 입력셋신호(SET_IN) 및 퓨즈데이터(FZDATA)에 응답하여 리던던시신호(RDY)를 생성한다. 입력신호생성부(42) 및 퓨즈래치부(43)는 퓨즈전원(VPERIZ)을 공급받아 동작한다. 본 실시예에서 설명의 편의상 퓨즈셋신호(FZSET), 퓨즈데이터(FZDATA), 퓨즈리셋신호(FZRSTB) 및 리던던시신호(RDY)가 하나의 신호로 표시되어 있지만 리던던시셀로 교체되는 메모리셀들의 수만큼 별도의 신호로 구현될 수 있다.
도 5를 참고하면 입력신호생성부(42)는 제1 입력신호생성부(421) 및 제2 입력신호생성부(422)를 포함한다. 제1 입력신호생성부(421)는 인버터(IV411) 및 낸드게이트(NAND41)로 구성된다. 제2 입력신호생성부(422)는 낸드게이트(NAND42) 및 인버터(IV412)로 구성된다. 인버터들(IV411, IV412) 및 낸드게이트들(NAND41, NAND42)은 퓨즈전원(VPERIZ) 및 접지전압(VSS)을 공급받아 동작한다. 제1 입력신호생성부(421)는 구간신호(BOOTUPEN)가 로직하이레벨로 인에이블되는 구간에서는 퓨즈리셋신호(FZRSTB)를 버퍼링하여 입력리셋신호(RSTB_IN)를 생성한다. 제1 입력신호생성부(421)는 구간신호(BOOTUPEN)가 로직로우레벨로 디스에이블되는 구간에서는 입력리셋신호(RSTB_IN)를 로직하이레벨로 설정한다. 제2 입력신호생성부(422)는 구간신호(BOOTUPEN)가 로직하이레벨로 인에이블되는 구간에서는 퓨즈셋신호(FZSET)를 버퍼링하여 입력셋신호(SET_IN)를 생성한다. 제2 입력신호생성부(422)는 구간신호(BOOTUPEN)가 로직로우레벨로 디스에이블되는 구간에서는 입력셋신호(SET_IN)를를 로직로우레벨로 설정한다.
도 6을 참고하면 퓨즈래치부(43)는 제어신호구동부(431), 제어신호래치부(432), 내부구동부(433) 및 버퍼부(434)를 포함한다.
제어신호구동부(431)는 PMOS 트랜지스터(P41) 및 NMOS 트랜지스터들(N41, N42)을 포함한다. PMOS 트랜지스터(P41)는 전원전압(VDD)과 노드(nd41) 사이에 연결되어, 입력리셋신호(RSTB_IN)에 응답하여 턴온된다. NMOS 트랜지스터(N41)는 노드(nd41) 및 노드(nd42) 사이에 연결되어 입력셋신호(SET_IN)에 응답하여 턴온된다. NMOS 트랜지스터(N42)는 노드(nd42) 및 접지전압(VSS) 사이에 연결되어 퓨즈데이터(FZDATA)에 응답하여 턴온된다. 제어신호구동부(431)는 입력리셋신호(RSTB_IN)의 로직로우레벨 펄스가 입력되는 경우 노드(nd41)로 출력되는 제어신호(CNT)를 로직하이레벨로 구동한다. 제어신호구동부(431)는 입력셋신호(SET_IN)의 로직하이레벨 펄스가 입력되는 시점에서 로직하이레벨의 퓨즈데이터(FZDATA)가 입력되는 경우 노드(nd41)로 출력되는 제어신호(CNT)를 로직로우레벨로 구동한다. 제어신호래치부(432)는 인버터들(IV41, IV42)로 구성되어 제어신호(CNT)를 래치한다. 인버터들(IV41, IV42)은 퓨즈전원(VPERIZ) 및 접지전압(VSS)을 공급받아 동작한다. 버퍼(4321)는 노드(nd44) 및 노드(nd45) 사이에 접속된다.
내부구동부(433)는 PMOS 트랜지스터(P42) 및 NMOS 트랜지스터들(N43, N44)을 포함한다. PMOS 트랜지스터(P42)는 전원전압(VDD)과 노드(nd43) 사이에 연결되어, 초기화신호(WRSTB)에 응답하여 턴온된다. NMOS 트랜지스터(N43)는 노드(nd43) 및 노드(nd44) 사이에 연결되어 제어신호(CNT)에 응답하여 턴온된다. NMOS 트랜지스터(N44)는 노드(nd44) 및 접지전압(VSS) 사이에 연결되어 어드레스(ADD)에 응답하여 턴온된다. 내부구동부(433)는 초기화신호(WRSTB)의 로직로우레벨 펄스가 입력되는 경우 노드(nd43)의 신호를 로직하이레벨로 구동한다. 내부구동부(433)는 로직하이레벨의 어드레스(ADD)가 입력되는 동안 제어신호(CNT)가 로직하이레벨인 경우 노드(nd43)의 신호를 로직로우레벨로 구동한다. 버퍼부(434)는 노드(nd43)의 신호를 래치하고, 버퍼링하여 리던던시신호(RDY)를 생성한다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 7을 참고하여 살펴보면 다음과 같다.
T11 시점 이전 구간에서 전원전압(VDD)이 기설정된 레벨에 도달하는 경우 파워업신호(PWRUP1)는 로직로우레벨에서 로직하이레벨로 천이한다. 퓨즈전원(VPERIZ)은 전원전압(VDD)으로 구동된다.
T11~T14 구간동안 구간신호(BOOTUPEN)는 로직하이레벨로 인에이블되고, 구간신호(BOOTUPEN)가 인에이블된 구간동안 퓨즈리셋신호(FZRSTB) 및 퓨즈클럭(FZCLK)에 응답하여 카운팅되는 퓨즈셋신호(FZSET)의 펄스는 순차적으로 발생한다. 즉, T12 시점에서 로직로우레벨을 갖는 퓨즈리셋신호(FZRSTB)의 펄스가 발생하고, T13 시점에서 로직하이레벨을 갖는 퓨즈셋신호(FZSET)의 펄스가 발생한다.
T15~T16 구간동안 딥파워다운모드에 진입하여 딥파워다운모드신호(DPD)가 로직하이레벨로 인에이블된 구간에서는 퓨즈전원(VPERIZ)이 전원전압(VDD)보다 MOS 트랜지스터의 문턱전압(Vth)만큼 낮은 전압으로 구동된다. 딥파워다운모드에 진입하더라도 제어신호(CNT)를 래치하는 제어신호래치부(432) 퓨즈전원(VPERIZ)이 지속적으로 공급되므로, 래치된 데이터가 손실되는 것을 방지할 수 있다. 딥파워다운모드에 진입한 구간에서는 제2 파워업신호(PWRUP2)가 로직로우레벨로 생성되어 구간신호(BOOTUPEN)가 로직로우레벨을 유지하도록 제어함으로써, 딥파워다운모드에서 부트업 동작이 수행되지 않도록 한다. 구간신호(BOOTUPEN)가 로직로우레벨인 구간에서는 입력리셋신호(RSTB_IN)가 로직하이레벨로 설정되고, 입력셋신호(SET_IN)가 로직로우레벨로 설정되므로, 퓨즈래치부(43)에 전류경로가 발생하는 것을 방지하여 누설전류를 차단한다.
1: 파워업신호생성회로 2: 퓨즈데이터저장부
3: 전원생성부 4: 리던던시신호생성부
11: 전원감지부 12: 신호합성부
31: 제1 구동소자 32: 제2 구동소자
41: 카운터 42: 입력신호생성부
43: 퓨즈래치부 421: 제1 입력신호생성부
422: 제2 입력신호생성부 431: 제어신호구동부
432: 제어신호래치부 433: 내부구동부
434: 버퍼부

Claims (20)

  1. 전원전압을 감지하여 생성된 제1 파워업신호에 응답하여 구간신호, 퓨즈클럭, 퓨즈리셋신호 및 퓨즈데이터를 전송하는 퓨즈데이터저장부; 및
    상기 퓨즈클럭에 응답하여 퓨즈셋신호를 카운팅하고, 상기 구간신호에 응답하여 상기 퓨즈셋신호 및 상기 퓨즈리셋신호로부터 입력리셋신호 및 입력셋신호를 생성하며, 상기 입력리셋신호 및 상기 입력셋신호에 응답하여 상기 퓨즈데이터를 래치하여 리던던시신호를 생성하는 리던던시신호생성부를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 파워업신호는 상기 전원전압이 기설정된 레벨에 도달하는 경우 레벨 천이하는 반도체장치.
  3. 제 1 항에 있어서, 상기 퓨즈데이터저장부는 상기 퓨즈데이터를 저장하는 퓨즈어레이를 포함하는 반도체장치.
  4. 제 1 항에 있어서, 상기 퓨즈리셋신호 및 상기 퓨즈셋신호 각각은 상기 구간신호가 인에이블된 구간동안 순차적으로 발생하는 펄스를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 입력리셋신호 및 상기 입력셋신호는 상기 구간신호가 인에이블되는 구간동안 상기 퓨즈리셋신호 및 상기 퓨즈셋신호를 버퍼링하여 생성하는 반도체장치.
  6. 제 5 항에 있어서, 상기 입력리셋신호 및 상기 입력셋신호는 상기 구간신호가 디스에이블되는 구간동안 기설정된 레벨로 설정되는 반도체장치.
  7. 제 6 항에 있어서, 상기 구간신호는 상기 딥파워다운모드동안 디스에이블 상태를 유지하도록 설정되는 반도체장치.
  8. 제 1 항에 있어서, 상기 리던던시신호생성부는 상기 입력셋신호의 펄스가 발생되는 시점에서 상기 퓨즈데이터의 레벨에 따라 어드레스에 의해 엑세스되는 메모리셀을 리던던시셀로 교체할지 여부를 결정하는 상기 리던던시신호를 생성하는 퓨즈래치부를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 퓨즈래치부는 상기 전원전압으로 구동되는 상기 퓨즈전원을 공급받아 동작하되, 상기 퓨즈전원은 상기 딥파워다운모드에서는 전원전압보다 기설정된 변동레벨만큼 낮은 레벨로 설정되는 반도체장치.
  10. 제 9 항에 있어서, 상기 변동레벨은 MOS 트랜지스터의 문턱전압으로 설정되는 반도체장치.
  11. 제 10 항에 있어서, 상기 퓨즈래치부는
    상기 입력리셋신호, 상기 입력셋신호 및 상기 퓨즈데이터에 응답하여 제어신호를 구동하는 제어신호구동부;
    상기 퓨즈전원을 공급받아 상기 제어신호를 래치하는 제어신호래치부;
    상기 제어신호, 상기 어드레스 및 초기화신호에 응답하여 내부노드를 구동하는 내부구동부; 및
    상기 내부노드의 신호를 버퍼링하여 상기 리던던시신호를 생성하는 버퍼부를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 제어신호구동부는 상기 입력리셋신호의 펄스가 입력되는 경우 상기 제어신호를 제1 레벨로 구동하고, 상기 입력셋신호의 펄스가 입력되는 상태에서 상기 퓨즈데이터가 입력되는 경우 상기 제어신호를 제2 레벨로 구동하는 반도체장치.
  13. 제 11 항에 있어서, 상기 내부구동부는 상기 초기화신호에 응답하여 상기 내부노드를 제1 레벨로 구동한 후 상기 어드레스가 입력된 상태에서 상기 제어신호의 레벨에 따라 상기 내부노드를 제2 레벨로 구동할 지 여부를 결정하는 반도체장치.
  14. 전원전압으로 구동되는 퓨즈전원을 생성하되, 상기 퓨즈전원은 딥파워다운모드에서는 상기 전원전압보다 기설정된 변동레벨만큼 낮은 레벨로 생성되는 전원생성부; 및
    퓨즈클럭에 응답하여 퓨즈셋신호를 카운팅하고, 구간신호에 응답하여 상기 퓨즈셋신호 및 퓨즈리셋신호로부터 입력리셋신호 및 입력셋신호를 생성하며, 상기 입력리셋신호 및 상기 입력셋신호에 응답하여 퓨즈데이터를 래치하여 리던던시신호를 생성하는 리던던시신호생성부를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 변동레벨은 MOS 트랜지스터의 문턱전압으로 설정되는 반도체장치.
  16. 제 14 항에 있어서, 상기 입력리셋신호 및 상기 입력셋신호는 상기 구간신호가 인에이블되는 구간동안 상기 퓨즈리셋신호 및 상기 퓨즈셋신호를 버퍼링하여 생성하는 반도체장치.
  17. 제 16 항에 있어서, 상기 입력리셋신호 및 상기 입력셋신호는 상기 구간신호가 디스에이블되는 구간동안 기설정된 레벨로 설정되는 반도체장치.
  18. 제 17 항에 있어서, 상기 구간신호는 딥파워다운구간동안 디스에이블 상태를 유지하도록 설정되는 반도체장치.
  19. 제 14 항에 있어서, 상기 리던던시신호생성부는 상기 입력셋신호의 펄스가 발생되는 시점에서 상기 퓨즈데이터의 레벨에 따라 어드레스에 의해 엑세스되는 메모리셀을 리던던시셀로 교체할지 여부를 결정하는 리던던시신호를 생성하는 퓨즈래치부를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 퓨즈래치부는
    상기 입력리셋신호, 상기 입력셋신호 및 상기 퓨즈데이터에 응답하여 제어신호를 구동하는 제어신호구동부;
    상기 퓨즈전원을 공급받아 상기 제어신호를 래치하는 제어신호래치부;
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    상기 내부노드의 신호를 버퍼링하여 상기 리던던시신호를 생성하는 버퍼부를 포함하는 반도체장치.
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