JP6467078B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 信頼性の高いパワーオンシーケンスを行うことができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリのコントローラは、外部から電源が投入されたとき、クロック信号に同期してＲＯＭに格納されたコードを読み出すことによりパワーオンシーケンスを実行する。また、パワーオンシーケンス中に電源電圧が閾値以下に降下したことを検出すると、クロック信号を非活性化してパワーオンシーケンスを停止し、電源電圧が閾値を越えたことを検出すると、クロック信号を活性化させてパワーオンシーケンスを再開する。【選択図】 図５

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、電源投入時のパワーオンシーケンスに関する。
ＮＡＮＤ型フラッシュメモリ等では、読出し、プログラム、消去等のための電圧の設定やユーザーオプション等に関する情報をメモリセルアレイ内のフューズセルに格納している。フューズセルは、通常、ユーザーによってアクセスすることができない記憶領域に設けられている。電源投入時、フラッシュメモリは、パワーオンシーケンスとして、フューズセルに格納された設定情報を読み出し、これをコンフィギュレーションレジスタ等にロードし、パワーオンシーケンス後、コントローラは、コンフィギュレーションレジスタに保持された設定情報に基づき動作を制御する。
例えば、特許文献１の不揮発性メモリは、プリチェック用フューズセルから読み出したデータがプリチェック用データに一致するか否か判定し、メインフューズセルから読み出したコンフィギュレーション情報を不揮発性メモリ領域に格納し、ポストチェック用フューズセルから読み出したデータがポストチェック用データに一致するか否か判定し、プリチェックおよびポストチェックが一致する場合には、コンフィギュレーション情報の読出しを終了する、パワーオン動作を開示している。
米国特許第７，４３３，２４７号公報
電源投入時、パワーオンシーケンスを開始する電圧レベルは、通常時の動作保証電圧よりも幾分低い電圧に設定される。これは、電源投入時の電源電圧の上昇が極めて緩やかな場合、チップによる電源検出の下限電圧値付近で、パワーオンシーケンスを動作させる必要があり、また、パワーオン電圧レベルを動作保証電圧レベルまで高くすると、パワーオンシーケンスに要する時間が長くなったり、電源投入時の電圧レベルの変動により、パワーオン検出とリセットとが繰り返されるのを回避するためである。
上記したように、フラッシュメモリ等では、パワーオンシーケンスを実行するとき、フューズセルの読出しを行うが、このフューズセル読出しは、通常のメモリセルアレイからの読出しと同様に、ＣＰＵ（中央処理装置）がＲＯＭに格納された命令等のコードを読み出すことによって制御される。つまり、フューズセル読出しが行われるとき、ＲＯＭからコードを読み出すためにクロック信号が使用され、読出し用の電圧を生成するためにチャージポンプが起動され、また、読出し動作においてビット線がプリチャージされる。これらの動作によってノイズやピーク電流が生じ、それ故、Ｖｃｃ電源電圧が一時的または突然に降下することがある。
Ｖｃｃ電源電圧が降下し、その状態でＲＯＭコードの読出しを行うと、センス回路の動作マージンが不十分であり、あるいはクロック信号が不安定となり、ＲＯＭから正しいコードを読み出すことができなくなるおそれがある。図１は、そのような例を示しており、時刻Ｔ１〜Ｔ２の期間、Ｖｃｃ電源電圧は一定以上であり、ＣＰＵは、例えばクロック信号の立ち上がりエッジに応答してＲＯＭからコードを読出し、フューズセルの読出しを制御しているが、時刻Ｔ２〜Ｔ３の期間、Ｖｃｃ電源電圧が降下すると、フューズセルの読出しが不安定な動作となる。つまり、ＲＯＭからコードを正しく読み出せず、意図しない動作を生じさせ、あるいはＲＯＭの読出しを途中でスタックさせてしまう。特に、低電圧（例えば、Ｖｃｃが１．８Ｖ）で動作するメモリは、動作マージンが小さいため、Ｖｃｃ電源電圧の降下の問題は顕著である。このように、パワーオンシーケンス中にＶｃｃ電源電圧が降下してしまうと、信頼できるパワーオンシーケンスを保証することは難しく、パワーオンシーケンスの失敗や、パワーオンシーケンスの異常を招いてしまう。
本発明は、このような従来の課題を解決するものであり、従来よりも信頼性の高いパワーオンシーケンスを行うことができる半導体記憶装置を提供することを目的とする。
本発明に係る動作方法は、メモリセルアレイに関する動作を制御するためのコントローラを含む半導体記憶装置のものであって、前記コントローラは、外部から電源が投入されたとき、クロック信号に同期してＲＯＭに格納されたコードを読み出すことによりパワーオンシーケンスを実行し、前記パワーオンシーケンス中に前記電源電圧が閾値以下に降下したとき、前記クロック信号を非活性化して前記パワーオンシーケンスを停止し、前記電源電圧が閾値を越えたとき、前記クロック信号を活性化させて前記パワーオンシーケンスを再開する。
ある実施態様では、前記コントローラは、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作を最初から再開する。ある実施態様では、前記コントローラは、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作とは異なる動作を再開する。ある実施態様では、前記コントローラは、ＲＯＭのアドレスを指定するプログラムカウンタを含み、前記コントローラは、前記プログラムカウンタにセットされたアドレスに従い、パワーオンシーケンスを再開する。ある実施態様では、前記コントローラは、動作を停止したときのプログラムカウンタのアドレスを変更する。ある実施態様では、前記パワーオンシーケンスは、前記メモリセルアレイの予め決められた領域から設定情報を読み出すことを含む。
本発明に係る半導体記憶装置は、メモリセルアレイと、メモリセルアレイに関する動作を制御するためのコントローラと、外部端子とを有し、前記コントローラは、前記外部端子に電源電圧が投入されたとき、クロック信号に同期してＲＯＭに格納されたコードを読み出すことによりパワーオンシーケンスを実行する実行手段と、前記電源電圧の電圧レベルを検出する検出手段と、前記検出手段の検出結果に基づき前記実行手段を制御する制御手段とを含み、前記制御手段は、前記電圧レベルが閾値以下の期間、前記クロック信号を非活性化にしてパワーオンシーケンスを停止させる。
ある実施態様では、前記制御手段は、前記電圧レベルが閾値を越えたとき、前記クロック信号を活性化させ、パワーオンシーケンスを再開させる。ある実施態様では、前記制御手段は、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作を最初から再開させる。ある実施態様では、前記制御手段は、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作とは異なる動作を再開させる。ある実施態様では、前記制御手段は、ＲＯＭのアドレスを指定するプログラムカウンタを含み、前記制御手段は、停止した動作を再開することが適当か否かを判定し、不適当と判定した場合には、動作を停止したときのプログラムカウンタのアドレスを変更する。ある実施態様では、前記制御手段は、前記電圧レベルが閾値以下になった回数が一定数に該当するとき、停止した動作を再開することが不適当であると判定する。
本発明によれば、電源電圧が閾値以下に降下したとき、パワーオンシーケンスを停止し、電源電圧が閾値を越えたとき、パワーオンシーケンスを再開するようにしたので、パワーオンシーケンスの信頼性を高めることができ、不安定な動作あるいは間違った動作が誘発されるのを防止することができる。
従来のパワーオンシーケンス時のＲＯＭコードの読出し動作のタイミングチャートである。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 メモリセルアレイのＮＡＮＤストリングユニットの構成を示す図である。 本発明の実施例に係るコントローラの内部構成例を示す図である。 本発明の第１の実施例におけるパワーオンシーケンス時のＲＯＭコードを読出す動作のタイミングチャートである。 本発明の第２の実施例におけるパワーオンシーケンスを説明するフローチャートである。 本発明の第３の実施例におけるパワーオンシーケンスを説明するフローチャートである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
本発明の実施例に係るフラッシュメモリの要部の内部構成を図２に示す。但し、ここに示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。
本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０と、外部端子から供給される電源電圧Ｖｃｃを監視し、電源電圧Ｖｃｃの電圧レベルを検出する電圧検出部１９０と、クロック信号を発生するクロック発生回路２００とを含んで構成される。
メモリアレイ１１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットが複数形成される。また、メモリセルアレイ１１０には、フラッシュメモリの動作のための電圧の設定やユーザーのオプションの設定などに関する設定情報を格納するフューズセルが含まれている。フューズセルは、ユーザーによってアクセスすることができない領域である。
図３に、ＮＡＮＤストリングユニットＮＵを示す。ＮＡＮＤストリングユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、メモリセルMC31のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含み、ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘに基づき選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動し、かつワード線WL0〜WL31を選択的に駆動する。
読出し動作では、ビット線に正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２５Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
電圧検出部１９０は、フラッシュメモリ１００の外部端子に供給されるＶｃｃ電源電圧の電圧レベルを監視し、電圧レベルがパワーオン電圧レベルに到達したとき、パワーオン検出信号ＤＰＷＲをコントローラ１４０へ出力する。コントローラ１４０は、パワーオン検出信号ＤＰＷＲに基づきパワーオンモードであると判定し、パワーオンシーケンスを実行する。
さらに電圧検出部１９０は、パワーオン電圧レベルに到達した後に、Ｖｃｃ電源電圧がノイズや電力消費の影響により一時的に閾値以下に降下したことを検出し、かつＶｃｃ電源電圧が閾値以上に回復したことを検出し、その検出結果を表す電圧降下検出信号ＤＤＲＰをコントローラ１４０へ出力する。電圧検出部１９０は、例えば、電圧レベルが閾値以下であるとき、Ｈレベルの電圧降下信号ＤＤＲＰを出力し、電圧レベルが閾値を超えるとき、Ｌレベルの電圧降下信号ＤＤＲＰを出力する。閾値は、Ｖｃｃ電源電圧あるいはターゲット電圧よりも低く、かつ、パワーオンシーケンスを維持することができる電圧（パワーオン電圧レベルまたはパワーダウン電圧レベル）よりも高い範囲内に設定される。
コントローラ１４０は、図４に示すように、ＣＰＵ１４２やＲＯＭ１４４などを含み、クロック信号ＣＬＫに同期した動作を行う。ＲＯＭ１４４には、パワーオンシーケンス、読出し動作、プログラム動作、消去動作等を制御するためプログラムが格納されている。ＣＰＵ１４２は、プログラムカウンタＰＣにセットされるアドレスに従いＲＯＭ１４４から命令コードを読出し、読み出した命令コードをデコードし、デコードした命令に基づきワード選択回路１５０、ページバッファ／センス回路１６０、内部電圧発生回路１８０等の動作を制御する。一連の動作を実行するとき、プログラムカウンタにセットされるアドレスは、例えば、クロック信号の立ち上がりエッジに同期してインクリメントまたはデクリメントされる。また、コントローラ１４０は、必要に応じてプログラムカウンタのアドレスをブランチさせることができる。
コントローラ１４０は、電圧検出部１９０からパワーオン検出信号ＤＰＷＲを受け取ると、パワーオン動作モードに移行し、パワーオンシーケンスを実行する。パワーオンシーケンスの１つに、メモリセルアレイ１１０のフューズセル読出しが含まれる。コントローラ１４０は、フューズセルから読み出した電圧設定情報や仕様情報をコンフィギュレーションレジスタ等にロードする。また、コントローラ１４０は、パワーオンシーケンスの実行中、電圧検出部１９０から電圧降下信号ＤＤＲＰを受け取り、電圧降下信号ＤＤＲＰに表される内容を低電圧フラグ１４６にセットする。
クロック発生回路２００は、クロック信号ＣＬＫをコントローラ１４０へ提供する。クロック発生回路２００は、オンチップでクロック信号を生成するものであってもよいし、外部から供給される外部クロック信号に基づき内部クロック信号を生成するものであってもよい。コントローラ１４０は、クロック制御回路１４８を含み、クロック制御回路１４８は、クロック発生回路２００からのクロック信号ＣＬＫを受け取り、クロックイネーブル信号ＣＬＫＥ、／ＣＬＫＥに応じてクロック信号ＣＬＫをＣＰＵ１４２へ出力する。１つの実施態様では、クロック制御回路１４８は、クロック発生回路２００からのクロック信号ＣＬＫと、低電圧フラグ１４６が保持する論理を反転したクロックイネーブル信号とを入力し、その論理積を出力するＡＮＤゲートを含む。低電圧フラグ１４６がＨレベルのとき、すなわち、Ｖｃｃ電源電圧が閾値以下に降下したとき、ＡＮＤゲートはクロック信号を非活性化したＬレベルの信号をＣＰＵ１４２に出力する。他方、低電圧フラグ１４６がＬレベルのとき、すなわち、電源電圧Ｖｃｃが閾値を超えるとき、ＡＮＤゲートは、クロック信号ＣＬＫを活性化し、これをＣＰＵ１４２に出力する。
次に、本実施例のパワーオンシーケンスについて図５のタイミングチャートを参照して説明する。図の例は、電源投入後のパワーオンシーケンス中、時刻Ｔ２〜Ｔ３の期間にＶｃｃ電源電圧が降下したことを示している。時刻Ｔ１〜Ｔ２では、Ｖｃｃ電源電圧は、閾値より高く、電圧検出部１９０から出力される電圧降下信号ＤＤＲＰはＬレベルであり、コントローラ１４０は、低電圧フラグ１４６にＬレベルをセットする。クロック制御回路１４８は、低電圧フラグ１４６からのクロックイネーブル信号／ＣＬＫＥに応答して、クロック信号ＣＬＫを活性化し、ＣＰＵ１４２にクロック信号ＣＬＫが供給される。ＣＰＵ１４２は、例えば、クロック信号ＣＬＫの立ち上がりエッジに同期して動作し、すなわち、ＣＰＵ１４２は、プログラムカウンタＰＣのアドレスに従いＲＯＭ１４４からコードを読出し、読み出したコードをデコードし、動作を制御する。プログラムカウンタＰＣは、次のクロック信号に同期してインクリメントされ、ＣＰＵ１４２は、ＲＯＭ１４４から次のコードを読み出し、動作を制御する。
時刻Ｔ２で、Ｖｃｃ電源電圧が閾値以下に降下すると、電圧検出部１９０から出力される電圧降下信号ＤＤＲＰがＨレベルに遷移する。これに応答して、コントローラ１４０は、低電圧フラグ１４６にＨレベルをセットし、クロック制御回路１４８は、クロックイネーブル信号ＣＬＫＥに応答してクロック信号ＣＬＫを非活性化し、Ｌレベルを出力する。これにより、ＣＰＵ１４２にはクロック信号ＣＬＫが提供されず、ＣＰＵ１４２の動作が事実上、停止する。
時刻Ｔ３で、Ｖｃｃ電源電圧が閾値を超える電圧まで回復すると、電圧検出部１９０から出力される電圧降下信号ＤＤＲＰがＬレベルに遷移する。これに応答して、コントローラ１４０は低電圧フラグ１４６にＬレベルをセットし、クロック制御回路１４８は、クロックイネーブル信号／ＣＬＫＥに応答してクロック信号ＣＬＫを活性化させ、ＣＰＵ１４２にクロック信号ＣＬＫが提供される。ＣＰＵ１４２は、クロック信号ＣＬＫが供給されると、プログラムカウンタＰＣに保持されていたアドレスに従いＲＯＭ１４４からコードを読出し、動作を再開する。
このように本実施例によれば、パワーオンシーケンス中に、Ｖｃｃ電源電圧の降下が検出された場合に、クロック信号ＣＬＫを非活性化させ、ＣＰＵによるＲＯＭコードの読出しを停止させ、Ｖｃｃ電源電圧の回復が検出された場合に、クロック信号ＣＬＫを活性化させ、ＣＰＵによるＲＯＭコードの読出しを再開させるようにしたので、パワーオンシーケンスにおけるフューズセル読出し動作を安定化させることができ、パワーオンシーケンスの失敗の確率を低減させることができる。また、Ｖｃｃ電源電圧の降下時に、クロック信号を非活性化させ、ＣＰＵの動作をサスペンドするので、パワーオンシーケンスの平均的な全体の消費電力を減少させることができる。
次に、本発明の第２の実施例について説明する。Ｖｃｃ電源電圧が降下したとき、ＣＰＵ１４２の動作が停止されるが、動作によっては、その動作をそのまま再開させることが望ましくない場合がある。フューズセル読出しは、通常動作時のメモリセルアレイの読出しと同様に、ビット線プリチャージの動作を含み、ビット線プリチャージの期間は、クロック信号ＣＬＫのクロック数により管理される。ビット線プリチャージの動作中に、ＣＰＵの動作を停止させ、その後、動作が再開されると、ビット線をプリチャージする時間が通常よりも長くなる可能性がある。つまり、ＣＰＵ１４２が停止する直前のコードの実行によりビット線がプリチャージされ、クロック数がカウントされ、その途中でプリチャージ動作が停止され、動作再開時に同じコードが実行されると、プリチャージされた状態にあるビット線が再びプリチャージされ、クロック数のカウントが開始されることになる。このような事態を回避するため、第２の実施例では、停止したときの動作を再開させることが妥当でない場合には、プログラムカウンタを分岐させ、動作停止の影響がない動作から開始させる。例えば、ビット線のプリチャージ動作中に停止した場合には、ビット線のプリチャージ期間が長くならないように、例えば、ビット線プリチャージよりも前の動作から再開されるようにプログラムカウンタのアドレスが変更される。どの動作から開始されるかは、予め設定しておくようにしてもよい。
図６に、第２の実施例の動作を説明するフローチャートを示す。フラッシュメモリ１００に電源が投入され、電圧検出部１９０によってパワーオン電圧レベルが検出されると、コントローラ１４０は、パワーオン検出信号ＤＰＷＲに基づきパワーオンシーケンスを実行する（Ｓ１００）。その後、Ｖｃｃ電源電圧が降下すると（Ｓ１１０）、クロック信号が非活性化され、ＣＰＵ１４２によるパワーオンシーケンスの実行が中断される（Ｓ１２０）。再び、Ｖｃｃ電源電圧が回復すると、コントローラ１４０は、停止した動作から動作を再開させるのが不適当かを判定する（Ｓ１４０）。具体的には、コントローラ１４０は、停止したときのプログラムカウンタＰＣのアドレスが、予め決められたアドレスに該当するか否か判定し、一致する場合には、停止した動作から動作を再開させるのは不適当と判定する。この場合、コントローラ１４０は、プログラムカウンタＰＣのアドレスを、当該動作が不適当とならないアドレスにブランチさせる。上記の例であれば、例えば、ビット線のプリチャージよりも前の動作を実行するようにアドレスに変更する（Ｓ１５０）。例えば、ルックアップテーブルに、停止したときのアドレスと、分岐させるアドレスとの関係を予め設定しておき、コントローラ１４０は、ルックアップテーブルを参照してプログラムカウンタのアドレスを変更する。停止したときの動作を再開することが適当であると判定した場合には（Ｓ１４０）、プログラムカウンタのアドレスはそのまま変更されない（Ｓ１６０）。
このように本実施例によれば、ＣＰＵの動作を停止し、その後、再開させるときに、停止時の動作と再開時の動作との間に生じ得る不整合性を抑制することができる。
次に、本発明の第３の実施例について説明する。パワーオンシーケンス中に、Ｖｃｃ電源電圧が何度も降下する場合には、パワーオンシーケンスが失敗する可能性が高く、また、電力も無駄に消費される。このため、第３の実施例では、電圧降下の回数が一定数に到達した場合には、電力消費やノイズが少ないセーフティ動作から再開させる。
図７に、第３の実施例の動作を説明するフローチャートを示す。ステップＳ１００〜Ｓ１３０までは、第２の実施例のときと同様である。コントローラ１４０は、Ｖｃｃ電源電圧が閾値以下となった降下した回数を保持し、あるいは閾値を超え回復した回数を保持し、動作を再開させるとき、ｎ回目（ｎは、１以上の整数）の電圧降下であるか否か判定する（Ｓ２００）。コントローラ１４０は、ｎ回目の電圧降下である場合には、電力消費が少ないセーフティ動作から再開させるようにプログラムカウンタのアドレスを変更する（Ｓ２１０）。他方、ｎ回目の電圧降下でなければ、停止した動作から動作を再開させるようにプログラムカウンタのアドレスは変更しない（Ｓ２２０）。
このように本実施例によれば、電圧降下の回数が一定数に到達した場合には、電力消費が少ないセーフティ動作から再開させるようにすることで、パワーオンシーケンスを終了するまでの時間を短縮させ、無駄な消費電力を抑制することができる。
上記実施例では、ＮＡＮＤ型のフラッシュメモリを例示したが、本発明は、パワーオンシーケンスをＣＰＵにより実行するような他の半導体メモリにも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：内部電圧発生回路 １９０：電圧検出部
２００：クロック発生回路

Claims (12)

  1. メモリセルアレイに関する動作を制御するためのコントローラを含む半導体記憶装置の動作方法であって、
    前記コントローラは、
    外部から電源が投入されたとき、クロック信号に同期してＲＯＭに格納されたコードを読み出すことによりパワーオンシーケンスを実行し、
    前記パワーオンシーケンス中に前記電源電圧が閾値以下に降下したとき、前記クロック信号を非活性化して前記パワーオンシーケンスを停止し、
    前記電源電圧が閾値を越えたとき、前記クロック信号を活性化させて前記パワーオンシーケンスを再開する、動作方法。
  2. 前記コントローラは、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作を最初から再開する、請求項１に記載の動作方法。
  3. 前記コントローラは、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作とは異なる動作を再開する、請求項１に記載の動作方法。
  4. 前記コントローラは、ＲＯＭのアドレスを指定するプログラムカウンタを含み、前記コントローラは、前記プログラムカウンタにセットされたアドレスに従い、パワーオンシーケンスを再開する、請求項１ないし３いずれか１つに記載の動作方法。
  5. 前記コントローラは、動作を停止したときのプログラムカウンタのアドレスを変更する、請求項２、３に記載の動作方法。
  6. 前記パワーオンシーケンスは、前記メモリセルアレイの予め決められた領域から設定情報を読み出すことを含む、請求項１ないし５いずれか１つに記載の動作方法。
  7. メモリセルアレイと、
    メモリセルアレイに関する動作を制御するためのコントローラと、
    外部端子とを有し、
    前記コントローラは、
    前記外部端子に電源電圧が投入されたとき、クロック信号に同期してＲＯＭに格納されたコードを読み出すことによりパワーオンシーケンスを実行する実行手段と、
    前記電源電圧の電圧レベルを検出する検出手段と、
    前記検出手段の検出結果に基づき前記実行手段を制御する制御手段とを含み、
    前記制御手段は、前記電圧レベルが閾値以下の期間、前記クロック信号を非活性化にしてパワーオンシーケンスを停止させる、半導体記憶装置。
  8. 前記制御手段は、前記電圧レベルが閾値を越えたとき、前記クロック信号を活性化させ、パワーオンシーケンスを再開させる、請求項７に記載の半導体記憶装置。
  9. 前記制御手段は、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作を最初から再開させる、請求項７に記載の半導体記憶装置。
  10. 前記制御手段は、前記パワーオンシーケンスを再開するとき、前記パワーオンシーケンスを停止したときの動作が予め決められた動作に該当する場合には、当該停止した動作とは異なる動作を再開させる、請求項７に記載の半導体記憶装置。
  11. 前記制御手段は、ＲＯＭのアドレスを指定するプログラムカウンタを含み、前記制御手段は、停止した動作を再開することが適当か否かを判定し、不適当と判定した場合には、動作を停止したときのプログラムカウンタのアドレスを変更する、請求項７ないし１０いずれか１つに記載の半導体記憶装置。
  12. 前記制御手段は、前記電圧レベルが閾値以下になった回数が一定数に該当するとき、停止した動作を再開することが不適当であると判定する、請求項１１に記載の半導体記憶装置。
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