TW201426760A - 操作電路控制裝置、半導體記憶體裝置及其操作方法 - Google Patents

Abstract

本發明揭示了一種半導體記憶體裝置，其在由於外部電壓小於參考電壓而輸出偵測信號時，藉由控制預備/忙碌襯墊而保持於忙碌狀態；藉由防止泵時脈之產生來防止藉由泵電路產生操作電壓；及藉由防止微時脈之產生而重設微控制器。因此，當外部電壓小於參考電壓時，可經由一系列操作防止半導體記憶體裝置發生故障。

Description

操作電路控制裝置、半導體記憶體裝置及其操作方法 相關申請案之交叉參考

本申請案主張2012年12月20日向韓國智慧財產局申請之韓國專利申請案第10-2012-0149098號之優先權，其全部內容以引用之方式併入本文中。

本發明之各種實施例總體而言係關於操作電路控制裝置、半導體記憶體裝置及操作半導體記憶體裝置之方法。

半導體記憶體裝置典型地分成揮發性記憶體裝置或非揮發性記憶體裝置。

揮發性記憶體裝置被認為以高寫入及讀取速率來操作，但其在斷電時不能保留儲存之資料。非揮發性記憶體裝置以相對較低之寫入及讀取速率來操作，但無論通電/斷電條件如何其都可保留儲存之資料。非揮發性記憶體之實例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可抹除可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)及鐵電RAM(FRAM)。快閃記憶體分成NOR(反或)型或NAND(反及) 型。

快閃記憶體具有RAM及ROM二者之優點。例如，與RAM相似，快閃記憶體可自由地程式化及抹除。與ROM相似，快閃記憶體即使在不被供電之情況下亦可保留儲存之資料。快閃記憶體已廣泛地用作諸如行動電話、數位相機、個人數位助理(PDA)及MP3播放器之攜帶型電子裝置中之儲存媒體。

施加至半導體記憶體裝置之電壓之突然下降可能由於各種原因而在不可預測之時間發生，此可導致半導體記憶體裝置中之問題。

各種實施例係關於一種半導體記憶體裝置及其操作方法，該半導體記憶體裝置在施加至半導體記憶體裝置之電壓突然下降時藉由依序執行操作終止程序來防止故障。

根據本發明之實施例之操作電路控制裝置包括：偵測電路，該偵測電路經組態以將外部電壓與參考電壓進行比較，且當外部電壓小於參考電壓時啟動偵測信號；控制邏輯，該控制邏輯經組態以回應於偵測信號而將操作電路保持於忙碌狀態；控制信號產生電路，該控制信號產生電路經組態以回應於偵測信號而產生第一控制信號及第二控制信號；泵時脈產生電路，該泵時脈產生電路經組態以產生泵時脈，該泵時脈待輸入至泵電路以產生操作電路之操作電壓，其中，該泵時脈產生電路經組態以回應於第一控制信號而被停用；微時脈產生電路，該微時脈產生電路經組態以產生微時脈，其中，該微時脈產生電路經組態以回應於第一控制信號而被停用；及微控制器，該微控制器經組態以回應於微時脈而控制操作電路，其中，該微控制器經組態以當該微時脈產生電路被停用時回應於第二控制信號而被重設。

根據本發明之實施例之半導體記憶體裝置包括：記憶體陣列，該記憶體陣列包括與字線耦接之記憶體單元；操作電路，該操作電路 經組態以對記憶體單元執行操作；及控制電路，該控制電路經組態以將外部電壓與參考電壓進行比較，且當外部電壓小於參考電壓時控制操作電路以終止操作。

根據本發明之實施例之操作半導體記憶體裝置的方法包括以下步驟：當外部電壓小於第一臨限值時啟動偵測信號；回應於偵測信號將當前狀態保持於忙碌狀態；回應於偵測信號而停用待輸入至泵電路以產生操作電路之操作電壓之泵時脈的產生，及待輸入至微控制器以控制操作電路之微時脈的產生；當微時脈之產生被停用時，回應於偵測信號而重設微控制器；及回應於偵測信號而將所有字線放電。

110‧‧‧記憶體陣列

110MB‧‧‧記憶塊

120‧‧‧控制電路

130‧‧‧操作電路/電壓產生電路

135‧‧‧電壓供應電路

140‧‧‧操作電路/列解碼器

142‧‧‧串解碼單元

144‧‧‧串控制單元

150‧‧‧操作電路/頁緩衝器群組

160‧‧‧操作電路/行選擇電路

170‧‧‧操作電路/輸入/輸出電路

180‧‧‧操作電路/通過/失敗檢查電路

210‧‧‧偵測單元

220‧‧‧控制邏輯

230‧‧‧控制信號產生單元

232‧‧‧第一D正反器

234‧‧‧第二D正反器

236‧‧‧第一SR正反器

240‧‧‧時脈產生單元

242‧‧‧泵時脈產生單元

244‧‧‧微時脈產生單元

250‧‧‧微控制器

251‧‧‧唯讀記憶體

252‧‧‧程式化計數器

253‧‧‧算術邏輯單元

254‧‧‧指令解碼器

255‧‧‧時脈分割器電路

600‧‧‧記憶體系統

610‧‧‧記憶體控制器

611‧‧‧SRAM

612‧‧‧CPU

613‧‧‧主機介面

614‧‧‧ECC

615‧‧‧記憶體介面

620‧‧‧非揮發性記憶體裝置

700‧‧‧快閃記憶體裝置

710‧‧‧主機介面

720‧‧‧緩衝器RAM

730‧‧‧控制器

740‧‧‧暫存器

750‧‧‧快閃單元陣列

800‧‧‧計算系統

810‧‧‧記憶體系統

812‧‧‧快閃記憶體裝置

820‧‧‧微處理器

830‧‧‧RAM

840‧‧‧使用者介面

850‧‧‧數據機

860‧‧‧系統總線

ADD‧‧‧位址信號

AND1‧‧‧第一邏輯裝置

AND2‧‧‧第二邏輯裝置

BLe1‧‧‧位元線

BLe2‧‧‧位元線

BLek‧‧‧位元線

BLo1‧‧‧位元線

BLo2‧‧‧位元線

BLok‧‧‧位元線

BUSY_DTVCC‧‧‧輸出信號

BUSY_INT‧‧‧初始化信號

C0e1‧‧‧記憶體單元

C0e2‧‧‧記憶體單元

C0ek‧‧‧記憶體單元

Cne1‧‧‧記憶體單元

Cne2‧‧‧記憶體單元

Cnek‧‧‧記憶體單元

C0o1‧‧‧記憶體單元

C0o2‧‧‧記憶體單元

C0ok‧‧‧記憶體單元

Cno1‧‧‧記憶體單元

Cno2‧‧‧記憶體單元

Cnok‧‧‧記憶體單元

C1‧‧‧電容器

CADD‧‧‧行位址信號

CE‧‧‧晶片啟用信號

CMD‧‧‧命令信號

COM‧‧‧比較器

CSL‧‧‧共同源極線

DSL‧‧‧汲極選擇線

DST‧‧‧汲極選擇電晶體

DTVCC‧‧‧偵測信號

GND‧‧‧接地電壓

GWLTOGND‧‧‧信號

INSTDECDIS‧‧‧第二控制信號

INV1‧‧‧第一反相器

INV2‧‧‧第二反相器

INV3‧‧‧第三反相器

MC_CK‧‧‧微時脈

MCON‧‧‧輸入信號

MUX1‧‧‧第一多工器

OSCDISABLE‧‧‧第一控制信號

OSCEN‧‧‧第三控制信號

PAGE0‧‧‧實體頁

PB1‧‧‧頁緩衝器

PB2‧‧‧頁緩衝器

PBk‧‧‧頁緩衝器

PBCON‧‧‧PB控制信號

PFS‧‧‧通過/失敗信號

PH0‧‧‧第一相位時脈信號

PH3‧‧‧第四相位時脈信號

PMP_CK‧‧‧泵時脈

R1‧‧‧第一可變電阻器

R/B‧‧‧預備/忙碌信號

RADD‧‧‧列位址信號

RDC‧‧‧解碼信號

RE‧‧‧讀取啟用信號

S310‧‧‧步驟

S315‧‧‧步驟

S320‧‧‧步驟

S325‧‧‧步驟

S330‧‧‧步驟

S335‧‧‧步驟

S340‧‧‧步驟

S350‧‧‧步驟

S352‧‧‧步驟

S354‧‧‧步驟

S356‧‧‧步驟

S360‧‧‧步驟

S370‧‧‧步驟

S380‧‧‧步驟

S390‧‧‧步驟

SSL‧‧‧源極選擇線

SST‧‧‧源極選擇電晶體

STe1‧‧‧串

STe2‧‧‧串

STek‧‧‧串

STo1‧‧‧串

STo2‧‧‧串

STok‧‧‧串

VCCE‧‧‧外部電壓

VCON‧‧‧電壓控制信號

Vcsl‧‧‧操作電壓

VDD‧‧‧內部電壓

Vdsl‧‧‧操作電壓

Verase‧‧‧抹除電壓

Vpass‧‧‧通過電壓

Vpgm‧‧‧程式化電壓

Vread‧‧‧讀取電壓

Vref‧‧‧參考電壓

Vssl‧‧‧操作電壓

Vvfy‧‧‧操作電壓

WE‧‧‧寫入啟用信號

WL0‧‧‧字線

WLn‧‧‧字線

圖1為根據本發明之實施例之半導體記憶體裝置的方塊圖；圖2為圖1之記憶塊之電路圖；圖3為圖1之控制電路之方塊圖；圖4為圖3之偵測單元之電路圖；圖5為圖3之控制邏輯之電路圖；圖6為圖3之控制信號產生單元之電路圖；圖7及圖8為圖3之微控制器之方塊圖；圖9為圖1之列解碼器之方塊圖；圖10至圖12為說明根據本發明之實施例之操作半導體記憶體裝置的方法之流程圖；圖13為說明圖11及圖12之外部電壓之第一臨限值及第二臨限值的圖；圖14為說明重設圖10之微控制器之操作的流程圖；圖15為根據本發明之實施例之記憶體系統的示意性方塊圖；圖16為執行根據前述各種實施例之程式化操作之融合式記憶體裝置或融合式記憶體系統的示意性方塊圖；及 圖17為包括根據本發明之實施例之快閃記憶體裝置的計算系統之示意性方塊圖。

在下文中，將參照附圖詳細地描述各種實施例。提供附圖以允許一般熟習此項技術者理解本發明之實施例之範疇。然而，本發明可以不同形式體現，而不應解釋為限制於本文所闡述之實施例。實情為，提供此等實施例使得本方面將為充分與完整的，且將向熟習此項技術者充分地傳達本發明之範疇。

圖1為根據本發明之實施例之半導體記憶體裝置的電路圖。圖2為圖1之記憶塊之電路圖。

根據本發明之實施例之半導體記憶體裝置可包括記憶體陣列110、操作電路130、140、150、160、170及180，及控制電路120。記憶體陣列110可包括複數個記憶塊110MB。操作電路130、140、150、160、170及180可經組態以對記憶塊110MB之選定頁中所包括之記憶體單元執行程式化操作、讀取操作及抹除操作。控制電路120可經組態以控制操作電路130、140、150、160、170及180。當半導體記憶體裝置為NAND快閃記憶體裝置時，操作電路可包括電壓供應電路135、頁緩衝器群組150、行選擇電路160、輸入/輸出電路170及通過/失敗檢查電路180。

參見圖2，記憶塊110MB中之每一者可包括複數個串STe1、STe2、STe3至STek及STo1、STo2、STo3至STok，其耦接在位元線BLe1、BLe2、BLe3至BLek及BLo1、BLo2、BLo3至BLok與共同源極線CSL之間。換言之，串STe1至STok可分別與位元線BLe1至BLok耦接，且可共同耦接至共同源極線CSL。串中之每一者(例如，串STe1)可包括源極選擇電晶體SST、複數個記憶體單元C0e1、C1e1、C2e1至Cne1，及汲極選擇電晶體DST。源極選擇電晶體SST之源極可與共同 源極線CSL耦接。汲極選擇電晶體DST之汲極可與位元線BLe1耦接。記憶體單元C0e1、C1e1、C2e1至Cne1可與源極選擇電晶體SST及汲極選擇電晶體DST串聯耦接。源極選擇電晶體SST之閘極可與源極選擇線SSL耦接，記憶體單元C0e1、C1e1、C2e1至Cne1之閘極可分別與字線WL0、WL1、WL2至WLn耦接，且汲極選擇電晶體DST之閘極可與汲極選擇線DSL耦接。

在NAND快閃記憶體裝置中，記憶塊中所包括之記憶體單元可分成實體頁單位或邏輯頁單位。例如，與字線WL0耦接之記憶體單元C0e1至C0ek及C0o1至C0ok可形成單一實體頁PAGE0。另外，偶數編號之記憶體單元C0e1至C0ek可形成單一偶數實體頁，且奇數編號之記憶體單元C0o1至C0ok可形成單一奇數實體頁。此頁(或偶數頁及奇數頁)可為用於程式化操作或讀取操作之基本單位。形成單一頁PAGE0之記憶體單元可分成主單元及旗標單元(或備用單元)。主單元可為用於將一般資料儲存於其中之記憶體單元，且旗標單元(或備用單元)可為用於將關於記憶體裝置之狀態資訊儲存於其中之記憶體單元。

再次參見圖1及圖2，控制電路120可回應於經由輸入/輸出電路170而自外部接收之命令信號CMD來輸出電壓控制信號VCON，以便產生執行程式化操作、驗證操作、讀取操作或抹除操作所必要之電壓，且控制電路120可取決於操作之類型來輸出PB控制信號PBCON，以便控制頁緩衝器群組150中所包括之頁緩衝器PB1至PBk。另外，控制電路120可回應於經由輸入/輸出電路170而自外部接收之位址信號ADD來輸出列位址信號RADD及行位址信號CADD。晶片啟用信號/CE、寫入啟用信號/WE、讀取啟用信號/RE及接收到之其他外部控制信號可用於時序控制。

電壓供應電路135可回應於控制電路120之電壓控制信號VCON而 將對記憶體單元之程式化操作、讀取操作及抹除操作所必要之操作電壓(例如，Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl及Vcsl)施加至局部線上，該等局部線包括選定記憶塊之汲極選擇線DSL、字線WL0至WLn及源極選擇線SSL。電壓供應電路135可包括電壓產生電路130及列解碼器140。

電壓產生電路130可回應於控制電路120之電壓控制信號VCON而將對記憶體單元執行程式化操作、讀取操作或抹除操作所必要之操作電壓(例如，Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl及Vcsl)施加至全局線上。舉例而言，為了執行程式化操作，電壓產生電路130可將程式化電壓Vpgm及通過電壓Vpass輸出至全局線，使得程式化電壓Vpgm及通過電壓Vpass可分別施加至選定頁之記憶體單元及未選定記憶體單元。為了執行讀取操作，電壓產生電路130可將讀取電壓Vread及通過電壓Vpass輸出至全局線，使得讀取電壓Vread及通過電壓Vpass可分別施加至選定頁之記憶體單元及未選定記憶體單元。為了執行抹除操作，電壓產生電路130可將抹除電壓Verase輸出至全局線上，使得抹除電壓Verase可施加至選定記憶塊之記憶體單元。

列解碼器140可回應於控制電路120之列位址信號RADD而將全局線與局部線DSL、WL0至WLn及SSL耦接，使得自電壓產生電路130輸出至全局線之操作電壓可自記憶體陣列110傳送至選定記憶塊110MB之局部線DSL、WL0至WLn及SSL。結果，程式化電壓Vpgm或讀取電壓Vread可經由全局字線自電壓產生電路130施加至與選定單元(例如，C0e1)耦接之局部字線(例如，WL0)。另外，通過電壓Vpass可經由全局字線自電壓產生電路130施加至與未選定記憶體單元C1e1至Cne1耦接之局部字線(例如，WL1至WLn)。在抹除操作期間，抹除電壓Verase可施加至記憶塊中之所有記憶體單元。結果，可藉由程式化 電壓Vpgm將資料儲存於選定單元C0e1中，或可藉由讀取電壓Vread來讀取儲存於選定單元C0e1中之資料。

頁緩衝器群組150可包括頁緩衝器PB1至PBk，該等頁緩衝器PB1至PBk分別經由位元線BLe1至BLek及BLo1至BLok與記憶體陣列110耦接。回應於來自控制電路120之PB控制信號PBCON，頁緩衝器群組150之頁緩衝器PB1至PBk可根據被輸入用於儲存於記憶體單元C0e1至C0ek或C0o1至C0ok中之資料來選擇性地將位元線BLe1至BLek或BLo1至BLok預充電，或可感測位元線BLe1至BLek或BLo1至BLok之電壓以便分別自記憶體單元C0e1至C0ek或C0o1至C0ok中讀取資料。

舉例而言，當將程式化資料(例如，資料「0」)輸入至頁緩衝器PB1以用於儲存於記憶體單元C0e1中時，在程式化操作期間頁緩衝器PB1可將程式化啟用電壓(例如，接地電壓)施加至儲存程式化資料之記憶體單元C0e1之位元線BLe1。結果，在程式化操作期間記憶體單元C0e1之臨限值電壓可藉由施加至字線WL0之程式化電壓Vpgm及施加至位元線BLe1之程式化啟用電壓而增加。另外，當將抹除資料(例如，資料「1」)輸入至頁緩衝器PB1以便將抹除資料儲存於記憶體單元C0e1中時，在程式化操作期間頁緩衝器PB1可將程式化禁止電壓(例如，電源電壓)施加至記憶體單元C0e1之位元線BLe1。結果，即使在程式化操作期間將程式化電壓Vpgm施加至字線WL0，記憶體單元C0e1之臨限值電壓亦可藉由施加至位元線BLe1之程式化禁止電壓而不增加。由於記憶體單元之臨限值電壓如上描述而變化，因此可將不同資料儲存於記憶體單元中。

在讀取操作期間，頁緩衝器群組150可對選自偶數位元線BLe1至BLek與奇數位元線BLo1至BLok之間的所有選定位元線(例如，BLe1至BLek)預充電，及對所有未選定位元線(例如，BLo1至BLok)放電。另外，當讀取電壓Vread自電壓供應電路135施加至選定字線WL0時， 儲存程式化資料之記憶體單元之位元線可保持預充電，而儲存抹除資料之記憶體單元之位元線可被放電。頁緩衝器群組150可感測位元線BLe1至BLek之電壓的改變，且鎖存對應於感測結果之記憶體單元之資料。

行選擇電路160可回應於自控制電路120輸出之行位址信號CADD而選擇頁緩衝器群組150中所包括之頁緩衝器PB1至PBk。換言之，行選擇電路160可回應於行位址信號CADD而將待儲存於記憶體單元中之資料順序地傳送至頁緩衝器PB1至PBk。另外，在讀取操作期間，行選擇電路160可回應於行位址信號CADD而順序地選擇頁緩衝器PB1至PBk，使得可向外部輸出鎖存於頁緩衝器PB1至PBk中之記憶體單元之資料。

輸入/輸出電路170可回應於控制電路120而將資料傳送至行選擇電路160，使得可在程式化操作期間將自外部源接收之用於儲存於記憶體單元中之資料輸入至頁緩衝器群組150。當如上所述行選擇電路160將自輸入/輸出電路170提供之資料傳送至頁緩衝器群組150中之頁緩衝器PB1至PBk時，頁緩衝器PB1至PBk可將資料鎖存於內部鎖存電路中。另外，在讀取操作期間，輸入/輸出電路170可經由行選擇電路160向外部輸出自頁緩衝器群組150之頁緩衝器PB1至PBk傳送之資料。

通過/失敗檢查電路180可在程式化操作之後執行之程式化驗證操作期間回應於自頁緩衝器PB1至PBk輸出之比較結果信號來輸出通過/失敗信號PFS。更具體而言，在程式化驗證操作期間，可將記憶體單元之臨限值電壓與目標電壓進行比較，且可將比較之結果鎖存於頁緩衝器PB1至PBk之內部鎖存電路中。另外，可將鎖存之比較結果信號輸出至通過/失敗檢查電路180。通過/失敗檢查電路180可回應於比較結果信號而將指示程式化操作是否完成之通過/失敗信號PFS輸出至控 制電路120。控制電路120可回應於通過/失敗信號PFS來判定在用於儲存程式化資料之記憶體單元之中是否發現了臨限值電壓比目標電壓低之記憶體單元。作為判定之結果，控制電路120可判定是否重複程式化操作。

當位元線或通道由於施加至半導體記憶體裝置之外部電壓突然下降而被放電時，可能出現各種問題。舉例而言，由於位元線被放電，通道可對應地放電。結果，程式化禁止單元可能未被程式化禁止。換言之，當未選定位元線被放電且選定位元線因為耦接而被放電時，待程式化之記憶體單元之通道可能因為位元線電壓減小至負電壓位準而開放。在選定位元線被放電之後，相鄰記憶體單元之通道可經由接面二極體而被放電。

因此，需要防止當施加至半導體記憶體裝置之外部電壓突然下降時引起之故障。

圖3為圖1之控制電路之方塊圖。

參見圖3，如圖1所示之控制單元120可包括偵測單元210(亦即，偵測電路)、控制邏輯220、控制信號產生單元230(亦即，控制信號產生電路)、時脈產生單元240及微控制器250。

偵測單元210可將外部電壓VCCE與參考電壓Vref進行比較，以產生及輸出偵測信號DTVCC。參考電壓Vref可為藉由帶隙電壓發生器產生之帶隙電壓。偵測信號DTVCC可為脈衝信號。偵測單元210可在外部電壓VCCE小於參考電壓Vref時產生及輸出具有第一位準(例如，高位準，在下文中稱作「H」)之偵測信號DTVCC。偵測單元210可在外部電壓VCCE大於參考電壓Vref時產生及輸出具有第二位準(例如，低位準，在下文中稱作「L」)之偵測信號DTVCC。

控制邏輯220可回應於偵測信號DTVCC而將指示半導體記憶體裝置之當前狀態之預備/忙碌信號R/B輸出至預備/忙碌襯墊RBPAD(未示 出)。當外部電壓VCCE小於參考電壓Vref時，控制邏輯220可回應於偵測信號DTVCC而將半導體記憶體裝置之操作狀態保持於忙碌狀態。

控制信號產生單元230可回應於偵測信號DTVCC而輸出第一控制信號OSCDISABLE及第二控制信號INSTDECDIS。更具體而言，當外部電壓VCCE小於參考電壓Vref時，控制信號產生單元230可回應於具有第一位準之偵測信號DTVCC而輸出第一控制信號OSCDISABLE及第二控制信號INSTDECDIS，且當外部電壓VCCE大於參考電壓Vref時，控制信號產生單元230可回應於具有第二位準之偵測信號DTVCC而輸出第二控制信號INSTDECDIS及第三控制信號OSCEN。第一控制信號OSCDISABLE可為時脈停用信號，第二控制信號INSTDECDIS可為用於將下文描述之微控制器250之指令解碼器放電的信號，且第三控制信號OSCEN可為時脈啟用信號。

時脈產生單元240可包括泵時脈產生單元242(亦即，泵時脈產生電路)及微時脈產生單元244(亦即，微時脈產生電路)。

泵時脈產生單元242可回應於作為時脈啟用信號之第三控制信號OSCEN而產生泵時脈PMP_CK，該泵時脈PMP_CK由經組態以產生操作電壓之泵電路使用。泵時脈產生單元242可回應於作為時脈停用信號之第一控制信號OSCDISABLE而被停用，且可不產生泵時脈PMP_CK。

微時脈產生單元244可回應於第三控制信號OSCEN而產生被微控制器使用之微時脈MC_CK。微時脈產生單元244可回應於第一控制信號OSCDISABLE而被停用，且可不產生微時脈MC_CK。

微控制器250可控制半導體記憶體裝置之操作。微控制器250可回應於微時脈MC_CK而執行源同步操作。在未輸入微時脈MC_CK時，微控制器250可不執行源同步操作。因此，微控制器250可被重 設，此稱作微重設。

當外部電壓VCCE小於參考電壓Vref且輸出偵測信號DTVCC時，控制電路可控制預備/忙碌襯墊RBPAD以將半導體記憶體裝置保持於忙碌狀態，防止泵時脈PMP_CK之產生以防止泵電路產生操作電壓，及防止微時脈MC_CK之產生以重設微控制器250。因此，當外部電壓VCCE小於參考電壓Vref時，可經由一系列操作而防止發生故障。

圖4為圖3之偵測單元之電路圖。

參見圖4，偵測單元210可包括第一可變電阻器R1、比較器COM、第一反相器INV1及第二反相器INV2、電容器C1及第一邏輯裝置AND1。

比較器COM可將外部電壓VCCE與參考電壓Vref進行比較。當來自比較器COM之輸出信號及藉由使該輸出信號傳遞通過第一反相器INV1及第二反相器INV2而獲得之信號輸入至第一邏輯裝置AND1時，可輸出偵測信號DTVCC。

當外部電壓VCCE小於參考電壓Vref時，比較器COM可輸出具有第一位準之信號。當具有第一位準之信號輸入至第一邏輯裝置AND1之兩個輸入端子時，可輸出具有第一位準之偵測信號DTVCC。

圖5為圖3之控制邏輯之電路圖。

參見圖5，控制邏輯220可包括第一多工器MUX1、第二邏輯裝置AND2及第三反相器INV3。

第一多工器MUX1可回應於偵測信號DTVCC而輸出內部電壓VDD及接地電壓GND中之任一者作為輸出信號。當外部電壓VCCE小於參考電壓Vref時，第一多工器MUX1可回應於具有第一位準之偵測信號DTVCC而輸出具有第一位準之輸出信號BUSY_DTVCC。

當具有第一位準之輸出信號BUSY_DTVCC及具有第一位準之初始化信號BUSY_INT輸入至第二邏輯裝置AND2之輸入端子時，可輸 出具有第一位準之信號。具有第一位準之信號可傳遞通過第三反相器，藉此輸出具有第二位準之預備/忙碌信號R/B。具有第二位準之預備/忙碌信號R/B可指代忙碌狀態。

圖6為圖3之控制信號產生單元之電路圖。

參見圖6，控制信號產生單元230可包括第一D正反器232、第二D正反器234及第一SR正反器236。

第一D正反器232可回應於具有第一位準H之偵測信號DTVCC而將輸入信號MCON輸出。

第二D正反器234可回應於具有第一位準H之第一相位時脈信號PH0而輸出第二控制信號INSTDECDIS。

第一SR正反器236可回應於來自第一D正反器232之輸出信號及藉由將輸出信號反相所獲得之輸入信號/MCON而輸出第一控制信號OSCDISABLE及第三控制信號OSCEN。

因此，控制信號產生單元230可回應於具有第一位準H之偵測信號DTVCC而輸出具有第一位準之第一控制信號OSCDISABLE、具有第一位準之第二控制信號INSTDECDIS及具有第二位準之第三控制信號OSCEN。

圖7及圖8為說明圖3之微控制器之方塊圖。

參見圖7，微控制器250可包括唯讀記憶體ROM 251、程式化計數器252、算術邏輯單元(ALU)253及指令解碼器254。

ROM 251之內部資料可回應於第二控制信號INSTDECDIS而被重設。換言之，所有內部資料都可變成「0」。

程式化計數器252之暫存器可回應於第二控制信號INSTDECDIS而被重設。因此，程式化計數器252可被重設。

ALU 253之旗標值可回應於第二控制信號INSTDECDIS而被重設。

指令解碼器254之解碼序列可在ROM 251之內部資料被重設(亦即，ROMDATA)，在程式化計數器252之暫存器被重設(亦即，R_RESET)，及在ALU 253之旗標值被重設(亦即，F_RESET)時被重設。因此，可防止半導體記憶體裝置發生故障。

參見圖8，微控制器可包括時脈分割器電路255。

時脈分割器電路255可回應於微時脈MC_CK而輸出第一相位時脈信號PH0至第四相位時脈信號PH3。第一相位時脈信號PH0至第四相位時脈信號PH3可用於控制ROM 251、程式化計數器252、ALU 253及指令解碼器254。

圖9為說明圖1之列解碼器之方塊圖。

參見圖9，列解碼器140可包括串解碼單元142及串控制單元144。

串解碼單元142可回應於偵測信號DTVCC而輸出具有第一碼值(例如，「000」)之解碼信號RDC。

串控制單元144可回應於具有第一碼值之解碼信號RDC而輸出信號GWLTOGND以將全局字線放電。

當外部電壓小於參考電壓時，列解碼器140可回應於偵測信號DTVCC而快速地將字線放電。因此，可防止半導體記憶體裝置發生故障。

圖10至圖12為說明根據本發明之實施例之操作半導體記憶體裝置的方法之流程圖。圖13為說明圖11及圖12之外部電壓之第一臨限值及第二臨限值的圖。

參見圖10，根據本發明之實施例之操作半導體記憶體裝置的方法，可首先偵測外部電壓，在步驟S310中，可判定外部電壓是否小於或等於第一臨限值。當外部電壓小於第一臨限值時，可在步驟S320中啟動偵測信號。

在步驟S330中，可回應於啟動之偵測信號而將當前狀態保持於忙碌狀態。

隨後，在步驟S340中，可回應於啟動之偵測信號而停用產生待輸入至泵電路以便產生操作電路之操作電壓的泵時脈，且可停用產生待輸入至微控制器以便控制操作電路之微時脈。

隨後，當微時脈之產生被停用時，可在步驟S350中回應於啟動之偵測信號而重設微控制器。

隨後，可在步驟S360中回應於啟動之偵測信號而將所有字線都放電。步驟S340至步驟S360可稱作放電操作。

當在步驟S310中判定外部電壓超過第一臨限值時，可在步驟S370中執行正常操作。

參見圖11，在S320中啟動偵測信號之後，可在步驟S325中判定當前狀態是否為忙碌狀態。在當前狀態為忙碌狀態時，程序流程進行至步驟S330。

在當前狀態並非忙碌狀態時，可在步驟S335中判定外部電壓是否小於或等於第二臨限值。當外部電壓小於第二臨限值時，可在步驟S380中將當前狀態自忙碌狀態改變成預備狀態，藉此當半導體記憶體裝置保持於忙碌狀態時會產生錯誤。當外部電壓超過第二臨限值時，程序流程進行至步驟S340，且可在步驟S340至S360執行放電操作。

換言之，當外部電壓小於第二臨限值時，可不執行放電操作(在步驟S340至S360)，且可將當前狀態改變成預備狀態。當外部電壓超過第二臨限值而小於第一臨限值時，可在步驟S340至S360執行放電操作。

此外，在圖10之步驟S360之後，程序流程可進行至步驟S335。

參見圖12，當在步驟S310中判定外部電壓小於第一臨限值時，可在步驟S315中判定外部電壓之減小是否對應於突然之電力下降。當 外部電壓在預定時間週期內減小了預定值或更高時，可判定已發生了突然之電力下降。

當發生突然之電力下降時，程序流程進行至步驟S320。因此，可在步驟S340至S360執行放電操作。在未發生突然之電力下降時，外部電壓可平穩地減小，且因而可在電力穩定時執行操作。結果，可不執行放電操作(在步驟S340至S360)，因為不可能由於突然之電力下降而產生負作用。因此，在步驟S390中，可用與習知半導體記憶體裝置實質上相同之方式來切斷半導體記憶體裝置之電力。

參見圖13，第二臨限值可小於第一臨限值。

第二臨限值可表示邏輯裝置(邏輯閘)開始偵測外部電壓作為邏輯低位準(或零位準)之電壓。當外部電壓小於第二臨限值時，輸入/輸出襯墊之緩衝器可偵測半導體記憶體裝置之電壓位準可允許晶片被重設。另外，預備/忙碌襯墊RBPAD可自動地改變(增加)以將當前狀態改變成預備狀態。

當偵測信號由於外部電壓小於參考電壓而被啟動時，可將半導體記憶體裝置保持於忙碌狀態，可停用泵時脈之產生以藉此停用藉由泵電路產生操作電壓，及可停用產生微時脈以藉此重設微控制器。因此，當外部電壓小於參考電壓時，可經由一系列操作來防止發生故障。另外，當外部電壓小於參考電壓時，可回應於偵測信號而將字線快速地放電。因此，可防止半導體記憶體裝置發生故障。

圖14為說明重設圖10之微控制器之操作的流程圖。

首先，參見圖14，當在步驟S350中重設微控制器時，可在步驟S352中將ROM資料改變成第一資料。所有ROM資料可被重設成資料「0」。

隨後，在步驟S354中，可藉由重設程式化計數器之暫存器來重設程式化計數器。

最後，在步驟S356中，可藉由重設ALU之旗標值來重設ALU。

圖15為根據本發明之實施例之記憶體系統的示意性方塊圖。

參見圖15，根據本發明之實施例之記憶體系統600可包括非揮發性記憶體裝置620及記憶體控制器610。

非揮發性記憶體裝置620可被組態至上述半導體記憶體裝置中，且可藉由上述方法來操作以與記憶體控制器610相容。記憶體控制器610可經組態以控制非揮發性記憶體裝置620。具有上述組態之記憶體系統600可為組合非揮發性記憶體裝置620及記憶體控制器610之記憶卡或固態磁碟(SSD)。SRAM 611可如CPU 612之操作記憶體起作用。主機介面613可包括與記憶體系統600耦接之主機之資料交換協定。ECC 614可偵測並校正自非揮發性記憶體裝置620讀取之資料中包括之錯誤。記憶體介面615可與非揮發性記憶體裝置620介接。CPU 612可執行用於記憶體控制器610之資料交換的一般控制操作。

儘管在圖15中未說明，但記憶體系統600可進一步包括ROM(未說明)，該ROM儲存與主機介接之碼資料。另外，非揮發性記憶體裝置620可為由複數個快閃記憶體晶片組成之多晶片封裝。記憶體系統600可被提供作為具有高可靠性及低錯誤率之儲存媒體。根據本發明之實施例之快閃記憶體裝置可被提供於記憶體系統中，諸如已積極進行研究之半導體磁碟裝置(固態磁碟(SSD))。例如，當記憶體系統600為SSD時，記憶體控制器610可經由包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI及IDE之介面協定中之一者與外部(例如，主機)通信。

圖16為執行根據前述各種實施例之程式化操作的融合式記憶體裝置或融合式記憶體系統之示意性方塊圖。舉例而言，本發明之技術特徵可應用於OneNand快閃記憶體裝置700作為融合式記憶體裝置。OneNand快閃記憶體裝置700可包括主機介面(I/F)710、緩衝器RAM 720、控制器730、暫存器740及NAND快閃單元陣列750。主機介面710可經組態以經由不同協定與裝置交換各種類型之資訊。緩衝器RAM 720可具有用於驅動記憶體裝置或暫時儲存資料之內建碼。控制器730可經組態以回應於自外部給定之控制信號及命令來控制讀取及程式化操作及每一狀態。暫存器740可經組態以將包括指令、位址及界定系統操作環境之組態之資料儲存於記憶體裝置中。NAND快閃單元陣列750可包括操作電路，該操作電路包括非揮發性記憶體單元及頁緩衝器。回應於來自主機之寫入請求，OneNAND快閃記憶體裝置700可以前述之方式來程式化資料。

圖17為包括根據本發明之實施例之快閃記憶體裝置812之計算系統的示意性方塊圖。

根據本發明之實施例之計算系統800可包括與系統總線860電耦接之微處理器(CPU)820、RAM 830、使用者介面840、數據機850(諸如基頻晶片組)，及記憶體系統810。另外，若計算系統800為行動裝置，則可提供電池以將操作電壓施加至計算系統800。儘管在圖8中未示出，但計算系統800可進一步包括應用晶片組、相機影像處理器(CIS)或行動DRAM。記憶體系統810可形成使用非揮發性記憶體來儲存資料之固態磁碟機/磁碟(SSD)。記憶體系統810可被提供作為融合式快閃記憶體(例如，OneNAND快閃記憶體)。

根據本發明之實施例之半導體記憶體裝置及其操作方法，當施加至半導體記憶體裝置之電壓突然下降時，可順序地執行操作終止程序，使得可防止半導體記憶體裝置發生故障。

儘管以上已描述了某些實施例，但熟習此項技術者將理解，所描述之實施例僅為實例。因此，不應基於所描述之實施例來限制本文描述之半導體記憶體裝置及操作方法。實情為，應僅根據隨後之申請專利範圍並結合以上描述及附圖來限制本文描述之半導體記憶體裝置 及操作方法。

以上出於說明性目的揭示了本發明之實施例。熟習此項技術者將瞭解，在不脫離所附申請專利範圍中所揭示之本發明之範圍及精神的情況下，各種修改、增加及取代為可能的。

120‧‧‧控制電路

210‧‧‧偵測單元

220‧‧‧控制邏輯

230‧‧‧控制信號產生單元

240‧‧‧時脈產生單元

242‧‧‧泵時脈產生單元

244‧‧‧微時脈產生單元

250‧‧‧微控制器

DTVCC‧‧‧偵測信號

INSTDECDIS‧‧‧第二控制信號

MC_CK‧‧‧微時脈

MCON‧‧‧輸入信號

OSCDISABLE‧‧‧第一控制信號

OSCEN‧‧‧第三控制信號

PMP_CK‧‧‧泵時脈

R/B‧‧‧預備/忙碌信號

VCCE‧‧‧外部電壓

Vref‧‧‧參考電壓

Claims (15)

1. 一種操作電路控制裝置，其包含：一偵測電路，該偵測電路經組態以將一外部電壓與一參考電壓進行比較，及當該外部電壓小於該參考電壓時啟動一偵測信號；一控制邏輯，該控制邏輯經組態以回應於該偵測信號而將一操作電路保持於一忙碌狀態；一控制信號產生電路，該控制信號產生電路經組態以回應於該偵測信號而產生第一控制信號及第二控制信號；一泵時脈產生電路，該泵時脈產生電路經組態以產生待輸入至一泵電路之一泵時脈，以產生該操作電路之一操作電壓，其中該泵時脈產生電路經組態以回應於該第一控制信號而被停用；一微時脈產生電路，該微時脈產生電路經組態以產生一微時脈，其中該微時脈產生電路經組態以回應於該第一控制信號而被停用；及一微控制器，該微控制器經組態以回應於該微時脈而控制該操作電路，其中該微控制器經組態以當該微時脈產生電路被停用時回應於該第二控制信號而被重設。
2. 如請求項1之操作電路控制裝置，其中該第一控制信號為一時脈停用信號，且該第二控制信號為用於將該微控制器之一指令解碼器放電之一信號。
3. 如請求項1之操作電路控制裝置，其中該控制信號產生電路經組態以回應於該偵測信號而產生一第三控制信號。
4. 如請求項3之操作電路控制裝置，其中該第三控制信號為用於藉 由該泵時脈產生電路來產生一泵時脈之一時脈啟用信號。
5. 如請求項1之操作電路控制裝置，其中該微控制器包含：一唯讀記憶體，該唯讀記憶體經組態以回應於該第二控制信號而重設內部資料；一程式化計數器，該程式化計數器經組態以回應於該第二控制信號而重設一暫存器；一算術邏輯單元，該算術邏輯單元經組態以回應於該第二控制信號而重設一旗標值；及一指令解碼器，該指令解碼器經組態以當該唯讀記憶體之該內部資料、該程式化計數器之該暫存器及該算術邏輯單元之該旗標值被重設時而被重設。
6. 如請求項5之操作電路控制裝置，其中該微控制器包含一時脈分割器電路，該時脈分割器電路經組態以回應於該微時脈而輸出相位時脈信號，該等相位時脈信號能夠由該唯讀記憶體、該程式化計數器、該算術邏輯單元及該指令解碼器接收。
7. 一種半導體記憶體裝置，其包含：一記憶體陣列，該記憶體陣列包括與字線耦接之記憶體單元；一操作電路，該操作電路經組態以對該等記憶體單元執行一操作；及一控制電路，該控制電路經組態以將一外部電壓與一參考電壓進行比較，及當該外部電壓小於該參考電壓時控制該操作電路以終止該操作。
8. 如請求項7之半導體記憶體裝置，其中該控制電路包含：一偵測單元，該偵測單元經組態以將該外部電壓與該參考電壓進行比較，及當該外部電壓小於該參考電壓時啟動偵測信 號；一控制邏輯單元，該控制邏輯單元經組態以回應於該偵測信號而將該半導體記憶體裝置之一當前狀態保持於一忙碌狀態；一控制信號產生單元，該控制信號產生單元經組態以回應於該偵測信號而產生第一控制信號及第二控制信號；一泵時脈產生單元，該泵時脈產生單元經組態以產生待輸入至一泵電路之一泵時脈，以產生該半導體記憶體裝置之一操作電壓，其中該泵時脈產生單元經組態以回應於該第一控制信號而被停用；一微時脈產生單元，該微時脈產生單元經組態以產生一微時脈，其中該微時脈產生單元經組態以回應於該第一控制信號而被停用；及一微控制器，該微控制器經組態以回應於該微時脈而控制該半導體記憶體裝置，其中該微控制器經組態以在該微時脈產生單元被停用時回應於該第二控制信號而被重設。
9. 如請求項8之半導體記憶體裝置，其中該微控制器包含：一唯讀記憶體，該唯讀記憶體經組態以回應於該第二控制信號而重設內部資料；一程式化計數器，該程式化計數器經組態以回應於該第二控制信號而重設一暫存器；一算術邏輯單元，該算術邏輯單元經組態以回應於該第二控制信號而重設一旗標值；及一指令解碼器，該指令解碼器經組態以在該唯讀記憶體之內部資料、該程式化計數器之該暫存器及該算術邏輯單元之該旗標值被重設時而被重設。
10. 如請求項7之半導體記憶體裝置，其中該操作電路包括一列解碼 器，及該列解碼器經組態以：當該外部電壓小於該參考電壓時，回應於該控制電路之該偵測信號而將與該等記憶體單元耦接之該等字線放電。
11. 如請求項10之半導體記憶體裝置，其中該列解碼器包含：一串解碼單元，該串解碼單元經組態以回應於該偵測信號而輸出具有一第一碼值之一解碼信號；及一串控制單元，該串控制單元經組態以回應於具有該第一碼值之該解碼信號而將該等字線放電。
12. 一種操作一半導體記憶體裝置之方法，該方法包含：當一外部電壓小於一第一臨限值時啟動一偵測信號；回應於該偵測信號而將一當前狀態保持於一忙碌狀態；回應於該偵測信號而停用產生待輸入至一泵電路之用以產生一操作電路之一操作電壓的一泵時脈，及停用產生待輸入至一微控制器之用以控制該操作電路之一微時脈；當該微時脈之該產生被停用時，回應於該偵測信號而重設該微控制器；及回應於該偵測信號而將所有字線放電。
13. 如請求項12之方法，其進一步包含：在該偵測信號之該啟動之後，當該外部電壓小於一第二臨限值時，將該當前狀態改變成一預備狀態。
14. 如請求項13之方法，其中該第二臨限值為邏輯裝置開始偵測該外部電壓作為一邏輯低位準之一電壓。
15. 如請求項12之方法，其中該微控制器之該重設包含：將唯讀記憶體資料改變成第一資料；重設一程式化計數器；及重設一算術邏輯單元。