KR20120033523A - 플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로 - Google Patents

플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로 Download PDF

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KR20120033523A
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Abstract

메모리 셀 어레이를 포함하는 메모리 셀 블럭, 메모리 셀 어레이의 각 한 쌍의 비트라인에 접속되는 비트라인 선택부, 비트라인 선택부에 접속되는 페이지 버퍼 및 한 쌍의 비트라인 중 프로그램 동작이 선행되도록 설정된 비트라인에 접속되는 프로그램 디스터번스 방지 회로를 포함하는 플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로를 제시한다.

Description

플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로{Flash Memory Apparatus and Circuit for Prevent of Disturbance Therefor}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로에 관한 것이다.
플래시 메모리 장치는 전기적으로 프로그램 및 소거가 가능하며, 리프레쉬 동작이 불필요한 비휘발성 메모리 장치의 일종이다. 특히, 낸드(NAND) 타입 플래시 메모리 장치는 드레인 또는 소스를 공유하는 복수의 메모리 셀이 직렬 접속되어 하나의 셀 스트링을 구성하기 때문에 대용량의 정보를 저장할 수 있는 장점이 있다.
일반적으로, 플래시 메모리 장치에 데이터를 프로그램할 때에는 데이터 패드를 통해 입력된 데이터가 페이지 버퍼의 캐시 래치로 입력되고, 캐시 래치의 데이터가 다시 메인 래치로 입력되어 비트라인에 실리게 된다.
특히, 멀티 레벨 셀(Multi Level Cell; MLC) 구조의 플래시 메모리 장치는 이븐(even) 비트라인 및 오드(odd) 비트라인이 하나의 페이지 버퍼를 공유하며, 이븐 페이지가 프로그램될 경우 오드 페이지는 금지(inhibit) 상태를, 오드 페이지가 프로그램될 경우 이븐 페이지는 금지 상태를 유지해야 한다.
도 1은 일반적인 플래시 메모리 장치에서의 프로그램 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 일반적인 플래시 메모리 장치(10)는 메모리 셀 블럭(12), 비트라인 선택부(14) 및 페이지 버퍼(16)를 포함한다.
메모리 셀 블럭(12)은 드레인 선택 신호(DSL)에 의해 구동되는 복수의 드레인 선택 스위치와, 메모리 셀 어레이(121), 그리고 소스 선택 신호(SSL)에 의해 구동되는 복수의 소스 선택 스위치를 포함한다.
드레인 선택 스위치, 드레인 선택 스위치에 직렬 접속되는 n개의 메모리 셀, 및 직렬 접속된 마지막 메모리 셀의 소스 단자에 접속되는 소스 선택 스위치는 하나의 셀 스트링을 이루며, 하나의 워드라인(WL)에 접속되는 메모리 셀은 하나의 페이지를 이룬다.
비트라인(BLe, BLo)은 각 드레인 선택 스위치의 드레인 단자로부터 연장되어 비트라인 선택부(14)에 접속된다.
이러한 플래시 메모리 장치의 프로그램 동작은 이븐 페이지 및 오드 페이지별로 나누어 이루어진다. 일반적으로, 이븐 페이지를 프로그램한 후, 프로그램 완료된 이븐 페이지의 이븐 비트라인(BLe)을 금지 상태로 한 후 오드 페이지에 대한 프로그램이 수행된다. 이븐 페이지의 이븐 비트라인(BLe)을 금지 상태로 하기 위해서는 검증전압 인가 단자(VIRPWR)에 전원전압(VDD)이 인가된다.
그리고, 이븐 디스차지 신호(DISCHE)가 인에이블되는 한편, 이븐 비트라인 선택신호(SELBLE)가 디스에이블된다. 아울러, 오드 디스차지 신호(DISCHO)가 디스에이블되는 한편, 오드 비트라인 선택 신호(SELBLO)는 인에이블된다. 이에 따라, 이븐 비트라인(BLe)에는 전원전압(VDD)이 인가되어, 프로그램 금지 상태가 된다.
그런데, 이븐 페이지에 대한 프로그램 완료 후, 오드 페이지에 대한 프로그램을 수행하는 도중 갑작스러운 파워 다운 현상이 발생할 수 있다. 이 경우, 검증전압 인가 단자(VIRPWR)로 공급되는 전압이 급격히 강하하게 되고, 결국 이븐 비트라인(BLe)에 로우 레벨의 전압이 인가된다.
이에 따라, 프로그램이 이미 완료된 이븐 페이지가 재프로그램되는 프로그램 디스터번스(Disturbance) 현상이 발생하게 된다.
도 2는 일반적인 플래시 메모리 장치에서 프로그램 동작 중 파워 다운으로 인한 오류 발생 현상을 설명하기 위한 그래프로서, 이븐 페이지에 대한 프로그램 완료 후 오드 페이지를 프로그램하는 상황을 예로 들어 설명한다.
오드 페이지를 프로그램하기 위해 전원전압(VDD)이 안정적으로 공급되던 중, 갑작스러운 파워 다운 현상이 발생할 수 있다. 이븐 페이지에 대한 프로그램 금지 상태를 유지하기 위해 검증전압 인가 단자(VIRPWR)에 전원전압(VDD)이 인가되는데, 전원전압(VDD)이 파워 다운되면 마찬가지로 검증전압 인가 단자(VIRPWR)에 인가되는 전압 또한 급격히 강하하게 된다.
이븐 디스차지 신호(DISCHE)는 전원전압 및 이븐 디스차지 신호(DISCHE)에 의해 구동되는 스위칭 소자(N1)의 문턱전압(Vth) 레벨로 인에이블되는데, 전원전압(VDD)이 강하함에 따라 이븐 디스차지 신호(DISCHE)의 레벨 또한 강하하게 되고, 결국 이븐 비트라인(BLe)의 전위가 점차 강하하여 로우 레벨로 천이하게 된다.
이에 따라, 미선택 메모리 셀의 게이트 단자와 드레인 단자 간의 전위차가 커져 이미 프로그램한 이븐 페이지의 메모리 셀이 재프로그램되는 디스터번스 현상이 발생한다.
도 2에서 각 신호의 그래프 중 점선 부분은 전원전압이 정상적으로 인가되는 경우의 그래프를 나타낸다.
이러한 디스터번스 현상은 플래시 메모리 장치의 신뢰성을 저하시키며, 심각한 오류를 유발하는 원인이 된다.
본 발명은 갑작스러운 파워 다운시에도 안정적으로 동작할 수 있는 플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 프로그램 동작시 파워 다운 현상이 발생한 경우 기 프로그램된 페이지의 비트라인의 전위를 일정하게 유지할 수 있는 플래시 메모리 장치 및 이를 위한 프로그램 디스터번스 방지 회로를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 플래시 메모리 장치는 메모리 셀 어레이를 포함하는 메모리 셀 블럭; 상기 메모리 셀 어레이의 각 한 쌍의 비트라인에 접속되는 비트라인 선택부; 상기 비트라인 선택부에 접속되는 페이지 버퍼; 및 상기 한 쌍의 비트라인 중 프로그램 동작이 선행되도록 설정된 비트라인에 접속되는 프로그램 디스터번스 방지 회로;를 포함한다.
아울러, 본 발명의 다른 실시예에 의한 플래시 메모리 장치는 이븐 비트라인 및 오드 비트라인이 하나의 페이지 버퍼를 공유하는 플래시 메모리 장치에 있어서, 상기 이븐 비트라인 및 오드 비트라인 중 어느 하나에 접속되어 프로그램 모드시 전원전압이 기 설정된 레벨 이하로 강하하는 경우 상기 비트라인에 지정된 레벨의 전위를 공급하는 프로그램 디스터번스 방지 회로를 포함한다.
한편, 본 발명의 일 실시예에 의한 프로그램 디스터번스 방지 회로는 한 쌍의 비트라인이 하나의 페이지 버퍼를 공유하며, 상기 비트라인에 접속된 페이지의 메모리 셀이 기 설정된 순서로 프로그램되는 플래시 메모리 장치를 위한 프로그램 디스터번스 방지 회로로서, 전원전압과 기준전압에 응답하여 상기 전원전압이 기준전압 이하인 경우 인에이블되는 저전압 감지 신호를 출력하는 전압 비교부; 및 상기 저전압 감지 신호에 응답하여 상기 비트라인 중 프로그램이 선행되는 비트라인에 기 설정된 레벨의 전위를 공급하는 예비 전원 공급부;를 포함한다.
본 발명에서는 한 쌍의 비트라인이 페이지 버퍼를 공유하며, 각 비트라인에접속된 메모리 셀이 페이지 단위로 순차적으로 프로그램되는 플래시 메모리 장치에서, 일차적으로 프로그램되는 페이지의 비트라인에 프로그램 디스터번스 방지 회로를 적용한다.
프로그램 디스터번스 방지 회로는 이차로 프로그램되는 페이지의 프로그램 동작시 전원전압이 지정된 레벨 이하로 강하하는 경우 구동되어, 일차적으로 프로그램되는 페이지의 비트라인에 인가되는 전위를 이전 상태와 유사한 레벨로 유지시켜 준다.
따라서, 갑작스러운 파워 다운 현상이 발생하여도, 이미 프로그램된 메모리 셀이 재프로그램되는 디스터번스 현상을 방지할 수 있어, 플래시 메모리 장치의 동작 신뢰성을 개선할 수 있다.
도 1은 일반적인 플래시 메모리 장치에서의 프로그램 동작을 설명하기 위한 도면,
도 2는 일반적인 플래시 메모리 장치에서 프로그램 동작 중 파워 다운으로 인한 오류 발생 현상을 설명하기 위한 그래프,
도 3은 본 발명의 일 실시예에 의한 디스터번스 방지 회로의 구성도,
도 4는 도 3에 도시한 예비 전원 공급부의 회로도,
도 5는 본 발명의 일 실시예에 의한 플래시 메모리 장치의 구성도,
도 6은 도 5에 도시한 플래시 메모리 장치에서 프로그램 동작 중 파워 다운 현상을 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 디스터번스 방지 회로의 구성도이다.
도 3에 도시한 것과 같이, 디스터번스 방지 회로(200)는 전압 비교부(210) 및 예비 전원 공급부(220)를 포함한다.
전압 비교부(210)는 전원전압(VDD)과 기준전압(VREF)에 응답하여 전원전압(VDD)의 레벨이 기준전압(VREF)보다 낮아지는 경우 인에이블되는 저전압 감지 신호(DTVCC)를 출력한다.
예비 전압 공급부(220)는 저전압 감지 신호(DTVCC)에 응답하여 미선택 비트라인(BL_U)에 지정된 레벨의 전압을 공급한다.
여기에서, 미선택 비트라인(BL_U)은 페이지 버퍼를 공유하는 한 쌍의 비트라인 중 프로그램 동작시 일차적으로 프로그램되는 비트라인을 의미한다.
갑작스러운 파워 다운 현상이 발생한 경우, 이미 프로그램되어 프로그램 금지 상태를 갖는 페이지의 비트라인에 전원전압 레벨의 전위를 공급하기 위하여, 예비 전원 공급부(220)는 전원전압 레벨의 전위를 출력할 수 있는 충전소자로 구성할 수 있다.
도 4는 도 3에 도시한 예비 전원 공급부의 회로도이다.
도 4를 참조하면, 예비 전원 공급부(220)는 미선택 비트라인(BL_U)에 드레인 단자가 접속되고 게이트 단자로 저전압 감지 신호(DTVCC)가 인가되는 스위칭 소자(N11) 및 스위칭 소자(N11)의 소스 단자와 접지 단자(VSS) 사이에 접속되는 캐패시터(C11)를 포함한다.
저전압 감지 신호(DTVCC)가 인에이블되면, 캐패시터(C11)가 방전 동작을 수행하여 캐패시터에 충전되어 있던 전하량에 준하는 전위가 미선택 비트라인(BL_U)에 인가된다.
따라서, 전원전압(VDD)이 급격히 강하하여 검증전압 인가 단자(VIRPWR)에 인가되는 전압이 강하되어도, 미선택 비트라인(BL_U)은 전원전압 레벨 또는 이와 유사한 레벨을 유지할 수 있다. 결국, 이미 프로그램된 페이지의 메모리 셀이 재프로그램되는 디스터번스 현상을 방지할 수 있게 된다.
도 5는 본 발명의 일 실시예에 의한 플래시 메모리 장치의 구성도이다.
본 발명의 일 실시예에서, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 하나의 페이지 버퍼(16)를 공유한다.
프로그램 동작시, 예를 들어 이븐 페이지에 대한 프로그램을 먼저 수행하고, 오드 페이지에 대한 프로그램이 후속되도록 설정할 수 있으며, 이 경우 프로그램이 선행되는 페이지의 비트라인인 이븐 비트라인(BLe)에 도 3에 도시한 프로그램 디스터번스 방지 회로(200)를 접속할 수 있다.
프로그램이 선행된 이븐 페이지에 대한 프로그램을 금지하기 위해 검증전압 인가 단자(VIRPWR)에는 전원전압이 공급되고, 이븐 디스차지 신호(DISCHE)가 인에이블되는 한편, 이븐 비트라인 선택신호(SELBLE)가 디스에이블된다.
만약, 오드 페이지에 대한 프로그램 동작시 전원전압(VDD)이 급격히 강하하더라도, 프로그램 디스터번스 방지 회로(200)의 예비 전원 공급부(220)에서 전원전압 레벨의 전압을 이븐 비트라인(BLe)에 공급하기 때문에, 이븐 페이지에 대한 프로그램 금지 상태를 유지할 수 있다.
한편, 도 5에는 이븐 비트라인(BLe)에 프로그램 디스터번스 방지 회로(200)를 접속한 경우를 도시하였으나 이에 한정되지 않는다. 즉, 오드 페이지에 대한 프로그램을 먼저 수행하도록 설정해 둔 경우에는 오드 비트라인(BLo)에 프로그램 디스터번스 방지 회로(200)를 접속할 수 있음은 물론이다.
도 6은 도 5에 도시한 플래시 메모리 장치에서 프로그램 동작 중 파워 다운 현상을 설명하기 위한 그래프이다.
이븐 비트라인(BLe)에 대한 프로그램 완료 후 오드 비트라인(BLo)에 대한 프로그램 동작시 전원전압(VDD)이 갑작스럽게 강하할 수 있다. 이에 따라 검증전압 인가 단자(VIRPWR)에 인가되는 전위, 이븐 디스차지 신호(DISCHE), 드레인 선택 신호(DSL), 선택 워드라인, 미선택 워드라인에 인가되는 전위가 모두 불안정해 진다.
저전압 감지 신호(DTVCC)는 전원전압(VDD)이 지정된 기준전압(VREF), 예를 들어 2V이하로 강하하는 경우 인에이블된다.
저전압 감지 신호(DTVCC)가 인에이블되면, 도 4에 도시한 캐패시터(C11)가 전하를 방전하고, 결국 미선택 비트라인인 이븐 비트라인(BLe)에 전원전압 레벨의 전위가 계속해서 공급될 수 있다.
도 6에서 전원전압(VDD)의 레벨이 갑작스럽게 강하한 후 이븐 비트라인(BLe)의 전위가 이전(A)보다 높은 상태(B)로 유지되는 것을 알 수 있다.
한편, 도 6에서 각 신호의 그래프 중 점선 부분은 전원전압이 정상적으로 인가되는 경우의 그래프를 나타낸다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200 : 프로그램 디스터번스 방지 회로
210 : 전압 비교부
220 : 예비 전원 공급부

Claims (9)

  1. 메모리 셀 어레이를 포함하는 메모리 셀 블럭;
    상기 메모리 셀 어레이의 각 한 쌍의 비트라인에 접속되는 비트라인 선택부;
    상기 비트라인 선택부에 접속되는 페이지 버퍼; 및
    상기 한 쌍의 비트라인 중 프로그램 동작이 선행되도록 설정된 비트라인에 접속되는 프로그램 디스터번스 방지 회로;
    를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 디스터번스 방지 회로는, 프로그램 모드시 전원전압이 기 설정된 레벨 이하로 강하하는 경우 구동되어 상기 비트라인에 전원전압 레벨의 전위를 공급하는 플래시 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 프로그램 디스터번스 방지 회로는, 상기 전원전압과 기준전압을 비교하여 저전압 감지 신호를 출력하는 전압 비교부; 및
    상기 저전압 감지 신호에 응답하여 상기 비트라인에 전원전압 레벨의 전위를 공급하는 예비 전원 공급부;
    를 포함하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 예비 전원 공급부는 상기 저전압 감지 신호가 인에이블됨에 따라 상기 비트라인에 전위를 공급하는 충전소자를 포함하는 플래시 메모리 장치.
  5. 이븐 비트라인 및 오드 비트라인이 하나의 페이지 버퍼를 공유하는 플래시 메모리 장치에 있어서,
    상기 이븐 비트라인 및 오드 비트라인 중 어느 하나에 접속되어 프로그램 모드시 전원전압이 기 설정된 레벨 이하로 강하하는 경우 상기 비트라인에 지정된 레벨의 전위를 공급하는 프로그램 디스터번스 방지 회로를 포함하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 이븐 비트라인 및 오드 비트라인에 접속된 페이지의 메모리 셀은 기 설정된 순서에 따라 프로그램되고, 상기 프로그램 디스터번스 방지 회로는 프로그램이 선택되는 페이지의 비트라인에 접속되는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 프로그램 디스터번스 방지 회로는 충전 소자를 포함하는 플래시 메모리 장치.
  8. 한 쌍의 비트라인이 하나의 페이지 버퍼를 공유하며, 상기 비트라인에 접속된 페이지의 메모리 셀이 기 설정된 순서로 프로그램되는 플래시 메모리 장치를 위한 프로그램 디스터번스 방지 회로로서,
    전원전압과 기준전압에 응답하여 상기 전원전압이 기준전압 이하인 경우 인에이블되는 저전압 감지 신호를 출력하는 전압 비교부; 및
    상기 저전압 감지 신호에 응답하여 상기 비트라인 중 프로그램이 선행되는 비트라인에 기 설정된 레벨의 전위를 공급하는 예비 전원 공급부;
    를 포함하는 프로그램 디스터번스 방지 회로.
  9. 제 8 항에 있어서,
    상기 예비 전원 공급부는, 충전소자를 포함하는 프로그램 디스터번스 방지 회로.
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