KR101161994B1 - 멀티 칩 패키지 장치 및 그의 동작 방법 - Google Patents

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Abstract

멀티 칩 패키지 장치 및 그 동작 방법은 전류를 많이 소모하는 동작을 수행하기 전에 전압 강하 체크 알고리즘이 수행되도록 하여, 전압 강하가 감지되면 해당 동작의 수행을 중지(halt)하고, 전압 레벨이 정상 레벨이 될 때 해당 동작을 수행함으로써 피크 전류(또는 피크 파워)를 감소시킬 수 있고, 전압 레벨의 급격한 강하를 막을 수 있다.

Description

멀티 칩 패키지 장치 및 그의 동작 방법{Muiti-chip package device and method for operating thereof}
본 발명은 멀티 칩 패키지 장치에 관한 것으로, 특히 피크 전류(peak current)를 감소시킬 수 있는 멀티 칩 패키지 장치에 관한 것이다.
최근에, 메모리 칩의 집적도 및 성능을 증가시킬 목적으로 메모리 칩을 적층하여 사용하고 있다. 즉, 이전의 단일 메모리 칩과 비교해 집적도를 증가시킬 목적으로 2개, 4개, 또는 8개의 메모리 칩을 적층하여 사용하고 있다.
일반적으로 다수의 메모리 칩을 포함하는 멀티 칩 패키지 장치의 경우, 메모리 칩들은 패키지 장치로 공급되는 전용 파워를 공유한다.
다수의 메모리 칩들이 예를 들면 비트라인 프리차지 동작과 같이 많은 전류를 소모하는 동작을 동시에 수행할 경우, 각각의 전류가 중첩되어 전체 장치 관점에서는 대량의 피크 전류 소모가 일어나므로 문제가 된다.
이러한 문제를 해결하기 위해서 전류 소모 구간을 늘려 피크 전류를 줄일 수도 있으나, 이 경우 전압 강하 상황에 관계없이 프로그램 동작 수행 시간 및 리드 동작 수행 시간이 증가되는 부작용이 발생한다.
본 발명의 실시예는 전류를 많이 쓰는 동작에 앞서 전압 레벨의 감지를 통해 전류가 많이 흐르는 상황을 감지하고, 이 경우에 동작을 유예시킴으로써 전체 멀티 칩 패키지 장치의 피크 전류를 감소시킬 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지 장치는 전원 전압을 출력하도록 구성되는 전압 공급 회로; 및 상기 전압 공급 회로에 병렬로 연결되어 상기 전압 공급 회로로부터 상기 전원 전압을 공급받고, 전류 소모량이 기준치 이상인 동작을 수행하기 전에 상기 전원 전압의 레벨을 체크하여, 상기 전원 전압이 목표 전압보다 낮으면, 상기 전원 전압이 상기 목표 전압보다 높아질 때까지 대기 모드로 설정되도록 구성되는 다수의 메모리 칩을 포함한다.
상기 메모리 칩은 상기 전원 전압의 레벨을 감지하고, 상기 전원 전압과 상기 목표 전압을 비교하여 상기 전원 전압이 상기 목표 전압보다 낮으면, 감지 신호를 출력하도록 구성되는 전압 감지 회로; 및 상기 감지 신호에 따라 대기 모드로 설정되도록 내부 회로 그룹을 제어하는 제어회로를 포함한다.
상기 전압 감지 회로는 상기 목표 전압 레벨에 해당하는 전압을 생성하도록 구성되는 기준 전압 생성 회로; 및 상기 전원 전압과 상기 목표 전압을 비교하여 상기 감지 신호를 출력하도록 구성되는 비교회로를 포함한다.
상기 제어회로는 상기 메모리 칩이 전류 소모량이 기준치 이상인 동작을 수행하기 이전 시점에 플래그를 설정하고, 상기 플래그 신호에 따라 상기 감지 신호를 체크하도록 구성될 수 있다.
상기 전압 감지 회로는 상기 전원 전압이 상기 목표 전압보다 낮은 경우, 하이 레벨의 감지 신호를 출력하고, 상기 전원 전압이 상기 목표 전압 이상인 경우, 로우 레벨의 감지 신호를 출력하도록 구성될 수 있다.
상기 제어회로는 상기 하이 레벨의 감지 신호가 입력되면 대기 모드로 설정되도록 상기 내부 회로 그룹을 제어하고, 상기 로우 레벨의 감지 신호가 입력되면 동작을 수행하도록 상기 내부 회로 그룹을 제어할 수 있다.
상기 전류 소모량이 기준치 이상인 동작은 비트라인 프리차지 동작을 포함할 수 있다.
본 발명의 다른 실시예에 따른 멀티 칩 패키지 장치는 전원 전압을 출력하도록 구성되는 전압 공급 회로; 상기 전원 전압과 목표 전압을 비교하여 상기 전원 전압이 상기 목표 전압보다 낮으면, 감지 신호를 출력하도록 구성되는 전압 감지 회로; 및 상기 전원 전압에 의해 동작하며, 상기 감지 신호가 입력되는 동안 대기 모드로 설정되도록 구성되는 다수의 메모리 칩을 포함한다.
상기 전압 감지 회로는 상기 목표 전압 레벨에 해당하는 전압을 생성하도록 구성되는 기준 전압 생성 회로; 및 상기 전원 전압과 상기 목표 전압을 비교하여 상기 감지 신호를 출력하도록 구성되는 비교회로를 포함할 수 있다.
상기 메모리 칩은 상기 감지 신호에 따라 대기 모드로 설정되도록 내부회로 그룹을 제어하는 제어회로를 포함하고, 상기 제어 회로는 상기 메모리 칩이 전류 소모량이 기준치 이상인 동작을 수행하기 이전 시점에 플래그를 설정하고, 상기 플래그 신호에 따라 상기 감지 신호를 체크하도록 구성될 수 있다.
본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 장치는 전원 전압을 출력하도록 구성된 전압 공급 회로; 상기 전원 전압에 의해 동작하는 메모리 칩들을 각각 포함하는 다수의 메모리 칩 그룹들; 및 상기 메모리 칩 그룹들로 각각 공급되는 전원 전압을 목표 전압과 비교하여, 상기 전원 전압이 상기 목표 전압보다 낮으면 메모리 칩 그룹의 메모리 칩들로 감지 신호를 출력하도록 구성된 전압 감지 회로들을 포함하며, 상기 메모리 칩 그룹의 상기 메모리 칩들은 상기 감지 신호가 입력되는 동안 대기 모드로 설정되도록 구성된다.
상기 전압 감지 회로는 상기 목표 전압 레벨에 해당하는 전압을 생성하도록 구성된 기준 전압 생성 회로; 및 상기 전원 전압과 상기 목표 전압을 비교하여 상기 감지 신호를 출력하도록 구성된 비교회로를 포함할 수 있다.
상기 메모리 칩은 상기 감지 신호에 따라 대기 모드로 설정되도록 내부회로 그룹을 제어하는 제어회로를 포함하고, 상기 제어 회로는 상기 메모리 칩이 전류 소모량이 기준치 이상인 동작을 수행하기 이전 시점에 플래그를 설정하고, 상기 플래그 신호에 따라 상기 감지 신호를 체크하도록 구성될 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지 장치의 동작 방법은 전원 전압이 다수의 메모리 칩들로 공급되는 단계; 상기 메모리 칩들마다 전류 소모량이 기준치 이상인 동작을 수행하기 전에, 상기 전원 전압의 레벨을 체크하는 단계; 상기 전원 전압이 목표 전압보다 낮으면 전류 소모량이 기준치 이상인 동작을 수행하려는 메모리 칩이 대기모드로 설정되는 단계; 및 상기 전원 전압이 상기 목표 전압보다 높으면 상기 전류 소모량이 기준치 이상인 동작이 수행되는 단계를 포함한다.
상기 전원 전압의 레벨을 체크하는 단계는 상기 전원 전압의 레벨을 감지하고, 상기 전원 전압과 상기 목표 전압을 비교하여 감지 신호를 생성하는 단계; 및 상기 감지 신호를 체크하는 단계를 포함할 수 있다.
상기 전류 소모량이 기준치 이상인 동작은 비트라인 프리차지 동작을 포함할 수 있다.
본 발명의 실시예는 피크 전류 또는 피크 파워를 감소시키는 효과를 가지고 있다.
피크 전류 중첩 구간에 전류를 많이 소모하는 동작의 수행을 자동으로 지연시켜서 전체 패키지 장치의 피크 파워 발생 가능성을 제거한다. 따라서 적층형 멀티 칩 패키지 장치에서도 전압 강하로 인한 칩 페일(chip fail)의 우려 없이, 칩 인터리브(Chip interleave) 및 캐시(cache) 동작을 사용할 수 있다.
따라서 비트라인 프리차지 동작과 같이 한 번에 다량의 전류를 소모하는 동작을 수행하는 모든 반도체 메모리 장치에 활용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치를 설명하는 블록도이다.
도 2는 도 1의 멀티 칩 패키지 장치에서의 전류 중첩에 의한 외부 전원 전압 레벨의 강하를 설명하는 그래프이다.
도 3은 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치에 포함되는 메모리 칩의 세부 구성을 설명하는 블록도이다.
도 4는 전원 전압의 레벨과 목표 전압 레벨의 비교에 의해 생성되는 감지 신호를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 멀티 칩 패키지 장치의 동작 방법을 설명하는 흐름도이다.
도 6은 본 발명의 제2 실시예에 따른 멀티 칩 패키지 장치를 설명하는 블록도이다.
도 7은 본 발명의 제3 실시예에 따른 멀티 칩 패키지 장치를 설명하는 블록도이다.
도 8은 도 5의 멀티 칩 패키지 장치의 동작 방법에 사용되는 알고리즘이 프로그램 동작 중 수행되는 것을 나타내는 블록도이다.
도 9는 도 5의 멀티 칩 패키지 장치의 동작 방법에 사용되는 알고리즘이 캐시 동작 중 수행되는 것을 나타내는 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치를 설명하는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 멀티 칩 패키지 장치는 전압 공급 회로(110)와 다수의 메모리 칩(120<1>~150<n>)을 포함한다.
상세하게는, 0번째 칩 인에이블 신호(CE#0)를 공유하는 제1 내지 제n 메모리 칩(120<1>~120<n>), 1번째 칩 인에이블 신호(CE#1)를 공유하는 제1 내지 제n 메모리 칩(130<1>~130<n>), 2번째 칩 인에이블 신호(CE#2)를 공유하는 제1 내지 제n 메모리 칩(140<1>~140<n>), 3번째 칩 인에이블 신호(CE#3)를 공유하는 제1 내지 제n 메모리 칩(150<1>~150<n>)이 병렬로 접속되어 있다.
각 메모리 칩으로는 전압 공급 회로(110)로부터 외부 전원 전압(VCCE)이 공급된다. 이에 따라 칩 인에이블 신호를 공유하는 메모리 칩들에 흐르는 전류 즉, 메모리 칩들에 의해 소모되는 전류가 결정된다. 소모 전류는 각 메모리 칩들이 어떤 동작을 수행하는지에 따라 달라진다. 메모리 칩들이 수행하는 동작들 중에는 전류 소모가 큰 동작도 있고 전류 소모가 작은 동작도 있기 때문이다.
도 2는 도 1의 멀티 칩 패키지 장치에서의 전류 중첩에 의한 외부 전원 전압 레벨의 강하를 설명하는 그래프이다.
도 2를 참조하면, 칩 인에이블 신호를 공유하는 메모리 칩들은 서로 병렬 접속되어 있기 때문에, 멀티 칩 패키지 장치에서 소모되는 전체 전류는 칩 인에이블 신호를 공유하는 메모리 칩들에서 소모되는 전류를 모두 합해야 한다. 따라서, 동작이 수행되는 시점에 따라 소모 전류들이 중첩될 수 있다.
이러한 전류의 중첩(current overlap)에 의해 순간적으로 피크 전류(peak current)가 발생할 수 있는데, 이로 인해 외부 전압 레벨(VCCE)이 과도하게 낮아지면 칩 페일(chip fail)이 유발될 수 있다. 이와 같은 피크 전류에 의한 칩 페일 현상으로 인해, 칩 인터리브(chip interleave) 등과 같은 메모리 칩의 성능(performance)을 개선시키기 위한 동작을 적용하는데 제약이 생길 수 있다.
이하에, 급격한 전류 소모로 인한 전원 전압 레벨의 급격한 강하를 막기 위한 방법에 대해 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치에 포함되는 메모리 칩의 세부 구성을 설명하는 블록도이고, 도 4는 전원 전압의 레벨과 목표 전압 레벨의 비교에 의해 생성되는 감지 신호를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치는 전압 공급 회로(110) 및 다수의 메모리 칩(300)을 포함한다.
전압 공급 회로(110)는 다수의 메모리 칩(300)에 전원 전압을 공급하도록 구성된다.
다수의 메모리 칩(300)은 전압 공급 회로(110)에 병렬로 연결되어, 전압 공급 회로(110)로부터 전원 전압을 공급받고, 전력 소모가 심한 특정 동작을 수행 하기 전에 전원 전압의 레벨을 체크한다. 다수의 메모리 칩(300)은 전원 전압이 목표 전압보다 낮으면, 전원 전압이 목표 전압보다 높아질 때까지 전력 소모가 심한 특정 동작을 수행하지 않고, 대기 모드로 설정되도록 구성된다.
다수의 메모리 칩(300)은 전압 감지 회로(310), 제어 회로(320), 및 내부 회로 그룹(330)을 포함한다.
전압 감지 회로(310)는 각 메모리 칩에 공유되는 외부 전원 전압(VCCE)의 레벨을 감지한다. 또한 외부 전원 전압(VCCE)의 레벨과 목표 전압 레벨(Min.Limit)을 비교한다. 외부 전원 전압(VCCE)이 목표 전압(Min.Limit)보다 낮은 경우, 하이 레벨의 감지 신호(DTVCC)를 출력하고, 외부 전원 전압(VCCE)이 목표 전압(Min.Limit) 이상인 경우, 로우 레벨의 감지 신호(DTVCC)를 출력한다.
여기에서는 외부 전원 전압(VCCE)을 예로 들어 설명하였지만, 전압 감지 회로(310)가 감지하는 전압은 메모리 칩 내부에서 외부 전원 전압(VCCE)이 조절된 전압, 또는 내부 전압(VCCI)일 수도 있다. 감지되는 전압이 이에 한정되는 것은 아니다.
전압 감지 회로(310)는 특히 각 메모리 칩이 전력(또는 전류) 소모가 심한 동작을 수행하기 이전에 구동될 수 있다.
전압 감지 회로(310)는 기준 전압 생성 회로(314)와 비교회로(316)를 포함한다.
기준 전압 생성 회로(314)는 목표 전압 레벨(Min.Limit)에 해당하는 전압을 생성하여 출력하도록 구성된다.
비교회로(316)는 외부 전원 전압의 레벨(VCCE)과 기준 전압 생성 회로(314)로부터 출력되는 목표 전압 레벨(Min.Limit)을 비교하여 감지 신호(DTVCC)를 출력하도록 구성된다. 즉, 전원 전압(VCCE)이 목표 전압(Min.Limit)보다 낮은 경우, 하이 레벨의 감지 신호(DTVCC)를 출력하고, 전원 전압(VCCE)이 목표 전압(Min.Limit) 이상인 경우, 로우 레벨의 감지 신호(DTVCC)를 출력하도록 구성된다.
제어 회로(320)는 비교회로(316)로부터 하이 레벨의 감지 신호(DTVCC)가 입력되면 전력 소모가 심한 특정 동작을 수행하지 않고 대기 모드로 설정되도록 내부 회로 그룹(330)을 제어하고, 로우 레벨의 감지 신호(DTVCC)가 입력되면 전력 소모가 심한 특정 동작을 수행하도록 내부 회로 그룹(330)을 제어한다.
이하에, 제어 회로(320)의 동작에 대해 좀 더 상세히 설명하기로 한다.
도 4를 참조하면, 전원 전압(VCCE 또는 VCCI)이 목표 전압(Min.Limit)보다 낮은 경우, 하이 레벨의 감지 신호(DTVCC)가 출력되고, 전원 전압(VCCE 또는 VCCI)이 목표 전압(Min.Limit) 이상인 경우, 로우 레벨의 감지 신호(DTVCC)가 출력되는 것을 볼 수 있다.
제어 회로(320)는 플래그(flag) 신호를 통해 감지 신호(DTVCC)의 상태 즉, 감지 신호(DTVCC)가 하이 레벨인지 로우 레벨인지를 체크하도록 구성된다.
메모리 칩의 동작 중에는 동작을 수행하지 않고 대기하는 것이 허용되는 동작도 있지만, 동작을 수행하지 않고 대기하는 것이 허용되지 않는 동작도 있다. 이처럼 동작 수행의 유예가 허용되는 구간과 허용되지 않는 구간이 정해져 있기 때문에, 제어 회로(320)는 동작 수행의 유예가 허용되는 동작의 경우에, 그 동작을 수행하기 전에 플래그 신호를 통해 감지 신호(DTVCC)가 하이 레벨인지 로우 레벨인지를 체크한다. 즉, 동작이 수행되는 시점이 메모리 셀의 동작에 영향을 미치지 않는 동작의 바로 전에 플래그를 설정한다.
따라서 제어 회로(320)는 유예가 허용되는 동작 수행 이전에 플래그를 확인하고, 그 때 감지 신호(DTVCC)가 하이 레벨이면 특정 동작을 수행하지 않고 대기하도록 제어하고, 플래그 확인 결과 감지 신호(DTVCC)가 로우 레벨이면 특정 동작을 수행하도록 제어한다.
도 5는 본 발명의 실시예에 따른 멀티 칩 패키지 장치의 동작 방법을 설명하는 흐름도이다.
도 5을 참조하면, 본 발명의 실시예에 따른 멀티 칩 패키지 장치의 동작 방법에서는 우선 전원 전압이 다수의 메모리 칩들로 공급되고, 각 메모리 칩은 공유하는 전원 전압의 레벨(VCCE)을 감지한다(단계 510).
다음으로, 전원 전압의 레벨과 목표 전압 레벨을 비교하여 감지 신호(DTVCC)를 생성한다(단계 520).
그 다음, 감지 신호(DTVCC)를 체크한다(단계 530). 감지 신호(DTVCC)는 각 메모리 칩이 전류 소모가 심한 동작을 수행하기 이전에 체크된다.
체크된 감지 신호(DTVCC)가 로우 레벨이면, 전원 전압이 목표 전압보다 높은 것이므로, 이 때는 동작을 수행하고(단계 540), 종료한다.
체크된 감지 신호(DTVCC)가 하이 레벨이면, 전원 전압이 목표 전압보다 낮은 것이므로, 이 때는 동작을 수행하지 않고(동작 대기(Halt), 단계 550), 전원 전압이 목표 전압보다 높아질 때까지 대기한다.
이와 같이, 전류를 많이 사용하는 동작의 앞 부분에 본 발명의 실시예에 따른 전압 강하 체크 알고리즘을 삽입하여, 전압 강하가 감지되면 해당 동작의 수행을 중지(halt)하고, 전원 전압이 정상 레벨이 될 때 해당 동작을 수행함으로써 피크 전류(또는 피크 파워)를 감소시킬 수 있고, 전원 전압의 급격한 강하를 막을 수 있다.
도 6은 본 발명의 제2 실시예에 따른 멀티 칩 패키지 장치를 설명하는 블록도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 멀티 칩 패키지 장치는 전압 공급 회로(110), 전압 감지 회로(310), 및 다수의 메모리 칩(120<1>~150<n>)을 포함한다.
전압 공급 회로(110)는 전원 전압을 출력하도록 구성된다.
전압 감지 회로(310)는 전원 전압과 목표 전압을 비교하여 전원 전압이 목표 전압보다 낮으면, 감지 신호를 출력하도록 구성된다.
다수의 메모리 칩(120<1>~150<n>)은 전원 전압에 의해 동작하며, 감지 신호가 입력되는 동안 대기 모드로 설정되도록 구성된다.
본 발명의 제2 실시예에 따른 멀티 칩 패키지 장치는 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치와는 달리, 전압 감지 회로(310)가 메모리 칩 외부에 존재하며, 다수의 메모리 칩(120<1>~150<n>)이 전압 감지 회로(310)를 공유한다. 따라서 메모리 칩 내부에 전압 감지 회로(310)가 구비되지 않아도 되므로 면적 효율 면에서 유리하다.
이 실시예에서는 전압 감지 회로(310)만이 외부에 존재하는 경우를 설명하였으나, 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치에서 메모리 칩에 내에 구비되는 것으로 설명한 제어 회로 또한 각 메모리 칩이 공유하도록 외부에 구비될 수 있다.
또한 전압 감지 회로(310)와 제어 회로의 기능이 외부 컨트롤러(미도시) 내에 구현될 수도 있다. 이 경우에 외부 컨트롤러는 모든 메모리 칩의 동작을 제어하도록 구성되며, 특정 메모리 칩에서 전류 소모가 큰 동작을 실시하기 전에 전압 레벨을 감지하여 전류 소모가 큰 동작을 대기시킬 수 있다. 이를 위해 외부 컨트롤러는 각 메모리 칩이 어떤 동작을 실시하는지를 알아야 한다. 따라서 외부 컨트롤러와 각 메모리 칩 사이의 예를 들면 프로토콜(규약) 등을 통해 외부 컨트롤러에 의한 각 메모리 칩의 동작 제어가 가능해질 수 있다.
본 발명의 일 실시예에서와 마찬가지로, 전압 감지 회로(310)는 목표 전압 레벨에 해당하는 전압을 생성하도록 구성되는 기준 전압 생성 회로와, 전원 전압과 목표 전압을 비교하여 감지 신호를 출력하도록 구성되는 비교회로를 포함할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 멀티 칩 패키지 장치를 설명하는 블록도이다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 멀티 칩 패키지 장치는 전압 공급 회로(110), 다수의 메모리 칩 그룹들(120~150), 및 전압 감지 회로들(310<1>~310<4>)을 포함한다.
전압 공급 회로(110)는 전원 전압을 출력하도록 구성된다.
다수의 메모리 칩 그룹들(120~150)은 전원 전압에 의해 동작하는 메모리 칩들(120<1>~120<n>, 130<1>~130<n>, 140<1>~140<n>, 150<1>~150<n>)을 각각 포함한다.
전압 감지 회로들(310<1>~310<4>)은 각 메모리 칩 그룹들(120~150)에 연결되며, 메모리 칩 그룹들(120~150)로 각각 공급되는 전원 전압을 목표 전압과 비교하여, 전원 전압이 목표 전압보다 낮으면 메모리 칩 그룹의 메모리 칩들(120<1>~150<n>)로 감지 신호를 출력하도록 구성된다.
메모리 칩 그룹의 메모리 칩들(120<1>~150<n>)은 감지 신호가 입력되는 동안 대기 모드로 설정되도록 구성된다.
본 발명의 제3 실시예에 따른 멀티 칩 패키지 장치는 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치와는 달리, 전압 감지 회로(310)가 각 메모리 칩 그룹(120~150)에 각각 연결되며, 메모리 칩 그룹(120~150) 내의 다수의 메모리 칩(120<1>~120<n>, 130<1>~130<n>, 140<1>~140<n>, 150<1>~150<n>)이 전압 감지 회로(310)를 공유한다. 따라서 메모리 칩 내부에 전압 감지 회로(310)가 구비되지 않아도 되므로 면적 효율 면에서 유리하다.
본 발명의 제2 실시예에 따른 멀티 칩 패키지 장치에서와 같이, 이 실시예에서도 본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치에서 메모리 칩에 내에 구비되는 것으로 설명한 제어 회로가 각 메모리 칩 그룹(120~150)에 공통으로 외부에 구비될 수 있다.
또한 전압 감지 회로(310)와 제어 회로의 기능이 다수의 외부 컨트롤러(미도시) 내에 구현될 수도 있다. 이 경우에 각 메모리 칩 그룹에 연결되는 외부 컨트롤러는 각 메모리 칩 그룹 내에 포함되는 다수의 메모리 칩들의 동작을 제어하며, 특정 메모리 칩에서 전류 소모가 큰 동작을 실시하기 전에 전압 레벨을 감지하여 전류 소모가 큰 동작을 대기시킬 수 있다. 이를 위해 각 외부 컨트롤러는 각 메모리 칩 그룹 내의 메모리 칩들이 어떤 동작을 실시하는 지를 알아야 한다. 따라서 외부 컨트롤러와 각 메모리 칩 그룹 내의 메모리 칩들 사이의 예를 들면 프로토콜(규약) 등을 통해 외부 컨트롤러에 의한 각 메모리 칩 그룹 내의 메모리 칩들의 동작 제어가 가능해질 수 있다.
본 발명의 제1 실시예에 따른 멀티 칩 패키지 장치에서와 마찬가지로, 전압 감지 회로(310)는 목표 전압 레벨에 해당하는 전압을 생성하도록 구성되는 기준 전압 생성 회로와, 전원 전압과 목표 전압을 비교하여 감지 신호를 출력하도록 구성되는 비교회로를 포함할 수 있다.
도 8은 도 5의 멀티 칩 패키지 장치의 동작 방법에 사용되는 알고리즘이 프로그램 동작 중 수행되는 것을 나타내는 블록도이고, 도 9는 도 5의 멀티 칩 패키지 장치의 동작 방법에 사용되는 알고리즘이 캐시 동작 중 수행되는 것을 나타내는 블록도이다.
위에서 설명한 바와 같이, 전류가 많이 소모되는 동작을 수행하기 전에 본 발명의 실시예에 따른 전압 강하 체크 알고리즘을 이용하여 전압 강하를 체크한다.
전압 강하 체크는 소모되는 전류가 25mA 이상 되는 구간에서 수행될 수 있다.
도 8을 참조하면, 프로그램 동작의 경우에는, 비트라인 설정(BL Setup) 구간, 패스전압 상승(VPASS rising) 구간, 프로그램/소거 전압 상승(VPE rising) 구간, 고전압 디스차지(HV discharge) 구간, 비트라인 디스차지(BL discharge) 구간에서 전류 소모가 크기 때문에 이들 구간 직전에 전압 강하 여부에 대한 감지 신호(DTVCC)를 체크한다.
도 9를 참조하면, 캐시(Cache) 동작의 경우에는 외부 레디(external ready) 상태에 진입하는 시점에 전류 소모가 크기 때문에 그 이전 시점에 전압 강하 여부에 대한 감지 신호(DTVCC)를 체크한다.
도 8과 도 9에서 설명한 프로그램 동작 또는 캐시 동작 이외에 비트라인의 프리차지 동작(Bitline-Precharge) 역시 많은 전류를 소모시키는 동작이다.
비트라인의 프리차지 동작 역시 대량의 전류를 소모하여 패키지 장치 내부의 전압 강하에 의한 장치 오동작의 가능성이 크다. 이에 대한 대안으로 비트라인을 몇 개의 그룹으로 나누어 시간을 두고 순차적으로 프리차지시키는 방법이 사용될 수 있다. 이는 분산 원리에 의해 소모 전류를 감소시키므로 전원 전압의 과도한 강하를 막는 효과가 있다.
이 방법 외에 본 발명의 실시예에 따른 전압 강하 체크 알고리즘을 사용하여, 비트라인 프리차지 동작 수행 전에 전원 전압 레벨을 체크함으로써, 전압 레벨이 정상화된 이후에 비트라인 프리차지 동작이 수행되도록 하여 소모 전류를 감소시키고 전원 전압의 과도한 강하를 막을 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 전압 공급 회로
120, 130, 140, 150, 300: 메모리 칩
310: 전압 감지 회로
314: 기준 전압 생성 회로
316: 비교 회로
320: 제어 회로
330: 내부 회로 그룹

Claims (16)

  1. 전원 전압을 출력하도록 구성되는 전압 공급 회로; 및
    상기 전압 공급 회로에 병렬로 연결되어 상기 전압 공급 회로로부터 상기 전원 전압을 공급받고, 전류 소모량이 기준치 이상인 동작을 수행하기 전에 상기 전원 전압의 레벨을 체크하여, 상기 전원 전압이 목표 전압보다 낮으면, 상기 전원 전압이 상기 목표 전압보다 높아질 때까지 대기 모드로 설정되도록 구성되는 다수의 메모리 칩을 포함하는 멀티 칩 패키지 장치.
  2. 제1항에 있어서, 상기 메모리 칩은
    상기 전원 전압의 레벨을 감지하고, 상기 전원 전압과 상기 목표 전압을 비교하여 상기 전원 전압이 상기 목표 전압보다 낮으면, 감지 신호를 출력하도록 구성되는 전압 감지 회로; 및
    상기 감지 신호에 따라 대기 모드로 설정되도록 내부 회로 그룹을 제어하는 제어회로를 포함하는 멀티 칩 패키지 장치.
  3. 제2항에 있어서, 상기 전압 감지 회로는
    상기 목표 전압 레벨에 해당하는 전압을 생성하도록 구성되는 기준 전압 생성 회로; 및
    상기 전원 전압과 상기 목표 전압을 비교하여 상기 감지 신호를 출력하도록 구성되는 비교회로를 포함하는 멀티 칩 패키지 장치.
  4. 제2항에 있어서, 상기 제어회로는
    상기 메모리 칩이 전류 소모량이 기준치 이상인 동작을 수행하기 이전 시점에 플래그를 설정하고, 상기 플래그 신호에 따라 상기 감지 신호를 체크하도록 구성되는 멀티칩 패키지 장치.
  5. 제2항에 있어서, 상기 전압 감지 회로는
    상기 전원 전압이 상기 목표 전압보다 낮은 경우, 하이 레벨의 감지 신호를 출력하고,
    상기 전원 전압이 상기 목표 전압 이상인 경우, 로우 레벨의 감지 신호를 출력하도록 구성되는 멀티칩 패키지 장치.
  6. 제5항에 있어서, 상기 제어회로는
    상기 하이 레벨의 감지 신호가 입력되면 대기 모드로 설정되도록 상기 내부 회로 그룹을 제어하고, 상기 로우 레벨의 감지 신호가 입력되면 동작을 수행하도록 상기 내부 회로 그룹을 제어하는 멀티 칩 패키지 장치.
  7. 제1항에 있어서, 상기 전류 소모량이 기준치 이상인 동작은
    비트라인 프리차지 동작을 포함하는 멀티 칩 패키지 장치.
  8. 전원 전압을 출력하도록 구성되는 전압 공급 회로;
    상기 전원 전압과 목표 전압을 비교하여 상기 전원 전압이 상기 목표 전압보다 낮으면, 감지 신호를 출력하도록 구성되는 전압 감지 회로; 및
    상기 전원 전압에 의해 동작하며, 상기 감지 신호가 입력되는 동안 대기 모드로 설정되도록 구성되는 다수의 메모리 칩을 포함하는 멀티 칩 패키지 장치.
  9. 제8항에 있어서, 상기 전압 감지 회로는
    상기 목표 전압 레벨에 해당하는 전압을 생성하도록 구성되는 기준 전압 생성 회로; 및
    상기 전원 전압과 상기 목표 전압을 비교하여 상기 감지 신호를 출력하도록 구성되는 비교회로를 포함하는 멀티 칩 패키지 장치.
  10. 제8항에 있어서, 상기 메모리 칩은
    상기 감지 신호에 따라 대기 모드로 설정되도록 내부회로 그룹을 제어하는 제어회로를 포함하고,
    상기 제어 회로는 상기 메모리 칩이 전류 소모량이 기준치 이상인 동작을 수행하기 이전 시점에 플래그를 설정하고, 상기 플래그 신호에 따라 상기 감지 신호를 체크하도록 구성되는 멀티 칩 패키지 장치.
  11. 전원 전압을 출력하도록 구성된 전압 공급 회로;
    상기 전원 전압에 의해 동작하는 메모리 칩들을 각각 포함하는 다수의 메모리 칩 그룹들; 및
    상기 메모리 칩 그룹들로 각각 공급되는 전원 전압을 목표 전압과 비교하여, 상기 전원 전압이 상기 목표 전압보다 낮으면 메모리 칩 그룹의 메모리 칩들로 감지 신호를 출력하도록 구성된 전압 감지 회로들을 포함하며,
    상기 메모리 칩 그룹의 상기 메모리 칩들은 상기 감지 신호가 입력되는 동안 대기 모드로 설정되도록 구성되는 멀티 칩 패키지 장치.
  12. 제11항에 있어서, 상기 전압 감지 회로는
    상기 목표 전압 레벨에 해당하는 전압을 생성하도록 구성된 기준 전압 생성 회로; 및
    상기 전원 전압과 상기 목표 전압을 비교하여 상기 감지 신호를 출력하도록 구성된 비교회로를 포함하는 멀티 칩 패키지 장치.
  13. 제11항에 있어서, 상기 메모리 칩은
    상기 감지 신호에 따라 대기 모드로 설정되도록 내부회로 그룹을 제어하는 제어회로를 포함하고,
    상기 제어 회로는 상기 메모리 칩이 전류 소모량이 기준치 이상인 동작을 수행하기 이전 시점에 플래그를 설정하고, 상기 플래그 신호에 따라 상기 감지 신호를 체크하도록 구성되는 멀티 칩 패키지 장치.
  14. 전원 전압이 다수의 메모리 칩들로 공급되는 단계;
    상기 메모리 칩들마다 전류 소모량이 기준치 이상인 동작을 수행하기 전에, 상기 전원 전압의 레벨을 체크하는 단계;
    상기 전원 전압이 목표 전압보다 낮으면 전류 소모량이 기준치 이상인 동작을 수행하려는 메모리 칩이 대기모드로 설정되는 단계; 및
    상기 전원 전압이 상기 목표 전압보다 높으면 상기 전류 소모량이 기준치 이상인 동작이 수행되는 단계를 포함하는 멀티 칩 패키지 장치의 동작 방법.
  15. 제14항에 있어서, 상기 전원 전압의 레벨을 체크하는 단계는
    상기 전원 전압의 레벨을 감지하고, 상기 전원 전압과 상기 목표 전압을 비교하여 감지 신호를 생성하는 단계; 및
    상기 감지 신호를 체크하는 단계를 포함하는 멀티 칩 패키지 장치의 동작 방법.
  16. 제14항에 있어서, 상기 전류 소모량이 기준치 이상인 동작은
    비트라인 프리차지 동작을 포함하는 멀티 칩 패키지 장치의 동작 방법.
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