KR100715147B1 - 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치 - Google Patents

전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치 Download PDF

Info

Publication number
KR100715147B1
KR100715147B1 KR1020050093662A KR20050093662A KR100715147B1 KR 100715147 B1 KR100715147 B1 KR 100715147B1 KR 1020050093662 A KR1020050093662 A KR 1020050093662A KR 20050093662 A KR20050093662 A KR 20050093662A KR 100715147 B1 KR100715147 B1 KR 100715147B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
internal power
chip
active
Prior art date
Application number
KR1020050093662A
Other languages
English (en)
Other versions
KR20070038586A (ko
Inventor
권오석
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050093662A priority Critical patent/KR100715147B1/ko
Priority to JP2006259417A priority patent/JP4959268B2/ja
Priority to US11/542,105 priority patent/US7573774B2/en
Priority to DE102006048319.7A priority patent/DE102006048319B4/de
Publication of KR20070038586A publication Critical patent/KR20070038586A/ko
Application granted granted Critical
Publication of KR100715147B1 publication Critical patent/KR100715147B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

전류소모를 감소시키는 내부전원전압 발생회로를 가지는 멀티칩 반도체 메모리 장치가 게시된다. 본 발명의 멀티칩 반도체 메모리 장치는 각각이 독립적으로 외부전원전압을 내부전원전압으로 변환하는 액티브 내부전원전압 발생회로를 포함하는 복수개의 메모리칩들로서, 소정의 칩 인에이블 신호를 공유하는 상기 복수개의 메모리칩들을 구비한다. 상기 복수개의 메모리칩들 중 어느 하나의 메모리칩이 소정의 액티브 구간에 있는 동안에, 다른 메모리칩의 상기 액티브 내부전원전압 발생회로는 디스에이블된다. 본 발명의 멀티칩 반도체 메모리 장치에 의하면, 내장되는 모든 메모리칩의 액티브 내부전원전압 발생회로가 인에이블되는 종래기술에 비하여, 소모 전력이 현저히 감소된다.
액티브, 내부전원전압, 전력소모, 반도체, 비지표시신호

Description

전류소모를 감소시키는 내부전원전압 발생회로를 가지는 멀티칩 반도체 메모리 장치{Multi-Chip Semiconductor Memory Device having Internal Power Voltage Generating Circuit with reducing current consumption}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 멀티칩 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 멀티칩 반도체 메모리 장치에서, 액티브 내부전원전압 발생회로의 인에이블 구간을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 멀티칩 반도체 메모리 장치를 나타내는 블락도이다.
도 4는 도 3의 변환제어회로를 구체적으로 나타내는 회로도이다.
도 5는 도 4의 변환제어회로에서의 각 신호의 타이밍도로서, 자신의 메모리칩이 비선택되는 경우를 나타낸다.
도 6은 도 4의 변환제어회로에서의 각 신호의 타이밍도로서, 자신의 메모리칩이 선택되는 경우를 나타낸다.
도 7은 도 3의 액티브 내부전원전압 발생회로를 구체적으로 나타내는 도면이 다.
도 4
본 발명은 복수개의 메모리칩을 가지는 멀티칩 반도체 메모리 장치에 관한 것으로서, 특히 각각이 독립적으로 외부전원전압을 내부전원전압으로 변환하는 액티브 내부전원전압 발생회로를 포함하는 복수개의 메모리칩을 가지는 멀티칩 반도체 메모리 장치에 관한 것이다.
메모리칩에는, 외부전원전압을 낮은 레벨의 내부전원전압으로 변환하여 발생하는 내부전원전압 발생회로가 내장된다. 이와 같은 내부전원전압 발생회로에 의하여, 소모전력이 감소될 수 있다. 또한, 외부전원전압이 변화되더라도, 내부전원전압은 비교적 일정하게 유지되므로, 메모리칩은 일정한 동작전압을 유지할 수 있다. 일반적으로, 외부전원전압의 공급에 의하여 구동되는 소용량의 스탠바이 내부전원전압 발생회로와 액티브 시에 인에이블되는 대용량의 액티브 내부전원전압 발생회로가, 하나의 메모리칩 내에 내장된다.
한편, 최근의 전자기기들은 반도체 산업의 발전 및 사용자의 요구에 따라 더욱 소형화 및 경량화되고 있다. 이에 따라, 하나의 패키지 내에 복수개의 메모리칩들이 탑재되는 멀티칩 반도체 메모리 장치가 개발되었다.
도 1은 종래의 멀티칩 반도체 메모리 장치를 나타내는 도면이다. 도 1에 도시되는 바와 같이, 멀티칩 반도체 메모리 장치에는, 복수개의 메모리칩들(10<1:n>)이 탑재된다. 그리고, 상기 복수개의 메모리칩들(10)은 칩 인에이블 신호(/CE)를 공유한다. 상기 메모리칩들(10) 각자는 외부전원전압(EVC)를 내부전원전압(IVC)으로 변환하는 액티브 내부전원전압 발생회로(11) 및 스탠바이 내부전원전압 발생회로(13)를 내장한다. 상기 각 메모리칩들(10)의 비지표시신호 발생회로(15)는, 상기 메모리칩들(10)에 의하여 공유되는 비지표시신호(RNB)를 발생한다. 그리고, 상기 각 메모리칩들(10)의 제어신호 발생회로(17)는, 외부명령(COMM) 및 칩선택정보(CSIF)에 따라, 각자의 비지표시신호 발생회로(15)를 제어하는 동작 제어신호들(RCON)을 발생한다.
그런데, 종래의 멀티칩 반도체 메모리 장치에서는, 도 2에 도시되는 바와 같이, 액티브 내부전원전압 발생회로(11)들의 인에이블 여부는 상기 칩 인에이블 신호(/CE)에 의해서 제어된다. 그러므로, 종래의 멀티칩 반도체 메모리 장치에서는, 하나의 메모리칩(10)만이 실제적으로 액티브 구간에 있음에도 불구하고, 나머지 메모리칩(10)들의 액티브 내부전원전압 발생회로(11)들도 모두 인에이블된다.
따라서, 종래의 멀티칩 반도체 메모리 장치에서는, 불필요한 액티브 내부전원전압 발생회로의 전류소모가 발생된다는 문제점이 발생된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 불필요한 액티브 내부전원전압 발생회로의 전류소모를 감소시킬 수 있는 멀티칩 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 멀티칩 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 멀티칩 반도체 메모리 장치는 소정의 칩 인에이블 신호를 공유하며, 자신에 대응하는 칩선택정보에 따라 선택적으로 액티브 구간이 수행되는 복수개의 메모리칩들을 구비한다. 상기 복수개의 메모리칩들 각각은 외부전원전압을 내부전원전압으로 변환하여, 자신이 내장되는 상기 메모리칩에 상기 내부전원전압을 제공하는 액티브 내부전원전압 발생회로로서, 소정의 구동제어신호의 비활성화에 의하여 디스에이블되는 상기 액티브 내부전원전압 발생회로; 및 상기 구동제어신호를 발생하는 변환제어회로를 구비한다. 그리고, 상기 구동제어신호는 상기 복수개의 메모리칩들 중 어느 하나의 다른 메모리칩이 액티브 구간에 있는 동안에, 비활성화된다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 멀티칩 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 멀티칩 반도체 메모리 장치는 각각이 독립적으로 외부전원전압을 내부전원전압으로 변환하여 외부전원전압을 내부전원전압으로 변환하는 액티브 내부전원전압 발생회로를 포함하는 복수개의 메모리칩들로서, 소정의 칩 인에이블 신호를 공유하며, 자신에 대응하는 칩선택정보에 따라 선택적으로 액티브 구간이 수행되는 상기 복수개의 메모리칩들로서, 상기 액티브 내부전원전압 발생회로는 자신이 내장되는 상기 메모리칩에 상기 내부전원전압을 제공하는 상기 복수개의 메모리칩들을 구비한다. 그리고, 상기 복수개의 메모리칩들 중 어느 하나의 메모리칩이 소정의 액티브 구간에 있는 동안에, 다른 메모리칩의 상기 액티브 내부전원전압 발생회로는 디스에이블된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 명세서에서, '비지구간'에서는, 해당하는 메모리칩에서 데이터선의 데이터를 이용하여 메모리셀이 프로그램 또는 소거하거나, 메모리셀의 데이터가 데이터선으로 독출되는 '비지동작'이 수행된다. 그리고, '커맨드 입력구간'에서는, 해당하는 메모리칩에서 커맨드(command)가 입력되는 '커맨드 입력동작'이 수행된다.
본 명세서에서는, 상기 '비지동작'과 상기 '커맨드 입력동작'은 다같이 '액티브 동작'으로 통칭될 수 있으며, 상기 '비지구간' 및 상기 '커맨드 입력구간'은 '액티브 구간'으로 통칭될 수 있다.
본 명세서에서, 복수개의 메모리칩들은 '불휘발성 메모리'로 구현되는 실시예가 도시되고 기술된다. 그러나, 본 발명의 기술적 사상은 메모리칩이 불휘발성 메모리로 구현되는 실시예에 한정되는 것은 아니며, 디램 등에도 적용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
본 명세서의 각 도면에서, 동일한 구성요소 및 신호에 대해서는 동일한 참조부호 또는 참조번호가 부가된다. 다만, 구별이 필요한 경우에는, 참조부호 또는 참조번호 뒤에 < >가 부가되며, < >에 구별번호에 포함된다.
도 3은 본 발명의 일실시예에 따른 멀티칩 반도체 메모리 장치를 나타내는 블락도이다. 도 3을 참조하면, 본 발명의 멀티칩 반도체 메모리 장치는 복수개의 메모리칩들(100)을 포함한다. 바람직하기로는, 상기 메모리칩들(100)은 불휘발성 메모리이다.
상기 복수개의 메모리칩들(100)은 칩 인에이블 신호(/CE)를 공유한다. 따라서, 상기 칩 인에이블 신호(/CE)가 "L"로 활성화되면, 상기 복수개의 메모리칩들(100) 모두가 인에이블된다. 또한, 상기 복수개의 메모리칩들(100)은 외부 명령(COMM)을 공유하며, 대응하는 칩선택정보(CSIF)에 따라 선택적으로 액티브 구간이 수행된다.
상기 메모리칩들(100) 각자는, '액티브 구간'에서, "L"로 활성화되는 비지표시신호(/RNB)를 발생한다. 이때, 상기 비지표시신호(/RNB)는 공유적으로 연결된다. 그러므로, 상기 메모리칩들(100) 중 어느 하나가 비지동작을 수행하면, 상기 비지표시신호(/RNB)는 "L"로 활성화된다.
또한, 상기 메모리칩들(100)은, 도면에 도시되는 바와 같이, 공유적으로 연결되는 상기 비지표시신호(/RNB)에 의하여 제어된다.
도 3을 계속 참조하면, 상기 메모리칩들(100) 각각에는, 각자의 제어신호 발생회로(110), 비지표시 발생회로(130), 액티브 내부전원전압 발생회로들(150) 및 스탠바이 내부전원전압 발생회로(170)가 포함된다.
각 메모리칩들(100)의 제어신호 발생회로(110)는, 상기 외부명령(COMM) 및 대응하는 칩선택정보(CSIF)에 따라, 각자의 선택표시신호(SEDP) 및 비지제어신호군 (RCON)을 발생한다. 상기 비지제어신호군(RCON)은 상기 비지표시 발생회로(130)에 제공된다. 그리고, 상기 선택표시신호(SEDP)는, 해당되는 메모리칩(100)이 선택되는 경우에, 상기 액티브 구간을 포함하는 구간에서 "H"로 활성화된다.
상기 메모리칩들(100)에 내장되는 비지표시신호 발생회로(130)는 상기 비지표시신호(/RNB)를 공유적으로 발생한다.
상기 메모리칩들(100)의 변환제어회로(130)는 상기 칩 인에이블 신호(/CE)와 상기 비지표시신호(/RNB)를 공유적으로 수신한다. 그리고, 상기 변환제어회로(130)는, 각자의 선택표시신호(SEDP)를 수신하며, 각자의 구동제어신호(VDCN)를 발생한다.
도 4는 도 3의 변환제어회로(150)를 구체적으로 나타내는 회로도이다. 도 4를 참조하면, 상기 변환제어회로(150)는 제1 논리수단(151) 및 제2 논리수단(153)을 구비한다.
상기 제1 논리수단(151)은 상기 칩 인에이블 신호(/CE), 상기 비지표시신호(/RNB) 및 자신에 대응하는 상기 선택표시신호(SEDP)을 논리합 반전하여, 표시응답신호(/REDP)를 발생한다. 그러므로, 상기 칩 인에이블 신호(/CE) 및 상기 비지표시신호(/RNB)가 "L"로 활성화 상태에서, 자신의 메모리칩(100)의 선택여부에 대한 정보를 포함하는 선택표시신호(SEDP)가 "L"로 비활성화되는 동안에는, 상기 표시응답신호(/REDP)는 "H"로 비활성화된다.
상기 제2 논리수단(153)은 상기 칩 인에이블 신호(/CE)와 상기 표시응답신호(/REDP)을 논리합 반전하여, 상기 구동제어신호(VDCN)를 출력한다. 그러므로, 상기 칩 인에이블 신호(/CE)가 "H"의 비활성화 상태이거나, 상기 표시응답신호(/REDP1)가 "H"의 비활성화 상태로 되면, 상기 구동제어신호(VDCN)는 "L"로 디스에이블된다.
상기 구동제어신호(VDCN)의 논리상태를 정리하면, 다음과 같다.
먼저, 자신의 메모리칩이 비선택되는 경우에서, 상기 구동제어신호(VDCN)는, 도 5에 도시되는 바와 같은 논리상태를 가진다. 여기서, 상기 선택표시신호(SEDP)는 계속 "L"를 유지한다.
준비구간(p51)에서는, 상기 칩 인에이블 신호(/CE)가 "L"로 인에이블되지만, 비지표시신호(/RNB)는 "H"상태를 유지된다. 이때, 상기 구동제어신호(VDCN)는 "H"로 활성화된다. 즉, 내장되는 메모리칩들(100) 모두가, 인에이블된 상태에서 아직 액티브 동작을 수행하지 않고 있는 구간에서, 상기 구동제어신호(VDCN)는 "H"로 활성화된다.
그리고, 비지구간(본 명세서에서는, 액티브 구간에 해당됨, p52)에서는, 상기 칩 인에이블 신호(/CE) 및 상기 비지표시신호(/RNB)가 "L"로 활성화된다. 이때, 상기 구동제어신호(VDCN)는 "L"로 비활성화된다. 즉, 다른 메모리칩들(100) 중의 어느 하나가 액티브 동작을 수행하는 경우에는, 비선택되는 메모리칩(100)의 상기 구동제어신호(VDCN)는 "L"로 비활성화된다.
다음으로, 자신의 메모리칩이 선택되는 경우에서, 상기 구동제어신호(VDCN)는, 도 6에 도시되는 바와 같은 논리상태를 가진다. 이때, 상기 선택표시신호(SEDP)는, 상기 비지표시신호(/RNB)가 "L"로 활성화되는 구간을 포함하는 구간에 서, "H"로 유지된다. 이 경우에는, 준비구간(p61) 및 비지 구간(p62)을 계속하여, 상기 구동제어신호(VDCN)는 "H"로 유지된다.
결과적으로, 자신의 메모리칩이 선택되는 경우에는, 상기 비지표시신호(/RNB)가 "L"로 활성화되는 구간에서, 상기 구동제어신호(VDCN)는 "H"로 활성화된다. 반면에, 자신의 메모리칩이 비선택되는 경우에는, 상기 비지표시신호(/RNB)가 "L"로 활성화되는 구간에서, 상기 구동제어신호(VDCN)는 "L"로 비활성화된다.
다시 도 3을 참조하면, 상기 액티브 내부전원전압 발생회로(170)는 외부전원전압(EVC)을 내부전원전압(IVC)으로 변환한다. 이때, 상기 액티브 내부전원전압 발생회로(170)는 각자의 구동제어신호(VDCN)에 의하여 제어된다. 즉, 상기 액티브 내부전원전압 발생회로(170)는, 대응하는 구동제어신호(VDCN)가 "L"로 비활성화 상태인 경우, 디스에이블된다.
도 7은 도 3의 액티브 내부전원전압 발생회로(170)를 구체적으로 나타내는 도면이다. 도 7을 참조하면, 상기 액티브 내부전원전압 발생회로(170)는 구체적으로 비교기(171) 및 피모스 트랜지스터(173)를 포함한다.
상기 비교기(171)는, 구동제어신호(VDCN1)가 "H" 상태일 때, 인에이블된다. 이때, 상기 비교기(171)는 상기 내부전원전압(IVC)을 소정의 기준전압(VREF)와 비교한다. 그리고, 상기 피모스 트랜지스터(173)는 상기 비교기(171)의 출력신호(N172)에 게이팅되어, 외부전원전압(EVC)으로부터 내부전원전압(IVC)으로 전류를 공급한다. 따라서, 상기 액티브 내부전원전압 발생회로(170)에 의하여, 상기 외부전원전압(EVC)은 상기 기준전압(VREF)과 동일한 레벨을 가지도록 제어되는 상기 내 부전원전압(IVC)으로 변환된다.
한편, 구동제어신호(VDCN)가 "L" 상태일 때, 상기 비교기(171)는 디스에이블된다. 이때, 상기 비교기(171)의 출력신호(N172)는 "H" 상태로 되어, 상기 피모스 트랜지스터(173)는 오프(off) 상태로 된다. 따라서, 상기 액티브 전원전압 발생회로(170)는 디스에이블되며, 내부전원전압(IVC)은 제어되지 않는다.
결과적으로, 본 발명의 멀티칩 반도체 메모리 장치에 의하면, 각 메모리칩에 내장되는 액티브 내부전원전압 발생회로는, 다른 메모리칩이 선택되어 액티브 동작을 수행하는 동안에는, 디스에이블된다.
예를 들어, 메모리칩(100<1>)이 상기 액티브 동작을 수행하는 동안에는, 메모리칩(100<1>)의 구동제어신호(VDCN<1>)는 "H"로 활성화되며, 메모리칩(100<1>)의 액티브 내부전원전압 발생회로(170<1>)는 인에이블된다. 하지만, 나머지 메모리칩들(100<2> 내지 100<n>)의 구동제어신호(VDCN<2> 내지 VDCN<n>)는 "L"로 비활성화되며, 액티브 내부전원전압 발생회로(170<2> 내지 170<n>)는 디스에이블된다.
따라서, 도 3에 도시되는 본 발명의 멀티칩 반도체 메모리 장치에서는, 실질적으로 액티브 동작을 수행하지 않는 메모리칩들에서는, 액티브 내부전원전압 발생회로가 디스에이블된다.
그러므로, 본 발명의 멀티칩 반도체 메모리 장치에 의하면, 내장되는 모든 메모리칩의 액티브 내부전원전압 발생회로가 인에이블되는 종래기술에 비하여, 소모 전력이 현저히 감소된다.
다시 도 3을 참조하면, 상기 스탠바이 내부전원전압 발생회로(190)는 외부전 원전압(EVC)을 내부전원전압(IVC)으로 변환한다. 이때, 상기 스탠바이 내부전원전압 발생회로(190)는 외부전원전압(EVC)가 제공되면, 인에이블된다.
상기 스탠바이 내부전원전압 발생회로(190)는, 상기 액티브 내부전원전압 발생회로(170)에 비하여, 현저히 적은 용량으로 상기 내부전원전압(IVC)를 발생한다. 또한, 상기 액티브 내부전원전압 발생회로(170)는 구동시에 사대적으로 큰 소모전력이 발생하는 반면에, 상기 스탠바이 내부전원전압 발생회로(190)는 상대적으로 적은 소모 전력이 발생된다.
도 8은 본 발명의 다른 일실시예에 따른 멀티칩 반도체 메모리 장치를 나타내는 도면으로서, 도 3의 응용예이다. 도 8의 멀티칩 반도체 메모리 장치는 도 3의 멀티 반도체 메모리 장치의 유사하다. 다만, 도 3의 변환제어회로(150)는 비지표시신호(/RNB)를 공유적으로 입력하며, 또한, 상기 비지표시신호(/RNB)에 의하여 제어되는 반면에, 도 8의 변환제어회로(150)는 비지표시신호(/RNB)를 커맨드 래치 인에이블 신호(CLE)를 공유적으로 입력하면, 또한, 상기 커맨드 래치 인에이블 신호(CLE)에 제어된다.
여기서, 상기 커맨드 래치 인에이블 신호(CLE)는 해당하는 상기 메모리칩이 커맨드를 입력하는 커맨드 입력 구간에서 "H"로 활성화되는 신호이다.
도 8의 실시예에 멀티칩 반도체 메모리 장치에 의하면, 선택되는 메모리칩(200)이 커맨드를 입력하는 커맨드 입력구간에서는, 비선택되는 메모리칩들(200)의 액티브 내부전원전압 발생회로(270)는 디스에이블된다.
그러므로, 도 8의 멀티칩 반도체 메모리 장치에 의하면, 커맨드 입력 구간에 서, 내장되는 모든 메모리칩의 액티브 내부전원전압 발생회로가 인에이블되는 종래기술에 비하여, 소모 전력이 현저히 감소된다.
상기와 같은 본 발명의 멀티칩 반도체 메모리 장치에 의하면, 각 메모리칩에 내장되는 액티브 내부전원전압 발생회로는, 다른 메모리칩이 선택되어 액티브 동작을 수행하는 동안에는, 디스에이블된다.
따라서, 본 발명의 멀티칩 반도체 메모리 장치에 의하면, 내장되는 모든 메모리칩의 액티브 내부전원전압 발생회로가 인에이블되는 종래기술에 비하여, 소모 전력이 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 상기 선택표시신호는 상기 칩 인에이블 신호가 활성화된 상태에서 선택적으로 활성화되는 실시예가 도시되고 기술되었다. 하지만, 본 발명의 기술적 사상은 상기 선택표시신호가 외부에서 제공되는 칩선택정보에 따른 제어되는 내부 칩선택정보로 구현되는 실시예에 의해서도 구현될 수 있음은 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술 적 사상에 의해 정해져야 할 것이다.

Claims (14)

  1. 멀티칩 반도체 메모리 장치에 있어서,
    소정의 칩 인에이블 신호를 공유하며, 자신에 대응하는 칩선택정보에 따라 선택적으로 액티브 구간이 수행되는 복수개의 메모리칩들을 구비하며,
    상기 복수개의 메모리칩들 각각은
    외부전원전압을 내부전원전압으로 변환하여, 자신이 내장되는 상기 메모리칩에 상기 내부전원전압을 제공하는 액티브 내부전원전압 발생회로로서, 소정의 구동제어신호의 비활성화에 의하여 디스에이블되는 상기 액티브 내부전원전압 발생회로; 및
    상기 구동제어신호를 발생하는 변환제어회로를 구비하며,
    상기 구동제어신호는
    상기 복수개의 메모리칩들 중 어느 하나의 다른 메모리칩이 액티브 구간에 있는 동안에, 비활성화되는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 액티브 구간은
    해당하는 상기 메모리칩이 프로그램, 소거 및 독출 동작 중 어느 하나의 동작을 수행하는 비지 구간인 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 변환제어회로는
    상기 칩 인에이블 신호의 비활성화에 응답하여, 상기 구동제어신호를 디스에이블하도록 구동되는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 복수개의 메모리칩들은 상기 비지구간에 활성화되는 비지표시신호를 공유하며,
    상기 변환제어회로는
    소정의 표시응답신호를 발생하는 제1 논리수단으로서, 상기 표시응답신호는 상기 칩 인에이블 신호 및 상기 비지표시신호가 활성화 상태에서, 자신의 메모리칩의 선택여부에 대한 정보를 포함하는 선택표시신호에 따라 비활성화되는 상기 제1 논리수단; 및
    상기 구동제어신호를 발생하는 제2 논리수단으로서, 상기 구동제어신호는, 상기 칩 인에이블 신호가 비활성화 상태이거나 상기 표시응답신호가 비활성화 상태일 때, 디스에이블되는 것을 상기 제2 논리수단을 구비하는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 액티브 구간은
    해당하는 상기 메모리칩이 커맨드를 입력하는 커맨드 입력 구간인 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 변환제어회로는
    상기 칩 인에이블 신호의 비활성화에 응답하여, 상기 구동제어신호를 디스에이블하도록 구동되는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  7. 제5 항에 있어서,
    상기 복수개의 메모리칩들은 상기 커맨드 입력 구간에 활성화되는 커맨드 래치 신호를 공유하며,
    상기 변환제어회로는
    소정의 표시응답신호를 발생하는 제1 논리수단으로서, 상기 표시응답신호는 상기 칩 인에이블 신호 및 상기 커맨드 래치 신호가 활성화 상태에서, 자신의 메모리칩의 선택여부에 대한 정보를 포함하는 선택표시신호가 비활성화되는 동안에는 비활성화되는 상기 제1 논리수단; 및
    상기 구동제어신호를 발생하는 제2 논리수단으로서, 상기 구동제어신호는, 상기 칩 인에이블 신호가 비활성화 상태이거나 상기 표시응답신호가 비활성화 상태일 때, 디스에이블되는 것을 상기 제2 논리수단을 구비하는 것을 특징으로 하는 멀 티칩 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 복수개의 메모리칩들 각각은
    스탠바이 모드에서, 상기 외부전원전압을 상기 내부전원전압으로 변환하는 스탠바이 내부전원전압 발생회로를 더 구비하는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  9. 멀티칩 반도체 메모리 장치에 있어서,
    각각이 독립적으로 외부전원전압을 내부전원전압으로 변환하여 외부전원전압을 내부전원전압으로 변환하는 액티브 내부전원전압 발생회로를 포함하는 복수개의 메모리칩들로서, 소정의 칩 인에이블 신호를 공유하며, 자신에 대응하는 칩선택정보에 따라 선택적으로 액티브 구간이 수행되는 상기 복수개의 메모리칩들로서, 상기 액티브 내부전원전압 발생회로는 자신이 내장되는 상기 메모리칩에 상기 내부전원전압을 제공하는 상기 복수개의 메모리칩들을 구비하며,
    상기 복수개의 메모리칩들 중 어느 하나의 메모리칩이 소정의 액티브 구간에 있는 동안에, 다른 메모리칩의 상기 액티브 내부전원전압 발생회로는 디스에이블되는 것을 특징으로 멀티칩 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 액티브 구간은
    해당하는 상기 메모리칩이 프로그램, 소거 및 독출 동작 중 어느 하나의 동 작을 수행하는 비지 구간인 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 복수개의 메모리칩들 각각의 상기 액티브 내부전원전압 발생회로는
    상기 칩 인에이블 신호의 비활성화에 의하여, 디스에이블되는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 액티브 구간은
    해당하는 상기 메모리칩이 커맨드를 입력하는 커맨드 입력 구간인 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 복수개의 메모리칩들 각각의 상기 액티브 내부전원전압 발생회로는
    상기 칩 인에이블 신호의 비활성화에 의하여, 디스에이블되는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
  14. 제11 항에 있어서, 상기 복수개의 메모리칩들 각각은
    스탠바이 모드에서, 상기 외부전원전압을 상기 내부전원전압으로 변환하는 스탠바이 내부전원전압 발생회로를 더 구비하는 것을 특징으로 하는 멀티칩 반도체 메모리 장치.
KR1020050093662A 2005-10-06 2005-10-06 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치 KR100715147B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050093662A KR100715147B1 (ko) 2005-10-06 2005-10-06 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치
JP2006259417A JP4959268B2 (ja) 2005-10-06 2006-09-25 電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置
US11/542,105 US7573774B2 (en) 2005-10-06 2006-10-04 Multi-chip semiconductor memory device having internal power supply voltage generation circuit for decreasing current consumption
DE102006048319.7A DE102006048319B4 (de) 2005-10-06 2006-10-05 Multichip-Halbleiterspeicherelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050093662A KR100715147B1 (ko) 2005-10-06 2005-10-06 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20070038586A KR20070038586A (ko) 2007-04-11
KR100715147B1 true KR100715147B1 (ko) 2007-05-10

Family

ID=37910970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050093662A KR100715147B1 (ko) 2005-10-06 2005-10-06 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US7573774B2 (ko)
JP (1) JP4959268B2 (ko)
KR (1) KR100715147B1 (ko)
DE (1) DE102006048319B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180007288A (ko) * 2016-07-12 2018-01-22 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101416315B1 (ko) 2007-11-09 2014-07-08 삼성전자주식회사 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩패키지 메모리
US7934052B2 (en) 2007-12-27 2011-04-26 Pliant Technology, Inc. System and method for performing host initiated mass storage commands using a hierarchy of data structures
KR101046806B1 (ko) * 2009-05-29 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
US8910020B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
KR101893346B1 (ko) * 2011-09-02 2018-08-31 삼성전자주식회사 비휘발성 메모리 장치
US9058289B2 (en) 2011-11-07 2015-06-16 Sandisk Enterprise Ip Llc Soft information generation for memory systems
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
CN103853220B (zh) * 2012-12-05 2016-01-20 艾尔瓦特集成电路科技（天津）有限公司 一种供电电路、电子设备和相应方法
KR101977684B1 (ko) 2012-12-12 2019-05-13 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러 동작방법, 상기 메모리 컨트롤러, 상기 메모리 컨트롤러를 포함하는 메모리 시스템 및 비휘발성 메모리 장치
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9136877B1 (en) 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
CN104167217B (zh) * 2013-05-16 2018-10-30 华邦电子股份有限公司 电源处理装置以及方法
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9235509B1 (en) 2013-08-26 2016-01-12 Sandisk Enterprise Ip Llc Write amplification reduction by delaying read access to data written during garbage collection
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9671855B2 (en) * 2014-06-30 2017-06-06 Micron Technology, Inc. Apparatuses and methods of entering unselected memories into a different power mode during multi-memory operation
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
KR102296740B1 (ko) 2015-09-16 2021-09-01 삼성전자 주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063362A (ko) * 1996-12-26 1998-10-07 기따오까 다까시 반도체 장치
KR19990083120A (ko) * 1998-04-10 1999-11-25 가나이 쓰토무 반도체 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3712083B2 (ja) * 1995-11-28 2005-11-02 株式会社ルネサステクノロジ 内部電源電位供給回路及び半導体装置
JP3319960B2 (ja) * 1996-10-17 2002-09-03 富士通株式会社 半導体装置
JPH11219586A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路
KR100298584B1 (ko) * 1998-09-24 2001-10-27 윤종용 내부전원전압발생회로
JP2000113693A (ja) * 1998-10-08 2000-04-21 Hitachi Ltd 不揮発性メモリおよび半導体集積回路
JP3653658B2 (ja) * 1998-11-30 2005-06-02 富士通株式会社 電源降圧回路
JP2000286392A (ja) * 1999-03-31 2000-10-13 Toshiba Corp 半導体装置
JP2001035146A (ja) * 1999-07-22 2001-02-09 Hitachi Ltd 半導体記憶装置
JP4485637B2 (ja) * 2000-02-24 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体装置及び半導体装置の内部電源生成方法
KR100353544B1 (en) 2000-12-27 2002-09-27 Hynix Semiconductor Inc Circuit for generating internal supply voltage of semiconductor memory device
JP2002373942A (ja) * 2001-04-11 2002-12-26 Toshiba Corp 半導体集積回路
JP3850264B2 (ja) * 2001-10-29 2006-11-29 株式会社ルネサステクノロジ 半導体装置
JP4132795B2 (ja) * 2001-11-28 2008-08-13 富士通株式会社 半導体集積回路
KR100437463B1 (ko) 2002-07-18 2004-06-23 삼성전자주식회사 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법
JP2004133800A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置
JP3724472B2 (ja) 2002-10-16 2005-12-07 ソニー株式会社 電子機器と電力供給方法
US8429313B2 (en) * 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
US7158423B2 (en) * 2004-06-22 2007-01-02 Samsung ′Electronics Co., Ltd. Semiconductor memory device and array internal power voltage generating method thereof
JP2006156814A (ja) * 2004-11-30 2006-06-15 Toshiba Corp マルチチップパッケージ半導体装置
KR100798797B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063362A (ko) * 1996-12-26 1998-10-07 기따오까 다까시 반도체 장치
KR19990083120A (ko) * 1998-04-10 1999-11-25 가나이 쓰토무 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180007288A (ko) * 2016-07-12 2018-01-22 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR102643488B1 (ko) * 2016-07-12 2024-03-06 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Also Published As

Publication number Publication date
DE102006048319A1 (de) 2007-05-03
US20070081408A1 (en) 2007-04-12
US7573774B2 (en) 2009-08-11
KR20070038586A (ko) 2007-04-11
JP4959268B2 (ja) 2012-06-20
DE102006048319B4 (de) 2014-05-28
JP2007102994A (ja) 2007-04-19

Similar Documents

Publication Publication Date Title
KR100715147B1 (ko) 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치
KR100697270B1 (ko) 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법
JP4869713B2 (ja) マルチチップパッケージデバイス
KR100238247B1 (ko) 고속 저전력 신호라인 드라이버 및 이를 이용한 반도체메모리장치
US20090231022A1 (en) Pumping voltage generating circuit
US9112488B2 (en) Semiconductor memory device with a clock circuit for reducing power consumption in a standby state
US7158427B2 (en) Semiconductor memory device
US20010017811A1 (en) Semiconductor memory device
US20110141825A1 (en) Semiconductor integrated circuit system and electronic equipment
US6031780A (en) Semiconductor memory device
KR101132797B1 (ko) 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
US7332955B2 (en) High voltage generating circuit and semiconductor memory device having the same
US10535394B2 (en) Memory device including dynamic voltage and frequency scaling switch and method of operating the same
KR100555509B1 (ko) 선택적 전압 레퍼런스로 소모 전력을 절감하는 내부 전압변환기, 이를 구비한 반도체 장치 및 그 방법
US7684269B2 (en) Semiconductor memory device
KR100656425B1 (ko) 반도체 메모리의 리프레쉬 제어장치 및 방법
KR100734253B1 (ko) 반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법
US10707861B2 (en) Semiconductor apparatus including a power gating circuit
CN112614522B (zh) 一种存储封装芯片及其控制方法
KR100420086B1 (ko) 반도체 장치의 전압 변환 회로
CN102800348B (zh) 芯片
US7990801B2 (en) Internal write/read pulse generating circuit of a semiconductor memory apparatus
JP2006127091A (ja) 半導体集積回路
KR19990048155A (ko) 저 전원 전압으로 동작하는 반도체 메모리 장치
KR20090107633A (ko) 반도체 메모리 장치의 내부 전압 생성 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 13