DE102006048319B4 - Multichip-Halbleiterspeicherelement - Google Patents

Multichip-Halbleiterspeicherelement Download PDF

Info

Publication number
DE102006048319B4
DE102006048319B4 DE102006048319.7A DE102006048319A DE102006048319B4 DE 102006048319 B4 DE102006048319 B4 DE 102006048319B4 DE 102006048319 A DE102006048319 A DE 102006048319A DE 102006048319 B4 DE102006048319 B4 DE 102006048319B4
Authority
DE
Germany
Prior art keywords
signal
supply voltage
chip
vdcn
interval
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102006048319.7A
Other languages
English (en)
Other versions
DE102006048319A1 (de
Inventor
Oh Suk Kwon
Dae Seok Byeon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102006048319A1 publication Critical patent/DE102006048319A1/de
Application granted granted Critical
Publication of DE102006048319B4 publication Critical patent/DE102006048319B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Multichip-Halbleiterspeicherelement, mit einer Mehrzahl von Speicherchips (100), die sich ein vorbestimmtes Chip-Aktivierungssignal (/CE) teilen, wobei ein jeweiliger Speicherchip (100) der Mehrzahl von Speicherchips aufweist: einen aktiven Erzeugungsschaltkreis (170) für eine interne Versorgungsspannung, der dazu ausgebildet ist, eine externe Versorgungsspannung (EVC) in eine interne Versorgungsspannung (IVC) umzuwandeln und in Abhängigkeit von einem Deaktivieren eines vorbestimmten Treibe-Steuersignals (VDCN) deaktiviert zu werden; und einen Umwandlungssteuerschaltkreis (150) zum Erzeugen des Treibe-Steuersignals (VDCN), wobei das Treibe-Steuersignal (VDCN) während eines Intervalls deaktiviert ist, in dem sich beliebige der Mehrzahl von Speicherchips (100) in einem aktiven intervall befinden, wobei das aktive Intervall ein Aktivitätsintervall ist, in dem ein entsprechender Speicherchip (100) Programmieroperationen und/oder Löschoperationen und/oder Leseoperationen durchführt und wobei die Mehrzahl von Speicherchips (100) sich ein Aktivitätsanzeigesignal (/RNB) teilen, welches während des Aktivitätsintervalls aktiviert ist, wobei der Umwandlungssteuerschaltkreis aufweist: einen ersten Logikschaltkreis (151), der ein vorbestimmtes Anzeige-Antwortsignal (/REDP) erzeugt, welches in Abhängigkeit von einem Auswahl-Anzeigesignal (SEDP), welches Informationen darüber enthält, ob ein zugehöriger Speicherchip (100) ausgewählt wurde, deaktiviert wird, während das Chip-Aktivierungssignal (/CE) und das Aktivitätsanzeigesignal (/RNB) aktiviert sind; und einen zweiten Logikschaltkreis (153), der das Treibe-Steuersignal (VDCN) erzeugt, wobei das Treibe-Steuersignal (VDCN) deaktiviert wird, wenn das Chip-Aktivierungssignal (/CE) oder das Anzeige-Antwortsignal (/REDP) sich in einem deaktivierten Zustand befindet.

Description

  • Die vorliegende Erfindung betrifft ein Multichip-Halbleiterspeicherelement.
  • Ein Speicherchip umfasst einen Erzeugungsschaltkreis für eine interne Versorgungsspannung, der eine interne Versorgungsspannung mit niedrigem Pegel erzeugen kann, indem er eine externe Versorgungsspannung in die interne Versorgungsspannung umwandelt. Der Energieverbrauch oder die Leistungsaufnahme des Speicherchips kann verringert werden, indem ein derartiger Erzeugungsschaltkreis für eine interne Versorgungsspannung verwendet wird. Des Weiteren kann selbst bei Veränderungen der externen Versorgungsspannung die interne Versorgungsspannung relativ stabil gehalten werden, sodass der Speicherchip eine gleichmäßige Betriebsspannung aufrecht erhalten kann. Im Allgemeinen kann ein einzelner Speicherchip einen Standby-Erzeugungsschaltkreis für eine interne Versorgungsspannung und einen aktiven Erzeugungsschaltkreis für eine interne Versorgungsspannung aufweisen. Der Standby-Erzeugungsschaltkreis für eine interne Versorgungsspannung kann eine geringe Kapazität aufweisen und kann durch eine externe Versorgungsspannung getrieben sein. Andererseits kann der aktive Erzeugungsschaltkreis für eine interne Versorgungsspannung eine große Kapazität aufweisen und im Aktivierungszeitpunkt in Betrieb genommen werden.
  • Neuartige Elektrogeräte werden kleiner und leichter aufgrund von Entwicklungen in der Halbleiter-Herstellungstechnologie und Benutzernachfrage. Diese Entwicklungen haben zur Herstellung eines Multichip-Halbleiterspeicherelements geführt, in dem eine Mehrzahl von Speicherchips in einem einzelnen Package angeordnet sind.
  • 1 ist ein Diagramm zur Darstellung eines herkömmlichen Multichip-Halbleiterspeicherelements. Wie in 1 dargestellt, sind eine Mehrzahl von Speicherchips 10 <1:n> in dem Multichip-Halbleiterspeicherelement angeordnet. Des Weiteren teilen sich die Mehrzahl von Speicherchips 10 ein Chip-Aktivierungssignal /CE. Jeder der Mehrzahl von Speicherchips beinhaltet einen aktiven Erzeugungsschaltkreis 11 für eine interne Versorgungsspannung und einen Stand-by-Erzeugungsschaltkreis 13 für eine interne Versorgungsspannung. Der Aktivitätsanzeigesignalerzeugungsschaltkreis 15 jedes Speicherchips 10 erzeugt ein Aktivitätsanzeigesignal /RNB, welches sich die Speicherchips 10 teilen. Darüber hinaus erzeugt der Steuersignalerzeugungsschaltkreis 17 jedes Speicherchips 10 ein Betriebssteuersignal, das seinen Aktivitätsanzeigesignalerzeugungsschaltkreis 15 in Abhängigkeit von einem externen Befehl COMM und Chip-Auswahlinformationen CSIF steuert.
  • Obwohl das herkömmliche Multichip-Halbleiterspeicherelement eine Mehrzahl von Speicherchips aufweist, hat es mehrere Beschränkungen. Wie beispielsweise in 2 dargestellt, steuert das Chip-Aktivierungssignal /CE die Aktivierung aller aktiven Erzeugungsschaltkreise 11 für eine interne Versorgungsspannung. Obwohl sich möglicherweise nur ein Speicherchip 10 in einem aktiven Intervall befindet, werden auf diese Weise die aktiven Erzeugungsschaltkreise 11 für eine interne Versorgungsspannung der inaktiven Speicherchips 10 auch aktiviert. Das Aktivieren aller aktiven Erzeugungsschaltkreise 11 für eine interne Versorgungsspannung trotz des Umstands, dass nicht alle Speicherchips sich in einem aktiven Intervall befinden, kann einen unnötigen Energieverbrauch in den aktiven Erzeugungsschaltkreisen für eine interne Versorgungsspannung bewirken.
  • Die US 6,195,306 B1 zeigt ein Halbleiterelement mit einer Mehrzahl von Speicherbänken und einer Mehrzahl von zugehörigen Energieversorgungsschaltkreisen, die selektiv mittels eines Aktivierungsbefehls aktiviert werden.
  • Die US 5,862,096 A zeigt ein Halbleiterbauelement mit einer Standby-Schaltung zum Abwärtswandeln einer externen bereitgestellten Versorgungsspannung in einem Standby-Zustand.
  • Der Erfindung liegt das technische Problem zu Grunde, ein Multichip-Halbleiterspeicherelement mit reduzierter Leistungsaufnahme bzw. reduziertem Energieverbrauch anzugeben.
  • Die Erfindung löst das Problem mittels eines Multichip-Halbleiterspeicherelements mit den Merkmalen des Patentanspruchs 1.
  • Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
  • Vorteilhafte Ausgestaltungen der vorliegenden Erfindung, wie nachfolgend detailliert beschrieben, sowie zur Erleichterung des Verständnisses der Erfindung erläuterte Ausgestaltungen des Standes der Technik sind in der Zeichnung dargestellt. Es zeigt:
  • 1 ein Diagramm zur Darstellung eines herkömmlichen Multichip-Halbleiterspeicherelements;
  • 2 ein Diagramm zur Darstellung eines aktivierten Intervalls der aktiven Erzeugungsschaltkreise für eine interne Versorgungsspannung in dem Multichip-Halbleiterspeicherelement der 1;
  • 3 ein Blockschaltbild zur Darstellung eines Multichip-Halbleiterspeicherelements gemäß einer beispielhaft offenbarten Ausgestaltung;
  • 4 ein Diagramm zur Darstellung eines Umwandlungssteuerschaltkreises gemäß einer beispielhaft offenbarten Ausgestaltung;
  • 5 ein Diagramm zur Darstellung des Zeitablaufs entsprechender Signale in dem Umwandlungssteuerschaltkreis der 4, wenn ein entsprechender Speicherchip nicht ausgewählt wird, gemäß einer beispielhaft offenbarten Ausgestaltung;
  • 6 ein Diagramm zur Darstellung des Zeitablaufs betreffender Signale in dem Umwandlungssteuerschaltkreis der 4, wenn ein entsprechender Speicherchip ausgewählt wird, gemäß einer beispielhaft offenbarten Ausgestaltung;
  • 7 ein Diagramm zur Darstellung des aktiven Erzeugungsschaltkreise für eine interne Versorgungsspannung der 3 gemäß einer beispielhaft offenbarten Ausgestaltung; und
  • 8 ein Diagramm zur Darstellung eines Multichip-Halbleiterspeicherelements gemäß einer alternativen, beispielhaft offenbarten Ausgestaltung.
  • Gemäß der vorliegenden Beschreibung kann eine Speicherzelle eine Programmier- oder Löschoperation durchführen, indem sie die Daten der Datenleitung eines entsprechenden Speicherchips verwendet, oder sie kann eine Leseoperation durchführen, während der die Daten einer Speicherzelle während eines „Aktivitätsintervalls” in eine Datenleitung gelesen werden. Des Weiteren kann eine „Befehls-Eingabeoperation” während eines „Befehls-Eingabeintervalls” durchgeführt werden, bei der ein Befehl von einem entsprechenden Speicherchip empfangen wird.
  • Im Rahmen der vorliegenden Offenbarung können die „Aktivitätsoperation” und die „Befehls-Eingabeoperation” gemeinsam als eine „aktive Operation” bezeichnet werden, und das „Aktivitätsintervall” sowie das „Befehls-Eingabeintervall” können gemeinsam als ein „aktives Intervall” bezeichnet werden.
  • In der vorliegenden Beschreibung sind Ausgestaltungen beschrieben, bei denen eine Mehrzahl von Speicherchips unter Verwendung von „nichtflüchtigem Speicher” implementiert sind. Jedoch ist die vorliegende Erfindung nicht auf derartige Ausgestaltungen beschränkt und kann auch auf andere Speichertypen angewendet werden, wie beispielsweise DRAM.
  • Die bevorzugten Ausgestaltungen der vorliegenden Erfindung werden detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • In jeder Zeichnung sind, sofern eine Notwendigkeit besteht, zwischen vergleichbaren Komponenten zu unterscheiden, Zeichen < > hinter den Bezugszeichen hinzugefügt worden, und unterscheidende Bezugszeichen sind zwischen den Zeichen < > eingefügt.
  • 3 ist ein Blockschaltbild zur Darstellung eines Multichip-Halbleiterspeicherelements gemäß einer beispielhaft offenbarten Ausgestaltung. Bezug nehmend auf 3 beinhaltet das Multichip-Halbleiterspeicherelement gemäß einer beispielhaften Ausgestaltung eine Mehrzahl von Speicherchips 100. In der offenbarten Ausgestaltung können die Speicherchips als nichtflüchtiger Speicher ausgebildet sein.
  • Die Speicherchips 100 können sich ein Chip-Aktivierungssignal /CE teilen. Speziell werden die Mehrzahl von Speicherchips aktiviert, wenn das Chip-Aktivierungssignal /CE mit einem Pegel „L” aktiviert wird. Darüber hinaus teilt sich die Mehrzahl von Speicherchips einen externen Befehl COMM, der selektiv eine aktive Operation in Abhängigkeit von einem entsprechenden Chip-Auswahlsignal durchführt.
  • Jeder der Speicherchips erzeugt ein Aktivitätsanzeigesignal /RNB, welches mit einem Pegel „L” aktiviert wird, wenn der Speicherchip sich in seinem aktiven Intervall befindet. In der beispielhaften Ausgestaltung ist das Aktivitätsanzeigesignal /RNB gemeinsam an die Mehrzahl von Speicherchips 100 angelegt. Wenn auf diese Weise ein beliebiger unter den Speicherchips 100 eine Aktivitätsoperation durchführt, wird das Aktivitätsanzeigesignal mit einem Pegel „L” aktiviert.
  • Bezugnehmend auf 3 umfasst jeder der Speicherchips 100 einen Steuersignalerzeugungsschaltkreis 110, einen Aktivitätssignalerzeugungsschaltkreis 130, einen Umwandlungssteuerschaltkreis 150, einen aktiven Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung und einen Standby-Erzeugungsschaltkreis 190 für eine interne Versorgungsspannung.
  • Der Steuersignalerzeugungsschaltkreis 110 jedes Speicherchips 100 erzeugt sein eigenes Auswahl-Anzeigesignal SEDP und eine Gruppe von Aktivitätssteuersignalen RCON in Abhängigkeit von dem externen Befehl COMM und entsprechenden Chip-Auswahlinformationen CSIF. Die Gruppe von Aktivitätssteuersignalen RCON wird an den Aktivitätssignalerzeugungsschaltkreis 130 angelegt. Das Auswahl-Anzeigesignal SEDP wird mit einem Pegel „H” während des aktiven Intervalls aktiviert, wenn der entsprechende Speicherchip 100 ausgewählt wird. Wie oben erwähnt, erzeugt der Aktivitätssignalerzeugungsschaltkreis 130, der in jedem Speicherchip 100 enthalten ist, das Aktivitätsanzeigesignal /RNB gemeinschaftlich.
  • Der Umwandlungssteuerschaltkreis 150 jedes Speicherchips 100 empfängt gemeinsam sowohl das Chip-Aktivierungssignal /CE und das Aktivitätsanzeigesignal /RNB. Des Weiteren empfängt der Umwandlungssteuerschaltkreis 150 sein eigenes Auswahl-Anzeigesignal SEDP und erzeugt sein eigenes Treibe-Steuersignal VDCN.
  • 4 ist ein Diagramm zur detaillierten Darstellung des Umwandlungssteuerschaltkreises 150 der 3 gemäß einer beispielhaft offenbarten Ausgestaltung. Bezug nehmend auf 4 umfasst der Umwandlungssteuerschaltkreis 150 einen ersten Logikschaltkreis 151 und einen zweiten Logikschaltkreis 153. Wie in 4 gezeigt, kann es sich bei den ersten und zweiten Logikschaltkreisen 151 und 153 um NOR-Gatter handeln.
  • Der erste Logikschaltkreis 151 kann ein Anzeige-Antwortsignal /REDP erzeugen, indem er eine logische Summationsoperation an dem Chip-Aktivierungssignal /CE, dem Aktivitätsanzeigesignal /RNB und dem Auswahl-Anzeigesignal SEDP durchführt, die in den ersten Logikschaltkreis 151 eingegeben werden, und ein resultierendes Signal invertiert. Auf diese Weise wird dann, wenn das Auswahl-Anzeigesignal SEDP, welches Informationen darüber enthält, ob ein entsprechender Speicherchip ausgewählt wurde, in den „L”-Zustand deaktiviert wird, und wenn das Chip-Aktivierungssignal /CE und das Aktivitätsanzeigesignal /RNB auch auf einen Pegel „L” deaktiviert wurden, das Anzeige-Antwortsignal /REDP in den „H”-Zustand deaktiviert.
  • Der zweite Logikschaltkreis 153 gibt das Treibe-Steuersignal VDCN aus, indem er eine logische Summationsoperation an dem Chip-Aktivierungssignal /CE und dem Anzeige-Antwortsignal durchführt und ein resultierendes Signal invertiert. Auf diese Weise wird dann, wenn das Chip-Aktivierungssignal /CE sich in einem deaktivierten „H”-Zustand befindet oder wenn das Anzeige-Antwortsignal /SEDP1 in einen deaktivierten Zustand „H” übergeht, das Treibe-Steuersignal VDCN auf einen Pegel „L” deaktiviert.
  • Die Logikzustände des Treibe-Steuersignals VDCN sind weiter unten zusammengefasst.
  • Zunächst weist ein entsprechendes Treibe-Steuersignal VDCN in dem Fall, dass ein spezieller Speicherchip nicht ausgewählt wird, die in 5 gezeigten Logikzustände auf. Während dieser Zeit behält das Auswahl-Anzeigesignal SEDP dauerhaft einen „L”-Zustand bei.
  • Während eines Vorbereitungsintervalls p51 wird das Chip-Aktivierungssignal /CE mit einem Pegel „L” aktiviert, während jedoch das Aktivitätsanzeigesignal /RNB in einem „H”-Zustand verbleibt. Zu dieser Zeit wird das Treibe-Steuersignal VDCN auf einen Pegel „H” aktiviert. Dies bedeutet, dass während eines Intervalls, in dem die Speicherchips sich ausnahmslos in einem aktivierten Zustand befinden, jedoch noch keine aktive Operation durchführen, das Treibe-Steuersignal mit einem Pegel „H” aktiviert wird.
  • Weiterhin werden während eines Aktivitätsintervalls p52 (entsprechend einem aktiven Intervall im Rahmen der vorliegenden Beschreibung) das Chip-Aktivierungssignal /CE und das Aktivitätsanzeigesignal /RNB mit einem Pegel „L” aktiviert. Zu dieser Zeit wird das Treibe-Steuersignal mit einem Pegel „L” deaktiviert. Dies bedeutet, dass dann, wenn beliebige unter den anderen Speicherchips 100 eine aktive Operation durchführen, das Treibe-Steuersignal des nicht ausgewählten Speicherchips auf einen Pegel „L” deaktiviert wird.
  • Anschließend besitzt das entsprechende Treibe-Steuersignal VDCN, wenn sein eigener Speicherchip 100 ausgewählt wird, die in 6 dargestellten Logikzustände. Zu dieser Zeit behält das Auswahl-Anzeigesignal SEDP einen „H”-Zustand während eines Intervalls bei, welches das Intervall beinhaltet, in dem das Aktivitätsanzeigesignal /RNB mit einem Pegel „L” aktiviert wird. In diesem Fall behält das Treibe-Steuersignal VDCN einen „H”-Zustand während des Vorbereitungsintervalls p61 und eines Aktivitätsintervalls p62 bei.
  • Als ein Ergebnis hiervon wird das Treibe-Steuersignal VDCN in dem Fall, dass sein eigener Speicherchip ausgewählt wird, mit einem Pegel „H” in dem Intervall aktiviert, in dem das Aktivitätsanzeigesignal /RNB mit einem Pegel „L” aktiviert wird. Im Gegensatz hierzu wird in dem Fall, dass sein eigener Speicherchip nicht ausgewählt wird, das Treibe-Steuersignal VDCN in dem Intervall mit einem Pegel „L” deaktiviert, in dem das Aktivitätsanzeigesignal /RNB mit einem Pegel „L” aktiviert wird.
  • Unter erneuter Bezugnahme auf 3 kann der aktive Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung eine externe Versorgungsspannung EVC in eine interne Versorgungsspannung IVC umwandeln. In einer beispielhaften Ausgestaltung kann der aktive Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung durch sein eigenes Treibe-Steuersignal VDCN gesteuert sein. Dies bedeutet, dass der aktive Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung deaktiviert werden kann, wenn das entsprechende Treibe-Steuersignal VDCN in einem deaktivierten „L”-Zustand ist.
  • 7 ist ein Diagramm zur Darstellung des aktiven Erzeugungsschaltkreises 170 für eine interne Versorgungsspannung in 3 gemäß einer beispielhaft offenbarten Ausgestaltung. Bezug nehmend auf 7 umfasst der aktive Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung einen Komparator 171 und einen PMOS-Transistor 173.
  • Der Komparator 171 wird aktiviert, wenn das Treibe-Steuersignal VDCN sich in einem „H”-Zustand befindet. Zu dieser Zeit vergleicht der Komparator 171 die interne Versorgungsspannung IVC mit einer vorbestimmten Referenzspannung VREF. Der PMOS-Transistor 173 wird über seinen Gate-Anschluss durch das Ausgangssignal des Komparators 171 gesteuert und liefert Strom über die externe Versorgungsspannung EVC und die interne Versorgungsspannung IVC. Auf diese Weise wird die externe Versorgungsspannung EVC in die interne Versorgungsspannung umgewandelt, die durch den aktiven Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung gesteuert wird, sodass sie denselben Pegel wie die vorbestimmte Spannung VREF aufweist.
  • In einer beispielhaften Ausgestaltung wird der Komparator 171 deaktiviert, wenn das Treibe-Steuersignal VDCN sich in einem „L”-Zustand befindet. Zu dieser Zeit tritt das Ausgangssignal N172 des Komparators 171 in einen „H”-Zustand über, sodass der PMOS-Transistor 173 ausgeschaltet wird. Auf diese Weise wird der aktive Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung deaktiviert, und die interne Versorgungsspannung wird nicht gesteuert bzw. geregelt.
  • Somit wird der aktive Erzeugungsschaltkreis für eine interne Versorgungsspannung, der in jedem Speicherchip des Multichip-Halbleiterspeicherelements gebildet ist, deaktiviert, während ein anderer Speicherchip ausgewählt wird und seine aktive Operation durchführt.
  • Während beispielsweise ein Speicherchip 100<1> die aktive Operation durchführt, ist das Treibe-Steuersignal VDCN<1> des Speicherchips 100<1> mit einem Pegel „H” aktiviert, und der aktive Erzeugungsschaltkreis 170<1> für eine interne Versorgungsspannung des Speicherchips 100<1> ist aktiviert. Jedoch sind die Treibe-Steuersignale VDCN<2> bis VDCN<n> der verbleibenden Speicherchips 100<2> bis 100<n> mit einem Pegel „L” deaktiviert, Und die zugehörigen aktiven Erzeugungsschaltkreise 170<2> bis 170<n> für eine interne Versorgungsspannung sind deaktiviert.
  • Auf diese Weise kann die Leistungsaufnahme bzw. der Energieverbrauch in dem Multichip-Halbleiterspeicherelement der beispielhaften Ausgestaltung niedriger sein, als diejenige bzw. derjenige des vorbekannten Multichip-Halbleiterspeicherelements, bei dem alle aktiven Erzeugungsschaltkreise für eine interne Versorgungsspannung, die in Speicherchips eingebettet sind, aktiviert werden.
  • Unter erneuter Bezugnahme auf 3 konvertiert der Standby-Erzeugungsschaltkreis 190 für eine interne Versorgungsspannung eine externe Versorgungsspannung EVC in eine interne Versorgungsspannung IVC. Speziell wird der Standby-Erzeugungsschaltkreis 190 für eine interne Versorgungsspannung aktiviert, wenn die externe Versorgungsspannung EVC an den Standby-Erzeugungsschaltkreis 190 für eine interne Versorgungsspannung geliefert wird.
  • Der Standby-Erzeugungsschaltkreis 190 für eine interne Versorgungsspannung kann eine interne Versorgungsspannung IVC erzeugen, die niedriger ist, als diejenige des aktiven Erzeugungsschaltkreises 170 für eine interne Versorgungsspannung. Des Weiteren kann der aktive Erzeugungsschaltkreis 170 für eine interne Versorgungsspannung zu einem Zeitpunkt, zu dem er getrieben wird, mehr Leistung aufnehmen, als der Standby-Erzeugungsschaltkreis 190 für eine interne Versorgungsspannung.
  • 8 ist ein Diagramm zur Darstellung eines Multichip-Halbleiterspeicherelements gemäß einer alternativen beispielhaften Ausgestaltung. Das Multichip-Halbleiterspeicherelement der 8 ist mit demjenigen der 3 vergleichbar. Allerdings bestehen bestimmte Unterschiede zwischen den beiden Multichip-Halbleiterspeicherelementen der 3 und 8. Beispielsweise empfängt der Umwandlungssteuerschaltkreis 150 in 3 ein Aktivitätsanzeigesignal /RNB gemeinschaftlich und wird durch das Aktivitätsanzeigesignal /RNB gesteuert. Im Gegensatz hierzu empfängt der Umwandlungssteuerschaltkreis 150 in 8 ein Befehlslatch-Aktivierungssignal CLE gemeinschaftlich und wird durch das Befehlslatch-Aktivierungssignal CLE gesteuert.
  • In dem Element gemäß 8 wird das Befehlslatch-Aktivierungssignal CLE mit einem Pegel „H” während eines Befehlseingabeintervalls aktiviert. Das Befehlseingabeintervall ist die Periode, während der ein ausgewählter Speicherchip einen Befehl empfängt. Des Weiteren sind die aktiven Erzeugungsschaltkreise 270 für eine interne Versorgungsspannung der nicht ausgewählten Speicherchips 200 während des Befehlseingabeintervalls, in dem ein ausgewählter Speicherchip 200 einen Befehl empfängt, deaktiviert. Auf diese Weise kann die Leistungsaufnahme in dem Befehlseingabeintervall des offenbarten Multichip-Halbleiterspeicherelements im Vergleich zu derjenigen des vorbekannten Multichip-Halbleiterspeicherelements geringer sein, bei dem die aktiven Erzeugungsschaltkreise für eine interne Versorgungsspannung aller Speicherchips aktiviert werden.
  • Somit wird der aktive Erzeugungsschaltkreis für eine interne Versorgungsspannung, der in jedem Speicherchip des offenbarten Multichip-Halbleiterspeicherelements gebildet ist, deaktiviert, während ein anderer Speicherchip ausgewählt ist und eine aktive Operation durchführt, was zu einer geringeren Leistungsaufnahme bzw. zu einem geringeren Energieverbrauch in dem Multichip-Halbleiterelement führt.
  • Beispielhaft wird in den offenbarten Ausgestaltungen das Auswahl-Anzeigesignal selektiv in dem Zustand bzw. dann aktiviert, in dem bzw. wenn das Chip-Aktivierungssignal aktiviert wird. Allerdings ist für den Fachmann offensichtlich, dass das Auswahl Anzeigesignal auch implementiert werden könnte, indem interne Chip-Auswahlinformationen verwendet werden, die basierend auf Chip-Auswahlinformationen gesteuert sein können, die von einer externen Quelle geliefert werden.

Claims (4)

  1. Multichip-Halbleiterspeicherelement, mit einer Mehrzahl von Speicherchips (100), die sich ein vorbestimmtes Chip-Aktivierungssignal (/CE) teilen, wobei ein jeweiliger Speicherchip (100) der Mehrzahl von Speicherchips aufweist: einen aktiven Erzeugungsschaltkreis (170) für eine interne Versorgungsspannung, der dazu ausgebildet ist, eine externe Versorgungsspannung (EVC) in eine interne Versorgungsspannung (IVC) umzuwandeln und in Abhängigkeit von einem Deaktivieren eines vorbestimmten Treibe-Steuersignals (VDCN) deaktiviert zu werden; und einen Umwandlungssteuerschaltkreis (150) zum Erzeugen des Treibe-Steuersignals (VDCN), wobei das Treibe-Steuersignal (VDCN) während eines Intervalls deaktiviert ist, in dem sich beliebige der Mehrzahl von Speicherchips (100) in einem aktiven intervall befinden, wobei das aktive Intervall ein Aktivitätsintervall ist, in dem ein entsprechender Speicherchip (100) Programmieroperationen und/oder Löschoperationen und/oder Leseoperationen durchführt und wobei die Mehrzahl von Speicherchips (100) sich ein Aktivitätsanzeigesignal (/RNB) teilen, welches während des Aktivitätsintervalls aktiviert ist, wobei der Umwandlungssteuerschaltkreis aufweist: einen ersten Logikschaltkreis (151), der ein vorbestimmtes Anzeige-Antwortsignal (/REDP) erzeugt, welches in Abhängigkeit von einem Auswahl-Anzeigesignal (SEDP), welches Informationen darüber enthält, ob ein zugehöriger Speicherchip (100) ausgewählt wurde, deaktiviert wird, während das Chip-Aktivierungssignal (/CE) und das Aktivitätsanzeigesignal (/RNB) aktiviert sind; und einen zweiten Logikschaltkreis (153), der das Treibe-Steuersignal (VDCN) erzeugt, wobei das Treibe-Steuersignal (VDCN) deaktiviert wird, wenn das Chip-Aktivierungssignal (/CE) oder das Anzeige-Antwortsignal (/REDP) sich in einem deaktivierten Zustand befindet.
  2. Multichip-Halbleiterspeicherelement nach Anspruch 1, dadurch gekennzeichnet, dass der Umwandlungssteuerschaltkreis (150) das Treibe-Steuersignal (VDCN) in Abhängigkeit von einem Deaktivieren des Chip-Aktivierungssignals (/CE) deaktiviert.
  3. Multichip-Halbleiterspeicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das aktive Intervall ein Befehlseingabeintervall ist, während dem ein entsprechender Speicherchip (100) einen Befehl empfängt.
  4. Multichip-Halbleiterspeicherelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass ein jeweiliger Speicherchip (100) der Mehrzahl von Speicherchips einen Standby-Erzeugungsschaltkreis (190) für eine interne Versorgungsspannung aufweist, der die externe Versorgungsspannung (EVC) in die interne Versorgungsspannung (IVC) in einem Standby-Modus umwandelt.
DE102006048319.7A 2005-10-06 2006-10-05 Multichip-Halbleiterspeicherelement Active DE102006048319B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2005-0093662 2005-10-06
KR1020050093662A KR100715147B1 (ko) 2005-10-06 2005-10-06 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
DE102006048319A1 DE102006048319A1 (de) 2007-05-03
DE102006048319B4 true DE102006048319B4 (de) 2014-05-28

Family

ID=37910970

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006048319.7A Active DE102006048319B4 (de) 2005-10-06 2006-10-05 Multichip-Halbleiterspeicherelement

Country Status (4)

Country Link
US (1) US7573774B2 (de)
JP (1) JP4959268B2 (de)
KR (1) KR100715147B1 (de)
DE (1) DE102006048319B4 (de)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101416315B1 (ko) 2007-11-09 2014-07-08 삼성전자주식회사 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩패키지 메모리
US8245101B2 (en) 2007-12-27 2012-08-14 Sandisk Enterprise Ip Llc Patrol function used in flash storage controller to detect data errors
KR101046806B1 (ko) * 2009-05-29 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
US8910020B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
KR101893346B1 (ko) * 2011-09-02 2018-08-31 삼성전자주식회사 비휘발성 메모리 장치
US8938658B2 (en) 2011-11-07 2015-01-20 Sandisk Enterprise Ip Llc Statistical read comparison signal generation for memory systems
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
CN103853220B (zh) * 2012-12-05 2016-01-20 艾尔瓦特集成电路科技（天津）有限公司 一种供电电路、电子设备和相应方法
KR101977684B1 (ko) 2012-12-12 2019-05-13 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러 동작방법, 상기 메모리 컨트롤러, 상기 메모리 컨트롤러를 포함하는 메모리 시스템 및 비휘발성 메모리 장치
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9136877B1 (en) 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
CN104167217B (zh) * 2013-05-16 2018-10-30 华邦电子股份有限公司 电源处理装置以及方法
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9235509B1 (en) 2013-08-26 2016-01-12 Sandisk Enterprise Ip Llc Write amplification reduction by delaying read access to data written during garbage collection
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9671855B2 (en) * 2014-06-30 2017-06-06 Micron Technology, Inc. Apparatuses and methods of entering unselected memories into a different power mode during multi-memory operation
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
KR102296740B1 (ko) 2015-09-16 2021-09-01 삼성전자 주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
US9666297B1 (en) * 2016-07-12 2017-05-30 SK Hynix Inc. Memory device, memory system including the same and operation method of the memory system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5862096A (en) * 1996-12-26 1999-01-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having optimally arranged internal down-converting circuitry
US6195306B1 (en) * 1998-04-10 2001-02-27 Hitachi, Ltd. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3712083B2 (ja) * 1995-11-28 2005-11-02 株式会社ルネサステクノロジ 内部電源電位供給回路及び半導体装置
JP3319960B2 (ja) * 1996-10-17 2002-09-03 富士通株式会社 半導体装置
JPH11219586A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路
KR100298584B1 (ko) * 1998-09-24 2001-10-27 윤종용 내부전원전압발생회로
JP2000113693A (ja) * 1998-10-08 2000-04-21 Hitachi Ltd 不揮発性メモリおよび半導体集積回路
JP3653658B2 (ja) * 1998-11-30 2005-06-02 富士通株式会社 電源降圧回路
JP2000286392A (ja) * 1999-03-31 2000-10-13 Toshiba Corp 半導体装置
JP2001035146A (ja) * 1999-07-22 2001-02-09 Hitachi Ltd 半導体記憶装置
JP4485637B2 (ja) * 2000-02-24 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体装置及び半導体装置の内部電源生成方法
KR100353544B1 (en) 2000-12-27 2002-09-27 Hynix Semiconductor Inc Circuit for generating internal supply voltage of semiconductor memory device
JP2002373942A (ja) * 2001-04-11 2002-12-26 Toshiba Corp 半導体集積回路
JP3850264B2 (ja) * 2001-10-29 2006-11-29 株式会社ルネサステクノロジ 半導体装置
JP4132795B2 (ja) * 2001-11-28 2008-08-13 富士通株式会社 半導体集積回路
KR100437463B1 (ko) 2002-07-18 2004-06-23 삼성전자주식회사 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법
JP2004133800A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置
JP3724472B2 (ja) 2002-10-16 2005-12-07 ソニー株式会社 電子機器と電力供給方法
US8429313B2 (en) * 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
US7158423B2 (en) * 2004-06-22 2007-01-02 Samsung ′Electronics Co., Ltd. Semiconductor memory device and array internal power voltage generating method thereof
JP2006156814A (ja) * 2004-11-30 2006-06-15 Toshiba Corp マルチチップパッケージ半導体装置
KR100798797B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5862096A (en) * 1996-12-26 1999-01-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having optimally arranged internal down-converting circuitry
US6195306B1 (en) * 1998-04-10 2001-02-27 Hitachi, Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20070081408A1 (en) 2007-04-12
JP2007102994A (ja) 2007-04-19
KR20070038586A (ko) 2007-04-11
DE102006048319A1 (de) 2007-05-03
JP4959268B2 (ja) 2012-06-20
KR100715147B1 (ko) 2007-05-10
US7573774B2 (en) 2009-08-11

Similar Documents

Publication Publication Date Title
DE102006048319B4 (de) Multichip-Halbleiterspeicherelement
DE19859494C2 (de) Nichtflüchtiger Mehrebenen-Halbleiterspeicherbaustein mit einer Schaltung zum Einstellen der Datenlesezeit
DE102004038417B4 (de) Programmierschaltung und -verfahren und nichtflüchtiger Halbleiterspeicherbaustein
DE60129373T2 (de) Hochleistung-DMAsteuerung
DE19882486B4 (de) Synchroner, nicht-flüchtiger Seitenmodus-Speicher
DE602004004002T2 (de) Verfahren und Speichersystem basierend auf dualem data strobe mode and einfachem data strobe mode mit Dateninversion
DE19549532B4 (de) Synchrone Halbleiterspeichervorrichtung mit Selbstvorladefunktion
DE19960005A1 (de) Speichermodulsystem und Halbleiterspeicherbauelement mit Dateneingabe- und/oder Datenausgabesteuerung
DE102006062471A1 (de) Interner Referenzspannungsgeneratorschaltkreis und Halbleiterspeicherbauelement
DE10237995A1 (de) Interne Spannungserzeugungsschaltung, zugehöriges Halbleiterspeicherbauelement und Leistungszufuhrverfahren
DE102008008196A1 (de) Speicherkarte, Speichersystem und Verfahren zum Betreiben eines Speichersystems
DE102012219274A1 (de) Multireglerschaltung und integrierte Schaltung mit dieser
DE112017005167T5 (de) Ladungspumpenschaltungen mit schneller rampe und niedriger versorgung
DE102004060348A1 (de) Halbleiterspeichervorrichtung und Gehäuse dazu, und Speicherkarte mit Verwendung derselben
DE102006030888A1 (de) Verfahren und Vorrichtung zum Erzeugen eines Startwertes für einen Pseudo-Zufallszahlengenerator
DE2935101A1 (de) Folge-steuereinrichtung
DE10341556B4 (de) Niedrigleistungsmodusindikator
DE19721516C2 (de) Mikroprozessor
DE102007056129B4 (de) Flashspeicherelement und Smart-Card
DE112017005367T5 (de) Stromversorgungsschaltung
DE102018200379B4 (de) Sensoranordnung und Verfahren zum Betreiben einer Sensoranordnung
DE4411874C2 (de) Schreibsignaleingangspuffer in einem integrierten Halbleiterschaltkreis
DE10110567B4 (de) Datenverarbeitungssystem mit einstellbaren Takten für unterteilte synchrone Schnittstellen
DE102005013237B4 (de) Einrichtung in einer Speicherschaltung zum Festlegen von Wartezeiten
DE10027097A1 (de) Halbleiterspeichervorrichtung und eine solche Halbleiterspeichervorrichtung verwendender Sensor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R020 Patent grant now final

Effective date: 20150303