DE102004038417B4

DE102004038417B4 - Programmierschaltung und -verfahren und nichtflüchtiger Halbleiterspeicherbaustein

Info

Publication number: DE102004038417B4
Application number: DE102004038417A
Authority: DE
Inventors: Kyeong-Han Suwon Lee; June Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-12-30
Filing date: 2004-07-30
Publication date: 2008-10-23
Anticipated expiration: 2024-07-31
Also published as: KR100541819B1; KR20050068554A; US20050141283A1; DE102004038417A1; US7064986B2; JP2005196931A

Abstract

Programmierschaltung für einen nichtflüchtigen Halbleiterspeicherbaustein,
gekennzeichnet durch
– eine Speichereinheit (51a bis 51e) zum Speichern einer Zeilenadresse, die wenigstens eine spezielle Wortleitung unter einer Mehrzahl von Wortleitungen (WL0 bis WL15) anzeigt,
– eine Programmierspannungsversorgungseinheit (40, 50, 60, 70), die eine Startprogrammierspannung (VPGM) für die spezielle Wortleitung zur Verfügung stellt, wenn eine in einem Programmierbetriebsmodus angelegte Zeilenadresse mit der gespeicherten Zeilenadresse übereinstimmt, wobei die Startprogrammierspannung (VPGM) für die spezielle Wortleitung einen anderen Pegel aufweist als eine Startprogrammierspannung für die restlichen Wortleitungen.

Description

Die Erfindung betrifft eine Programmierschaltung, einen zugehörigen nichtflüchtigen Halbleiterspeicherbaustein und ein zugehöriges Programmierverfahren.
Ein nichtflüchtiger Halbleiterspeicherbaustein, wie ein EEPROM (elektrisch löschbarer und programmierbarer Nur-Lese-Speicher) vom Flash-Typ usw., sind allgemein als Datenspeicherbausteine für tragbare elektronische Systeme bekannt. Ein NAND-Flash-Halbleiterspeicherbaustein, der ein Speicherzellenfeld mit Speicherzellen vom NAND-Typ umfasst, ist in diesem Bereich als Speicher weit verbreitet, in dem eine Integration von Speicherzellen relativ ausgeprägt ist, wobei der Flash-Typ löschbar ist. Während eines Programmiervorgangs des NAND-Flash-Halbleiterspeicherbausteins wird eine hohe Spannung im Bereich von 15 V bis 20 V, die höher als eine Versorgungsspannung ist, an eine ausgewählte Wortleitung angelegt.
Ein technisches Beispiel für ein Programmierverfahren von NAND-Flash-Halbleiterspeicherbausteinen ist in der Patentschrift US 6.335.881 beschrieben.
Ferner ist in diesem Bereich ein Programmierverfahren mit einer Inkrementalschrittpuls-Programmierstruktur (ISPP-Struktur oder ISPP-Schema) bekannt, um eine Schwellwertspannungsdispersionsbreite in den zu programmierenden Speicherzellen eng zu machen. In der ISPP-Struktur ist eine Programmierspannung VPGM eine gepulste Spannung mit einer bestimmten Pulsbreite, die stufenweise von einer minimalen Spannung auf eine maximale Spannung während sich wiederholender Programmierperioden angehoben wird. Die ISPP-Struktur ist in IEEE Journal of Solid-State Circuits, Bd. 30, Nr. 11, Nov. 1995, Seiten 1149 bis 1156, Suh, Kang-Deog, et al., mit dem Titel: "A 3.3 V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme" beschrieben.
In einer Programmierbetriebsart des NAND-Flash-Halbleiterspeicherbausteins wird eine mit einer ausgewählten Speicherzelle verbundene Bitleitung von einem Versorgungsspannungspegel auf einen Massespannungspegel verändert und eine resultierende Programmierspannung wird an eine mit einem Steuergate der ausgewählten Speicherzelle verbundene Wortleitung angelegt und eine Passierspannung wird an Wortleitungen angelegt, die mit Steuergates von nicht ausgewählten Speicherzellen verbunden sind.
Im Detail wird bei dem Verfahren zum Anlegen einer resultierenden Programmierspannung an die ausgewählte Wortleitung zuerst die Passierspannung an alle Wortleitungen angelegt, dann wird eine Startprogrammierspannung, beispielsweise 15,5 V, nur an die ausgewählte Wortleitung für eine vorbestimmte Zeitspanne angelegt, beispielsweise 15 Mikrosekunden. Anschließend wird ein allgemein bekannter Programmierverifizierungslesevorgang durchgeführt, und wenn das Verifizierungsergebnis verfehlt wird, wird die Anzahl von Programmierschleifen erhöht, so dass die Programmierspannung um einen bestimmten Pegel von der Startprogrammierspannung erhöht wird, beispielsweise auf 16 V, und für eine bestimmte Zeitspanne an die ausgewählte Wortleitung angelegt wird. Die Anzahl der Programmierschleifen kann beispielsweise auf zwölf festgelegt werden.
Die Anzahl der Programmierschleifen ist vom Pegel der an die ausgewählte Wortleitung angelegten Programmierspannung und von einer Zeitspanne abhängig, während der die Programmierspannung angelegt ist. In anderen Worten ausgedrückt, je höher die Programmierspannung und je länger die Zeitspanne der angelegten Programmierspannung ist, desto kleiner ist die Anzahl der erforderlichen Programmierschleifen. Da jedoch die Positionen oder Architekturen der Wortleitungen in einem Speicherzellenblock für verschiedene Wortleitungen nicht gleich ist, ist die Dispersion der Anzahl an Programmierschleifen relativ groß. Ist beispielsweise eine Speicherzellenkette mit sechzehn in Reihe geschalteten Speicherzellen in jedem Speicherzellenblock vorhanden, dann haben eine erste und sechzehnte Wortleitung, die mit einer ersten bzw. sechzehnten Speicherzelle verbunden sind, eine große parasitäre Lastkapazität, verglichen mit anderen Wortleitungen. Die Anzahl an Programmierschleifen beim Programmieren dieser Wortleitung kann relativ hoch werden, verglichen mit der Anzahl an Programmierschleifen für andere Wortleitungen. Konsequenterweise wird, wenn die Dispersion der Programmierschleifenanzahl groß wird, eine Zeitspanne für einen gesamten Programmiervorgang vergrößert, und nicht nur der Programmiervorgang, sondern auch ein Lesevorgang verliert an Effizienz.
Das bedeutet, dass beim Programmierverfahren für den herkömmlichen nichtflüchtigen Halbleiterspeicherbaustein die Startprogrammier spannung mit dem gleichen Pegel an die ausgewählte Wortleitung angelegt wird, unabhängig davon, welche Last jede Wortleitung hat. Die Programmierspannung wird durch das ISPP-Schema erhöht. Daher ist es schwierig, die Dispersion der Anzahl an Programmierschleifen zu reduzieren.
Es ist Aufgabe der Erfindung, eine Programmierschaltung und ein Programmierverfahren für einen nichtflüchtigen Halbleiterspeicherbaustein und einen entsprechenden nichtflüchtigen Halbleiterspeicherbaustein anzugeben, die in der Lage sind, die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise zu beheben und insbesondere die Dispersion in der Anzahl an Programmierschleifen gering zu halten.
Die Erfindung löst diese Aufgabe durch eine Programmierschaltung für einen nichtflüchtigen Halbleiterspeicherbaustein mit den Merkmalen des Patentanspruchs 1, durch einen nichtflüchtigen Halbleiterspeicherbaustein mit den Merkmalen des Patentanspruchs 7 sowie durch ein Programmierverfahren mit den Merkmalen des Patentanspruchs 13, 19 oder 24.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß wird ein nichtflüchtiger Halbleiterspeicherbaustein mit einer Programmierschaltung und einem Programmierverfahren angegeben, die verschiedene Startprogrammierspannungen für die Wortleitungen verwenden.
Des Weiteren wird ein nichtflüchtiger Halbleiterspeicherbaustein mit einer Programmierschaltung und einem Programmierverfahren angegeben, die eine anfänglich höhere Programmierspannung an einige Wortleitungen anlegen, auch ohne größere Erhöhung einer belegten Chipfläche, wobei diese Wortleitungen durch die Charakteristik bestimmt werden, dass deren Anzahl an Programmierschleifen größer als die durchschnittliche Anzahl an Programmierschleifen ist.
Durch die vorliegende Erfindung wird die Anzahl an Programmierschleifen reduziert, auch für Wortleitungen, die eine relativ große Last aufweisen, so dass die Dispersion für die Anzahl an Programmierschleifen bezogen auf den gesamten Programmiervorgang reduziert wird. Dadurch kann eine Hochgeschwindigkeitsprogrammierung durchgeführt werden und eine hohe Betriebseffizienz erhalten werden.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockschaltbild eines nichtflüchtigen Halbleiterspeicherbausteins,
2 ein detaillierteres Schaltbild einer schaltungstechnischen Realisierung einer Verbindung zwischen einem Speicherblock und einer Zeilenieitungspegelauswahlschaltung aus 1,
3 ein detailliertes Schaltbild eines Ausführungsbeispiels eines Anpassungssignalgenerators aus 1,
4 ein Schaltbild eines Ausführungsbeispiels einer jeweiligen Schmelzsicherungsoption aus 3,
5 und 6 ein Schaltbild eines ersten bzw. zweiten Ausführungsbeispiels eines Programmierschleifenzählsignalgenerators aus 1,
7 ein detailliertes Schaltbild einer Flip-Flop-Schaltung aus 5 bzw. 6,
8 ein detailliertes Schaltbild eines Ausführungsbeispiels eines Programmierspannungsgenerators aus 1,
9 ein detailliertes Schaltbild eines Ausführungsbeispiels einer Wortleitungspegelauswahlschaltung aus 2,
10 ein Zeitablaufdiagramm für Betriebsvorgänge der Schaltung aus 9,
11 ein detailliertes Schaltbild einer Schalterpumpe aus 9,
12 und 13 jeweils Signalverläufe von angelegten Programmierspannungen, um ein herkömmliches Programmierverfahren mit dem erfindungsgemäßen Programmierverfahren zu vergleichen, und
14 ein Flussdiagramm einer Steuerung eines Programmiervorgangs beim erfindungsgemäßen Programmierverfahren.
Gemäß den nachfolgenden Ausführungsbeispielen werden ein nichtflüchtiger Halbleiterspeicherbaustein und ein Programmierverfahren hierfür beschrieben, die verschiedene Startprogrammierspannungen benutzen, wobei gleiche Bezugszeichen in den Zeichnungen gleiche Elemente betreffen.
1 zeigt einen nichtflüchtigen Halbleiterspeicherbaustein mit einem Adressenpuffer 10, einem Zeilendecoder 20, einer Blockauswahlschaltung 30, einer Zeilenleitungspegelauswahlschaltung 40, einem Anpassungssignalgenerator 50, einem Programmierschleifenzählsignal generator 60, einem Programmierspannungsgenerator 70, einem Speicherzellenfeld 100 mit mehreren Speicherblöcken 110, ..., 114, einem Seitenpuffer 120 und einem Spaltendecoder 140 wobei diese Komponenten in der dargestellten Verbindungskonfiguration miteinander gekoppelt sind.
Die Zeilenleitungspegelauswahlschaltung 40, der Anpassungssignalgenerator 50, der Programmierschleifenzählsignalgenerator 60 und der Programmierspannungsgenerator 70 wirken als Programmierspannungsversorgungseinheit in einer Programmierschaltung zur Durchführung eines Programmiervorgangs.
Die Programmierschaltung umfasst eine Speichereinheit in Form einer ersten bis fünften Sicherungsoption, die in 3 dargestellt sind, um eine vorherige Zeilenadresse zu speichern, die wenigstens eine spezielle Wortleitung aus einer Vielzahl von Wortleitungen anzeigt, und eine Programmierspannungsversorgungseinheit 40, 50, 60 und 70, um eine Startprogrammierspannung für die spezielle Wortleitung zur Verfügung zu stellen, wobei die Startprogrammierspannung für die spezielle Wortleitung einen von der Startprogrammierspannung, die an die restlichen Wortleitungen angelegt wird, verschiedenen Pegel hat, wenn eine während eines Programmierbetriebsmodus eingegebene Zeilenadresse mit der gespeicherten Zeilenadresse übereinstimmt.
Wie aus 2 ersichtlich ist, die genauer den Aufbau der Zeilenleitungspegelauswahlschaltung 40 und eines ersten Speicherzellenfeldblocks 110 und deren Verbindung zeigt, sind die Speicherblöcke 110, ..., 114 des Speicherzellenfeldes 100 vom NAND-Typ und beinhalten jeweils eine Speicherzellenkette MCS mit einer Mehrzahl von in Reihe geschalteten Speicherzellen M0 bis M15, wobei die Speicherzellenkette MCS über einen Kettenauswahltransistor SST mit einer korrespondierenden Bitleitung BL0 bis BLi verbunden ist. Eine Mehrzahl von Speicherzellen, welche innerhalb einer jeweiligen Speicherzellenkette in der gleichen Zeile angeordnet sind, sind gemeinsam mit einer korrespondierenden Wortleitung WL0 bis WL15 verbunden. In 2 besteht jede Speicherzellenkette aus EEPROM-Zellentransistoren M15 bis M0, die in Reihe zwischen einem Sourceanschluss des Kettenauswahltransistors SST und einem Drainanschluss eines Masseauswahltransistors GST eingeschleift sind. In jeder Speicherzellenkette ist ein Drainanschluss des Kettenauswahltransistors SST mit der korrespondierenden Bitleitung verbunden und ein Sourceanschluss des Masseauswahltransistors GST ist mit einer gemeinsamen Sourceleitung CSL verbunden. Entsprechende Gateanschlüsse der Kettenauswahltransistoren SST sind gemeinsam mit einer Kettenauswahlleitung SSL verbunden und Gateanschlüsse der Masseauswahltransistoren GST sind gemeinsam mit einer Masseauswahlleitung GSL verbunden. Steuergates der EEPROM-Zellentransistoren M15 bis M0 jeder Kette sind gemeinsam mit einer korrespondierenden der Wortleitungen WL0 bis WL15 verbunden und jede Bitleitung BL1 bis BLi ist funktionell mit einem Seitenpuffer 120 verbunden. Die Mehrzahl der Speicherzellen M0 bis M15 in Form der EEPROM-Zellentransistoren wird anfänglich gelöscht, um eine Schwellwertspannung von beispielsweise –3 V aufzuweisen. Um die Speicherzelle zu programmieren, wird eine hohe Spannung während einer gewissen Zeit an die Wortleitung einer ausgewählten Speicherzelle angelegt, dann wird die Spannung der ausgewählten Speicherzelle auf eine höhere Schwellwertspannung geändert, während die Schwellwertspannung der bei der Programmierung nicht ausgewählten Speicherzellen unverändert bleibt.
In der aus der ersten bis fünften Sicherungsoption 51a bis 51e gebildeten Speichereinheit aus 3 wird vorab eine Zeilenadresseninformation, die wenigstens eine spezielle Wortleitung aus den Wortleitungen WL0 bis WL15 anzeigt, mittels Durchtrennen einer Schmelzsicherung gespeichert, wie in 4 stellvertretend für eine Sicherungsoption 51 dargestellt. Im Ausführungsbeispiel einer der Sicherungsoptionen 51a bis 51e aus 3 gemäß 4 umfasst die jeweilige Sicherungsoption 51 eine Schmelzsicherung Fu, die aus einem Material wie Polysilizium usw. hergestellt ist, zwei NMOS-Transistoren NM1, NM2 und drei Inverter IN1 bis IN3. Eine Zeilenadresse von einem Bit wird mittels Durchtrennen oder Nichtdurchtrennen der Sicherung Fu gespeichert und ein mittels Durchtrennen der Sicherung Fu gespeichertes Bit FXi der Zeilenadresse wird als hoher Pegel ausgegeben, wenn ein Einschaltsignal Pwrup angelegt wird. Daher können vier Sicherungsoptionen eine Zeilenadresse von vier Bits speichern und eine spezielle Wortleitung aus den sechzehn Wortleitungen wird durch die Sicherungsprogrammierung von vier Bit bestimmt. Hierbei zeigt die Sicherungsprogrammierung an, dass optionale Informationen mittels Durchtrennen oder Nichtdurchtrennen der Sicherung gespeichert sind, was für eine Speicherzelle der Erfindung eine andere Bedeutung als ein Datenprogrammierungsvorgang hat.
Wie weiter aus 3 ersichtlich ist, umfasst der dort in einer schaltungstechnischen Realisierung gezeigte Anpassungssignalgenerator 50 mehrere Exklusiv-NOR-Gatter 52a bis 52d, ein NAND-Gatter 53, einen Inverter 54 und ein NOR-Gatter 55 und erzeugt ein Anpassungssignal Match, wenn eine Zeilenadresse AX0, AX1, AX2, AX3, die während eines Programmierbetriebsmodus eingegeben wird, mit einer in der Speichereinheit gespeicherten Zeilenadresse übereinstimmt. Ist beispielsweise der logische Wert einer Zeilenadresse zur Auswahl der sechzehnten Wortleitung WL15 gleich „1111", dann werden die Zeilenadresse „1111" und Informationen für ein Freigabesignal in der aus den ersten bis fünften Sicherungsoptionen 51a bis 51e bestehenden Speichereinheit gespeichert. Wird eine Zeilenadresse, die eine Wortleitung einer zu programmierenden Speicherzelle in einem Speicherblock anzeigt, mit einem Wert von „1111" während eines Programmiervorgangs angelegt, dann ist das Anpassungssignal Match, das im NOR-Gatter 55 erzeugt wird, auf einem hohen logischen Zustand.
Um ein erstes Schleifenzählsignal LOOP0 zu erzeugen, wenn das Anpassungssignal Match deaktiviert ist, und ein zweites Schleifenzählsignal LOOP1 zu erzeugen, wenn das Anpassungssignal Match aktiviert ist, kann der Programmschleifenzählsignalgenerator 60 z. B. in einer der Varianten realisiert sein, die in 5 und 6 dargestellt sind. 5 bzw. 6 zeigen selbsterklärend Schaltbilder einer ersten bzw. zweiten schaltungstechnischen Realisierung 60a, 60b des Programmierschleifenzählsignalgenerators 60 aus 1. 7 zeigt eine mögliche schaltungstechnische Realisierung einer Flip-Flop-Schaltung Fi, die in den 5 oder 6 benutzt werden kann.
Wie aus 8 ersichtlich ist, ist der Programmierspannungsgenerator 70 in einer dort gezeigten schaltungstechnischen Realisierung aus einem Generator 76 für eine hohe Spannung aufgebaut, der eine in diesem Fachgebiet bekannte Schaltung ist, und erzeugt eine erste Startprogrammierspannung, beispielsweise mit einem Pegel von 15,5 V, als Programmierstartspannung in Reaktion auf das erste Schleifenzählsignal LOOP0 und eine zweite Startprogrammierspannung, beispielsweise mit einem Pegel von 16 V, die höher als die erste Startprogrammierspannung ist, als Programmierstartspannung in Reaktion auf das zweite Schleifenzählsignal LOOP1. Da hierbei die Startprogrammierspannungen wechselseitig unterschiedliche Pegel haben, können sie von einem einzigen Programmierspannungsgenerator 70 erzeugt werden, wodurch die belegte Chipfläche bei der Ausführung des Programmierspannungsgenerators deutlich reduziert wird.
Wie aus 9 ersichtlich ist, die ein mögliches Ausführungsbeispiel für die Wortleitungspegelauswahlschaltung aus 2 zeigt, ist jede der Wortleitungspegelauswahlschaltungen 42, 43, 45 in der Zeilenleitungspegelauswahlschaltung 40 aus Schaltpumpen 408, 409, 410 aufgebaut und jede legt eine Passierspannung Vpass, eine Lesespannung Vread und eine der Programmierspannungen VPGM1, VPGM2, die vom Programmierspannungsgenerator 70 zur Verfügung gestellt werden, über eine Zeilenadressendecodierinformation DRADDi an die Wortleitungen an. 10 zeigt ein Zeitablaufdiagramm von Betriebssignalen der Schaltung aus 9. 11 zeigt ein mögliches Ausführungsbeispiel für die Schaltpumpe aus 9.
Die 12 und 13 zeigen Signalverläufe von Programmierspannungen, um ein herkömmliches Programmierverfahren mit dem erfindungsgemäßen Programmierverfahren zu vergleichen. 12 zeigt hierzu einen Spannungssignalverlauf basierend auf einer typischen herkömmlichen ISPP-Programmierungsstruktur. Zum besseren Verständnis sei nochmals auf 2 Bezug genommen, wo in einem anfänglichen Programmierbetriebsmodus eine Passierspannung VPASS an alle Wortleitungen WL0 bis WL15 angelegt wird. Zu diesem Zeitpunkt wird ein Spannungspegel der Kettenauswahlleitung SSL von einem Versorgungsspannungspegel auf einen Pegel von ungefähr 1,0 V geändert und die Masseauswahlleitung wird auf den Massespannungspegel verändert und nur eine ausgewählte Bitleitung wechselt auf den Massepegel. Wird beispielsweise angenommen, dass eine sechzehnte Speicherzelle M15, die mit der ersten Bitleitung BL0 verbunden ist, programmiert werden soll, dann wird nach der Initialisierung des Programmierbetriebsmodus eine Programmierspannung A1 nur an die sechzehnte Wortleitung WL15 angelegt. Nachdem zuerst die Passierspannung VPASS angelegt wird, wird die zuerst angelegte Programmierspannung A1 vorliegend als Startprogrammierspannung bezeichnet. Wird beispielsweise die Startprogrammierspannung A1 mit einem Pegel von 15,5 V in einer ersten Programmierschleife angelegt, dann wird in einer zweiten Programmierschleife eine ausgehend von 15,5 V um 0,5 V erhöhte Programmierspannung A2 mit dem Wert von 16 V angelegt. Die Anzahl an Programmierschleifen wird erhöht und eine Programmierspannung von ungefähr 20 V wird in einer letzten Programmierschleife angelegt. Ein in 12 dargestellter herkömmlicher Programmiervorgang wird ohne Ausnahme für alle Wortleitungen auf die gleiche Weise ausgeführt. Daher wird beim Stand der Technik für den Fall, dass eine spezielle Wortleitung zu programmieren ist, wie beispielsweise eine erste oder eine sechzehnte Wortleitung, welche eine relativ hohe Lastkapazität für eine Kettenrichtung aufweist, die Anzahl an Programmierschleifen relativ gesehen höher als die Anzahl an Programmierschleifen für andere Wortleitungen, so dass die Dispersion der Anzahl an Programmierschleifen ansteigt.
Um dieses Problem zu lösen, wird bei der Erfindung, wenn die erste oder sechzehnte Wortleitung zu programmieren ist, eine Startprogrammierspannung mit einem Pegel von 16 V angelegt, der höher ist als die anfängliche Startprogrammierspannung von 15,5 V, die an eine der zweiten bis fünfzehnten Wortleitungen angelegt wird. Das bedeutet, dass zwei Arten von Startprogrammierspannungen bei den erfindungsgemäßen Ausführungsbeispielen benutzt werden. Ist eine ausgewählte Wortleitung eine der zweiten bis fünfzehnten Wortleitungen, dann wird die Startprogrammierspannung mit einem Pegel von 15,5 V erzeugt. Ist eine ausgewählte Wortleitung die erste oder sechzehnte Wortleitung, dann wird die Startprogrammierspannung mit einem Pegel von 16 V erzeugt. Zur Vereinfachung der Beschreibung wird die zuerst genannte Startprogrammierspannung als erste Startprogrammierspannung und die zuletzt genannte Startprogrammierspannung als zweite Startprogrammierspannung bezeichnet. Wenngleich o. B. d. A. zur Vereinfachung die spezielle Wortleitung als erste oder sechzehnte Wortleitung angenommen wurde, versteht es sich, dass auch andere Wortleitungen hierfür bestimmt werden können.
Die spezielle Wortleitung kann durch ein Testergebnis für die Anzahl von Programmierschleifen in Speicherzellen bestimmt werden, die mit der Mehrzahl von Wortleitungen verbunden sind. Ist beispielsweise die Anzahl an Programmierschleifen für eine dritte Wortleitung WL2 durch Veränderungen im Prozess oder der Architektur von Speicherzellen am höchsten, dann werden Zeilenadresseninformationen in der Speichereinheit gespeichert, welche die dritte Wortleitung anzeigen. Daher wird, wenn die Programmierspannung an die dritte Wortleitung angelegt wird, die zweite Startprogrammierspannung angelegt, die sich von der ersten Startprogrammierspannung unterscheidet, die an die anderen Wortleitungen angelegt wird. Ein angelegter Spannungsverlauf, wie er im oberen Teil der 13 dargestellt ist, entspricht dem Fall aus 12. Hingegen wird für den Fall, dass die ausgewählte Wortleitung die spezielle, z. B. erste oder sechzehnte Wortleitung ist, eine Startprogrammierspannung B1 mit einem Pegel von 16 V zur Verfügung gestellt. Obwohl hier die zweite Programmierspannung B1 mit einer Spannung von 16 V zur Verfügung gestellt wird, kann der Spannungspegel bei Bedarf auch andere Werte, beispielsweise 16,5 V, 17 V usw. haben. Je häufiger die Schleifen wiederholt werden, desto höher wird durch das ISPP-Schema der Pegel der Programmierspannung, die an die Wortleitung angelegt wird. Werden unterschiedliche Programmierspannungen an die verschiedenen Wortleitungen angelegt, wie aus 13 ersichtlich ist, dann wird die Dispersion der Anzahl an Programmierschleifen wesentlich reduziert.
14 zeigt ein Flussdiagramm einer Steuerung eines Programmiervorgangs und illustriert in Schritten S10 bis S18 die erfindungswesentlichen Eigenschaften des Programmierverfahrens. Die Schritte werden zur Zusammenfassung des erfindungsgemäßen Programmierverfahrens angegeben und beziehen sich nicht auf ein sequentielles Abarbeiten durch ein Steuergerät, wie einen Computer usw.
Nachfolgend wird anhand der Schritte aus 14 auch die Konfiguration der Programmierschaltung zur Durchführung des erfindungsgemäßen Programmierverfahrens weitergehend beschrieben, wobei lediglich beispielhaft o. B. d. A. der Fall betrachtet wird, dass eine andere Programmierspannung nur an eine spezielle Wortleitung angelegt wird.
Gemäß 14 wird ein Schritt S10 zum Gewinnen von Informationen über einen elektrischen Einzelsortiertest (EDS-Test) und eine Programmierschleifendispersion durch Herstellung einer großen Anzahl von nichtflüchtigen Halbleiterspeicherbausteinen, die eine Schaltungsfunktion gemäß 1 aufweisen, auf einem Wafer und Durchführung eines Tests pro Chip auf Waferlevel ausgeführt. Die Programmierschleifendispersionsinformation aus dem EDS-Test wird durch Ausführen einer Programmierung für jede Speicherzelle unter den gleichen Bedingungen wie bei einem richtigen Programmiervorgang gewonnen. Wird beispielsweise eine Programmierschleife beim Testen der Programmierung einer Speicherzelle, die mit der sechzehnten Wortleitung verbunden ist, elf Mal ausgeführt, und werden Programmierschleifen für andere Wortleitungen durchschnittlich sieben Mal oder weniger ausgeführt, dann kann die Dispersion der Anzahl an Programmierschleifen als vergleichsweise groß angesehen werden. Daher werden nach dem Gewinnen der Programmierschleifendispersionsinformation im Schritt 10 der Schritt S11 und der Schritt S12 ausgeführt.
Im Schritt S11 werden Zeilenadresseninformationen zur Auswahl beispielsweise der sechzehnten Wortleitung in der Sicherungsspeichereinheit gespeichert. Die Zeilenadresse wird während eines Program mierbetriebsmodus an den Adressenpuffer 10 von 1 angelegt und nur durch Anwenden dieses Vorgangs kann der Schritt S12 ausgeführt werden. Im Schritt S11 werden je nach der zu speichernden Zeilenadresseninformation eine oder mehrere Sicherungen Fu gemäß 4, die Teil der ersten bis fünften Sicherungsoptionen 51a bis 51e aus 3 sind, durch eine Lichtquelle, wie einem Laser usw., durchtrennt. So werden z. B. Zeilenadresseninformationen mit dem logischen Wert „1111" zur Auswahl der sechzehnten Wortleitung und eine Freigabeinformation mit dem logischen Wert „1" in der Speichereinheit gespeichert. Soll eine Zeilenadresseninformation in der Speichereinheit gespeichert werden, welche die erste Wortleitung auswählt, dann wird nur die Sicherung in der fünften Sicherungsoption 51e durchtrennt und die Sicherungen in den ersten bis vierten Sicherungsoptionen 51a bis 51d werden nicht durchtrennt. In diesem Fall werden die Zeilenadresseninformation mit dem logischen Wert „0000" zur Auswahl der ersten Wortleitung und die Freigabeinformation mit dem logischen Wert „1" in der Speichereinheit gespeichert.
Daher nimmt der ausgegebene logische Wert des Anpassungssignals Match im Schritt S13 einen hohen Pegel an, wenn eine Zeilenadresse, die mit der in der Speichereinheit gespeicherten Zeilenadresseninformation übereinstimmt, vom Adressenpuffer 11 durch einen Betrieb der logischen Gatter ausgegeben wird, die vom Anpassungssignalgenerator 50 aus 3 zur Verfügung gestellt werden. Wenn beispielsweise die Zeilenadresseninformation mit einem logischen Wert von „1111" zur Auswahl der sechzehnten Wortleitung und die Freigabeinformation mit einem logischen Wert von „1" während des Schritts S11 in der Speichereinheit gespeichert werden und die Zeilenadresse, welche die sechzehnte Wortleitung auswählt, mit einem logischen Wert von „1111" während eines Programmiervorgangs in Schritt S12 angelegt wird, dann haben alle Eingabeanschlüsse der Exklusiv-NOR-Gatter 52a bis 52d im Anpassungssignalgenerator 50 einen hohen logischen Pegel, so dass alle Ausgabepegel der Exklusiv-NOR-Gatter 52a bis 52d einen hohen Wert haben. Daher nimmt ein Ausgabesignal des NAND-Gatters 53 einen niedrigen Pegel an und ein Ausgabesignal des Inverters 54 nimmt ebenfalls einen niedrigen Pegel an. Das NOR-Gatter 55 gibt einen hohen logischen Pegel aus, da alle Eingabesignale einen niedrigen Wert aufweisen, und dies wird zum Ausgabepegel des Anpassungssignals Match im Schritt 13. In anderen Worten ausgedrückt, wenn das Anpassungssignal im Schritt S13 auf einem hohen Pegel aktiviert wird, dann gibt der Programmierschleifenzählsignalgenerator 60 aus 1 ein Zählsignal zum Erzeugen der zweiten Startprogrammierspannung aus. Die Ausgabe des Zählsignals ist im Schritt 14 enthalten. Hingegen wird der Schritt S15 durchgeführt, wenn die erste Startprogrammierspannung zu erzeugen ist.
Nachfolgend wird der Schritt S14 detaillierter in Verbindung mit dem Ausführungsbeispiel des Programmierschleifenzählsignalgenerators 60a dargestellt, der aus einem NOR-Gatter NOR1, einem Inverter IN1, einem ersten bis vierten Flip-Flop F1 bis F4, NAND-Gattern ND1 bis ND12 und Invertern I1 bis I12 aufgebaut ist, die wie dargestellt miteinander verschaltet sind. Die ersten bis vierten Flip-Flops F1 bis F4 sind jeweils aus Invertern IN1 bis IN3, einem ersten bis vierten Durchlassgatter PG1 bis PG4 und ersten bis vierten NOR-Gattern NOR1 bis NOR4 aufgebaut, wie aus 7 ersichtlich ist. Angelegte Signale aus 5 sind ein Einschaltsignal INT_PPWRUP, ein Programmierendesignal PGM_PGMEND, das Anpassungssignal Match und ein Verifizierungslesesignal PVFRD. Das Verifizierungslesesignal PVFRD wird nur dann mit einem hohen Zustand angelegt, wenn eine programmierte Speicherzelle nach dem Verifizierungsvorgang einen Programmierfehler aufweist.
Wird das Anpassungssignal Match mit einem niedrigen Zustand angelegt und sind die ersten bis vierten Flip-Flops F1 bis F4 alle zurückgesetzt, dann nehmen alle Ausgabesignale an Ausgabeanschlüssen Q des ersten bis vierten Flip-Flops F1 bis F4 einen niedrigen Zustand an und alle Ausgabesignale an invertierten Ausgabeanschlüssen nQ des ersten bis vierten Flip-Flops F1 bis F4 nehmen einen hohen Zustand an, so dass nur ein Ausgabesignal des NAND-Gatters ND1 einen niedrigen Zustand annimmt. Daher wird nur ein Ausgabesignal LOOP0 des Inverters I1 mit einem hohen Zustand ausgegeben und alle Ausgabesignale der restlichen Inverter I2 bis I12 nehmen einen niedrigen Zustand an. Wird das Verifizierungslesesignal PVFRD mit einem hohen Zustand an einen Taktanschluss angelegt, dann führen das erste bis vierte Flip-Flop F1 bis F4 als ein 12-Bit-Binärzähler einen zunehmenden Zählvorgang aus, wobei über den Ausgabeanschluss Q des ersten Flip-Flops F1 ein hoher Zustand ausgegeben wird. Daher wird nur ein Ausgabesignal LOOP1 des Inverters I2 mit einem hohen Zustand ausgegeben. Fortlaufend werden, wann immer das Verifizierungslesesignal PVFRD mit einem hohen Zustand an den Taktanschluss angelegt wird, Ausgabesignale LOOP2, LOOP3, ..., LOOP11 sequentiell mit einem hohen logischen Zustand ausgegeben.
Das bedeutet, dass wenn das Anpassungssignal Match inaktiv ist, zuerst das erste Schleifenzählsignal LOOP0 zum Erzeugen der ersten Startprogrammierungsspannung erzeugt wird. Danach werden, wenn das Verifizierungslesesignal PVFRD mit einem hohen Zustand angelegt wird, das zweite bis zwölfte Schleifenzählsignal LOOP1 bis LOOP11 zum Erhöhen der Programmierspannung durch das ISPP-Schema sequentiell mit einem hohen logischen Zustand ausgegeben.
Nachfolgend wird im Detail beschrieben, wie das zweite Schleifenzählsignal LOOP1 zum ersten Mal erzeugt wird, wenn das Anpassungssignal aktiviert ist. Da das Anpassungssignal Match an einen Setzanschluss S des ersten Flip-Flops F1 angelegt wird, wird ein hoher Zustand über den Ausgabeanschluss Q des ersten Flip-Flops F1 ausgegeben und ein niedriger Zustand wird über den invertierten Ausgabeanschluss nQ ausgegeben. Daher nehmen alle Eingabesignale des NAND-Gatters ND2 einen hohen Zustand an und ein Ausgabesignal des Inverters I2 nimmt einen hohen Zustand an. Zu diesem Zeitpunkt sind alle Ausgabesignale der restlichen Inverter I1, I3 bis I12 auf einem niedrigen Zustand. In anderen Worten ausgedrückt, während das Anpassungssignal aktiviert ist, wird das zweite Schleifenzählsignal LOOP1 von Anfang an zum Erzeugen der zweiten Startprogrammierspannung erzeugt. Analog werden zusätzlich, wann immer das Verifizierungslesesignal PVFRD mit einem hohen Pegel angelegt wird, das dritte bis zwölfte Schleifenzählsignal LOOP2 bis LOOP11 zum Erhöhen der Programmierspannung nach dem ISPP-Schema sequentiell mit einem hohen logischen Zustand ausgegeben.
Das alternative Ausführungsbeispiel des Programmierschleifenzählsignalgenerators 60b von 6 umfasst ein NOR-Gatter NOR1, Inverter IN1 bis IN5, ein erstes bis viertes NAND-Gatter NAD1 bis NAD4, eine erste bis vierte Sicherungsoption FUO1 bis FUO4, ein erstes bis viertes Flip-Flop F1 bis F4, NAND-Gatter ND1 bis ND12 und Inverter I1 bis I12, die wie dargestellt miteinander verschaltet sind. In 6 ist es zulässig, von Anfang an ein optionales Schleifenzählsignal mit einem hohen Pegelzustand mittels Durchtrennen einer oder mehrerer Schmelzsicherungen der Sicherungsoptionen FUO1 bis FUO4 zu erzeugen. Wird beispielsweise das zweite Flip-Flop F2 mittels Durchtrennen der Schmelzsicherung der Sicherungsoption FUO2 gesetzt, dann wird von Anfang an ein viertes Schleifenzählsignal LOOP3 zum Erzeugen einer zweiten Startprogrammierspannung erzeugt. Analog werden, wann immer das Verifizierungslesesignal PVFRD mit einem hohen Pegel angelegt wird, die restlichen Schleifenzählsignale LOOP4 bis LOOP11 zum Erhöhen der Programmierspannung nach dem ISPP-Schema sequentiell mit einem hohen logischen Zustand ausgegeben.
Die Erzeugung Schleifenzählsignale wurde schon oben beschrieben. Nachfolgend wird die Funktionsweise des Programmierspannungsgenerators 70 aus 8 beschrieben. Wird das erste Schleifenzählsignal LOOP0 mit einem hohen Zustand angelegt, dann wird nur ein NMOS-Transistor T0 leitend geschaltet, der mit einer Seite eines Teilerwiederstandes R0 von mehreren Teilerwiderständen R0 bis Rn verbunden ist, wie aus 8 ersichtlich ist, und die restlichen NMOS-Transistoren T1 bis Tn bleiben sperrend geschaltet. Daher ist nur der Widerstand R0 zwischen einem Knoten NO1 und einem Masseanschluss eingeschleift. Eine Teilspannung Vdvd basierend auf einem Widerstandsverhältnis eines oberen Widerstandes Ru zum Widerstand R0 wird an den invertierenden Anschluss (–) eines Komparators 74 angelegt und eine Referenzspannung Vref wird an den nicht invertierenden Anschluss (+) des Komparators 74 angelegt. Ist die Teilspannung Vdvd kleiner als die Referenzspannung Vref, dann wird ein vom Komparator 74 ausgegebenes Vergleichssignal COMP aktiviert. Das vom Komparator 74 ausgegebene Vergleichssignal wird an einen Freigabeanschluss EN des Generators 76 für hohe Spannung angelegt, so dass der Spannungsgenerator 76 durch den logischen Zustand des Vergleichssignals COMP eine Ladungspumpenfunktion ausführt, um eine gezielte Programmierspannung VPGM am Knoten NO2 auszugeben. Hierbei kann die ausgegebene Programmierspannung VPGM als Startprogrammierspannung mit einem Wert von ca. 15,5 V bestimmt werden.
Wird eine Startspannung von 16 V an eine spezielle Wortleitung, wie beispielsweise die sechzehnte Wortleitung angelegt, dann wird das zweite Schleifenzählsignal LOOP1 mit einem hohen Zustand angelegt. Daher ist nur ein NMOS-Transistor T1 leitend geschaltet, der mit einer Seite eines Teilerwiderstandes R1 aus den Teilwiderständen R0 bis Rn aus 8 verbunden ist, und die restlichen NMOS-Transistoren T0, T2 bis Tn sind sperrend geschaltet. Daher ist nur der Widerstand R1 funk tional zwischen dem Knoten NO1 und dem Masseanschluss eingeschleift. Die Teilspannung Vdvd basierend auf einem Widerstandsverhältnis des oberen Widerstandes Ru zum Widerstand R1 ist um einen vorgegebenen Pegel im Vergleich zum Teilspannungspegel basierend auf dem Widerstandsverhältnis des oberen Widerstandes Ru zum Widerstand R0 verkleinert. Daher wird ein Sollausgabepegel basierend auf der Ladungspumpenfunktion des Generators 76 für hohe Spannung weiter erhöht, um die Programmierspannung VPGM mit einem Pegel von ungefähr 16 V am Knoten NO2 auszugeben. Da die Widerstandswerte der Teilerwiderstände R0 bis Rn unterschiedlich festgelegt sind, wird ein Pegel der am Knoten NO2 ausgegebenen Programmierspannung schrittweise in der Reihenfolge der Schleifenzählsignale erhöht. Gemäß dem ISPP-Schema, d. h. dem Verfahren der stufenweisen Erhöhung der Programmierspannung VPGM in jeder Programmierperiode, wird die Erhöhung der Spannung auf der Kettenauswahlleitung SSL wesentlich reduziert, die durch eine Kopplung mit der Wortleitung verursacht wird, wenn die Programmierspannung an die Wortleitung WL15 angelegt wird, die zur Kettenauswahlleitung SSL aus 2 benachbart ist. Mit anderen Worten kann, da eine zunehmende Breite der Programmierspannung klein ist, die in jedem Programmierzyklus verwendet wird, ein Verstärkungseffekt durch die Kopplung zwischen der Kettenauswahlleitung und der Wortleitung im Wesentlichen unterdrückt werden.
Wie oben ausgeführt ist, erzeugt der Programmierspannungsgenerator 70 eine erste Startprogrammierspannung als Programmierstartspannung in Reaktion auf ein erstes Schleifenzählsignal und eine zweite Startprogrammierspannung, die höher als die erste Startprogrammierspannung ist, als Programmierstartspannung in Reaktion auf ein zweites Schleifenzählsignal.
Wieder Bezug nehmend auf 1, kann die Programmierspannung VPGM in zwei Arten von Spannungspegeln, wie 15,5 V und 16 V, durch einen logischen Pegel des Anpassungssignals Match, das vom Anpassungssignalgenerator 50 ausgegeben wird, der Zeilenleitungspegelauswahlschaltung 40 zur Verfügung gestellt werden. Dies wird im Schritt S14 zur Durchführung des Setzens der zweiten Programmierschleifenspannung und im Schritt S15 zur Durchführung des Setzens der ersten Programmierschleifenspannung im Flussdiagramm aus 14 beschrieben.
Ein Programmiervorgang gemäß Schritt S16 wird durch Anlegen der Programmierspannung an die ausgewählte Wortleitung durchgeführt. Die Durchführung des Schrittes S16 wird durch die Zeilenleitungspegelauswahlschaltung 40 aus 1 gesteuert. Wie aus 2 ersichtlich ist, werden die Programmierspannung VPGM, die Passierspannung VPASS, die Lesespannung VREAD und eine decodierte Zeilenadresse DRADD0, DRADD1, DRADD2, DRADD3 gemeinsam an die Wortleitungspegelauswahlschaltungen 42 bis 45 angelegt, die in der Zeilenleitungspegelauswahlschaltung 40 vorgesehen sind. Die Lesespannung VREAD wird gemeinsam an einen Kettenauswahlleitungspegelselektor 41 und einen Masseauswahlleitungspegelselektor 46 angelegt. Die Wortleitungspegelauswahlschaltungen 42 bis 45 sind jeweils aus Schaltungselementen aufgebaut, wie sie in 9 dargestellt sind. Wird die Schalterpumpe 408 der drei Schalterpumpen 408, 409, 410 freigegeben, dann erscheint die Lesespannung VREAD am Spannungsausgabeanschluss VOUT, und wenn die Schalterpumpe 409 freigeschaltet wird, dann erscheint die Passierspannung VPASS am Spannungsausgabeanschluss VOUT. Wird die Schalterpumpe 410 freigeschaltet, dann erscheint die Programmierspannung VPGM am Spannungsausgabeanschluss VOUT. Angelegte Signale zum Erzeugen von Freigabesignalen, die an Freigabeanschlüsse EN der Schalterpumpen 408, 409, 410 angelegt werden, sind als Leseinformation READINF, ausgewählte Adresseninformation SADDINF, Passierperiodensignal/PPS, Testmodussignal TM und Programmierperiodensignal PMPS ausgeführt. 10 stellt die zeitlichen Zusammenhänge der Signale dar. Die Zeitspanne des angelegten Programmierperiodensignals wird um eine Verzögerungszeitspanne D1 von einem Zeitpunkt an verzögert, zu dem das Passierperiodensignal aktiviert wird. Daher wird an alle Wortleitungen zuerst die Passierspannung angelegt und dann wird die Programmierspannung nur an eine ausgewählte Wortleitung angelegt. Gemäß 9 wird ein Entladungssteuersignal DCS an einen Gateanschluss des NMOS-Transistors 403 angelegt. 11 zeigt eine detaillierte Schaltungskonfiguration der Schalterpumpen 408, 409, 410. Kondensatoren C1, C2 und Transistoren HN1 bis HN5 für hohe Spannung sind die Elemente, die für Ladungspumpvorgänge und Schaltvorgänge benutzt werden, wie auf diesem Gebiet allgemein bekannt ist.
Die Wortleitungspegelauswahlschaltungen 42 bis 45 legen während eines Programmierbetriebsmodus jeweils die Passierspannung VPASS, die Lesespannung VREAD und eine der Programmierspannungen VPGM1, VPGM2, die vom Programmierspannungsgenerator zur Verfügung gestellt werden, durch die Zeilenadressendecodierinformation DRADDi an eine korrespondierende Wortleitung an.
Wie wiederum aus 2 ersichtlich, wird für den Fall, dass die zweite Startprogrammierspannung VPGM2 an die sechzehnte Wortleitung angelegt wird, eine Ausgabeleitung BSK einer ersten Blockauswahleinheit 31 aus 1 als erstes aktiviert, wodurch alle Transistoren PG1 bis PG6 für hohe Spannung aktiviert werden, um einen Block auszuwählen. Hierbei geben alle Wortleitungspegelauswahlschaltungen die Passierspannung VPASS über die Ausgabeanschlüsse S1 bis S16 aus und der Kettenauswahlleitungspegelselektor 41 und der Masseauswahlleitungspegelselektor 46 geben die Lesespannung VREAD aus. Daher wird die Passierspannung VPASS an alle Wortleitungen angelegt. Die Wortleitungspegelauswahlschaltung 42 gibt die zweite Startprogrammierspannung VPGM2 über den Ausgabeanschluss S16 aus. Daher wird die zweite Startprogrammierspannung VPGM2 nur an die sechzehnte Wortleitung WL15 angelegt und die Passierspannung VPASS liegt weiterhin an der ersten bis fünfzehnten Wortleitung WL0 bis WL14.
Wird nur der Pegel der Bitleitung BL0 auf den Massepegel verändert, dann wird die Speicherzelle M15 programmiert. Das Programm zeigt an, dass Daten in ein floatendes Gate des Speicherzellentransistors geschrieben werden, und eine Vorgehensweise dafür ist allgemein bekannt. Wird nur eine Bitleitung BL1 auf den Massepegel gelegt, dann wird die Speicherzelle programmiert, die mit der Bitleitung BL1 verbunden ist und deren Steuergate mit der Wortleitung WL15 verbunden ist.
In einem Schritt S17 aus 14 werden ein Programmierverifikationslesevorgang und eine Programmierschleifenerhöhung auf bekannte Weise durchgeführt, woran sich eine Programmierüberprüfung im Schritt S18 auf bekannte Weise anschließt. War die Programmierung nicht erfolgreich, dann gibt der Programmierschleifenzählsignalgenerator 60 ein drittes Schleifenzählsignal LOOP2 mit einem hohen Zustand aus. Daher wird die Programmierspannung auf 16,5 V erhöht. Konsequenterweise wird ein Pegel der Programmierspannung, welche an die sechzehnte Wortleitung angelegt wird, durch das ISPP-Schema gemäß der wiederholten Schleife erhöht.
Somit empfängt die sechzehnte Wortleitung die Startprogrammierspannung mit einem Pegel von 16 V, während die anderen Wortleitungen analog die Startprogrammierspannung mit einem Pegel von 15,5 V empfangen, so dass die Anzahl an Programmierschleifen erhalten bleiben kann. Das bedeutet, dass wenn die Anzahl an Programmierschleifen zur Programmierung der dritten Wortleitung gleich acht ist, auch die Programmierung der sechzehnten Wortleitung acht oder neun Mal erfolgt. Daher wird die Schleifenanzahl wesentlich reduziert, verglichen mit einer Schleifenanzahl von elf für die herkömmliche Programmierung der sechzehnten Wortleitung. Das bedeutet, dass die Dispersion der Programmierschleifenanzahl reduziert wird. Dies hat zur Folge, dass der Hochgeschwindigkeitsprogrammiervorgang und die Effizienz des Programmiervorgangs und des Lesevorgangs verbessert werden.
Obwohl die zweite Startprogrammierspannung beispielhaft mit 16 V in der obigen Beschreibung angegeben ist, können bei Bedarf auch andere Spannungswerte, beispielsweise 17 V oder 18 V usw., hierfür verwendet werden.
Zusätzlich kann die Erfindung, obwohl als erfindungsgemäßes Ausführungsbeispiel ein NAND-Flash-Speicherbaustein beschrieben ist, auch auf NOR-Flash-Speicherbausteine angewendet werden, um in diesen die Dispersion der Programmierschleifenanzahl reduzieren.
Wie oben ausgeführt ist, wird durch die Reduzierung der Dispersion, d. h. Ungleichverteilung, der Anzahl an Programmierschleifen eine Hochgeschwindigkeitsprogrammierung unterstützt und die Betriebseffizienz gesteigert.
Es versteht sich für den Fachmann, dass weitere Modifikationen und Variationen im Rahmen der Erfindung möglich sind. So können beispielsweise die Anzahl an Wortleitungen, die oben als spezielle Wortleitung bezeichnet sind, und das Verfahren zu deren Erkennung modifiziert sein. Zusätzlich kann der Programmierspannungsgenerator zum Anlegen der spezifischen Programmierspannung an die jeweilige spezielle Wortleitung speziell installiert und betrieben werden, wenn die belegte Fläche erweiterbar ist, oder es kann ein Zeilenadressenspeicherverfahren durch eine Metalloption oder ein externes Steuersignal statt des gezeigten Sicherungsspeicherverfahrens angewendet werden.

Claims

Programmierschaltung für einen nichtflüchtigen Halbleiterspeicherbaustein, gekennzeichnet durch – eine Speichereinheit (51a bis 51e) zum Speichern einer Zeilenadresse, die wenigstens eine spezielle Wortleitung unter einer Mehrzahl von Wortleitungen (WL0 bis WL15) anzeigt, – eine Programmierspannungsversorgungseinheit (40, 50, 60, 70), die eine Startprogrammierspannung (VPGM) für die spezielle Wortleitung zur Verfügung stellt, wenn eine in einem Programmierbetriebsmodus angelegte Zeilenadresse mit der gespeicherten Zeilenadresse übereinstimmt, wobei die Startprogrammierspannung (VPGM) für die spezielle Wortleitung einen anderen Pegel aufweist als eine Startprogrammierspannung für die restlichen Wortleitungen.
Programmierschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die wenigstens eine spezielle Wortleitung eine Wortleitung ist, die von einem Testergebnis einer Anzahl von Programmierschleifen für Speicherzellen ausgewählt wird, die mit der Mehrzahl von Wortleitungen (WL0 bis WL15) verbunden sind.
Programmierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speichereinheit (51a bis 51e) die Zeilenadresse, welche die spezielle Wortleitung anzeigt, durch Benutzung eines Schmelzsicherungsprogrammierverfahrens speichert.
Programmierschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Pegel der Startprogrammierspannung (VPGM) für die spezielle Wortleitung höher als der Pegel der Start programmierspannung für die restlichen Wortleitungen (WL0 bis WL15) ist.
Programmierschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Programmierspannungsversorgungseinheit (40, 50, 60, 70) eine erste Startprogrammierspannung (VPGM1) als Programmierstartspannung anlegt, wenn die während des Programmierbetriebsmodus angelegte Zeilenadresse nicht mit der gespeicherten Zeilenadresse übereinstimmt, und eine zweite Startprogrammierspannung (VPGM2), die höher als die erste Startprogrammierspannung ist, als Programmierstartspannung anlegt, wenn die während des Programmierbetriebsmodus angelegte Zeilenadresse mit der gespeicherten Zeilenadresse übereinstimmt.
Programmierschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Programmierspannungsversorgungseinheit (40, 50, 60, 70) eine Spannung anlegt, welche stufenweise um einen bestimmten Pegel von der ersten bzw. zweiten Startprogrammierspannung (VPGM1, VPGM2) aus ansteigt, wann immer ein Programmierungsschleifenzählwert innerhalb eines bestimmten Grenzbereiches ansteigt.
Nichtflüchtiger Halbleiterspeicherbaustein mit – einem Speicherzellenfeld (100), das Speicherzellen (M0 bis M15) umfasst, welche in Matrixform mit einer Mehrzahl von Bitleitungen (BL0 bis BLi) und einer Mehrzahl von Wortleitungen (WL0 bis WL15) angeordnet sind, gekennzeichnet durch – eine Speichereinheit (51a bis 51e) zum Speichern einer Zeilenadresseninformation, die wenigstens eine spezielle Wortleitung unter der Mehrzahl von Wortleitungen (WL0 bis WL15) anzeigt, – einen Anpassungssignalgenerator (50) zur Erzeugung eines Anpassungssignals, wenn eine während eines Programmierbetriebsmodus angelegte Zeilenadresse mit der in der Speichereinheit (51a bis 51e) gespeicherten Zeilenadresseninformation übereinstimmt, – einen Programmierschleifenzählsignalgenerator (60), der ein erstes Schleifenzählsignal erzeugt, wenn das Anpassungssignal deaktiviert ist, und ein zweites Schleifenzählsignal erzeugt, wenn das Anpassungssignal aktiviert ist, – einen Programmierspannungsgenerator (70), der in Reaktion auf das erste Schleifenzählsignal eine erste Startprogrammierspannung (VPGM1) als Programmierstartspannung erzeugt, und in Reaktion auf das zweite Schleifenzählsignal eine zweite Startprogrammierspannung (VPGM2), die höher als die erste Startprogrammierspannung ist, als Programmierstartspannung erzeugt, und – eine Zeilenleitungspegelauswahlschaltung (40), die während des Programmierbetriebsmodus eine Passierspannung (VPASS), eine Lesespannung (VREAD) und eine der vom Programmierspannungsgenerator erzeugten Programmierspannungen (VPGM1, VPGM2) an Wortleitungen (WL0 bis WL15) unter Verwendung von Zeilenadressendecodierinformationen anlegt.
Halbleiterspeicherbaustein nach Anspruch 7, dadurch gekennzeichnet, dass die wenigstens eine spezielle Wortleitung eine solche ist, die von einem Testergebnis einer Anzahl von Programmierschleifen für Speicherzellen ausgewählt wird, die mit der Mehrzahl von Wortleitungen (WL0 bis WL15) verbunden sind.
Halbleiterspeicherbaustein nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der Programmierspannungsgenerator (70) eine Spannung erzeugt, welche stufenweise um einen bestimmten Pegel von der ersten bzw. zweiten Startprogrammierspannung (VPGM1, VPGM2) aus ansteigt, wann immer ein erster und zweiter Wert eines Schleifenzählsignals innerhalb eines bestimmten Grenzbereiches ansteigt.
Halbleiterspeicherbaustein nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass das Speicherzellenfeld (100) eine Mehrzahl von Zellenblöcken (110, 111, 112, 113, 114) vom NAND-Typ umfasst, in denen jeweils eine Speicherzellenkette (MCS) mit einer Mehrzahl von in Reihe geschalteten Speicherzellen (M0 bis M15) über einen Auswahltransistor (SST) mit korrespondierenden Bitleitungen (BL0 bis BLi) verbunden ist und in denen eine Mehrzahl von Speicherzellen (M0 bis M15), die in der gleichen Zeile innerhalb der Speicherzellenketten (MCS) angeordnet sind, gemeinsam mit einer korrespondierenden Wortleitung (WL0 bis WL15) verbunden sind.
Halbleiterspeicherbaustein nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Speichereinheit (51a bis 51e) eine Sicherungsoptionsspeichereinheit (51a bis 51e) mit einer Mehrzahl von durchtrennbaren Schmelzsicherungen ist.
Halbleiterspeicherbaustein nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass das zweite Schleifenzählsignal ein ganzzahliges Vielfaches des ersten Schleifenzählsignals ist.
Programmierverfahren für einen nichtflüchtigen Halbleiterspeicherbaustein, gekennzeichnet durch durch die Schritte: – Speichern einer Zeilenadresse, die wenigstens eine spezielle Wortleitung (WL) unter einer Mehrzahl von Wortleitungen (WL0 bis WL15) anzeigt, und – Anlegen einer Startprogrammierspannung (VPGM) an die spezielle Wortleitung (WL), wenn eine Zeilenadresse während eines Programmierbetriebsmodus mit der gespeicherten Zeilenadresse übereinstimmt, wobei die Startprogrammierspannung (VPGM) für die spezielle Wortleitung (WL) einen anderen Pegel aufweist als die Startprogrammierspannung für die restlichen Wortleitungen.
Programmierverfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Programmierspannung, welche während des Programmierbetriebsmodus angelegt wird, eine Spannung ist, welche stufenweise um einen bestimmten Pegel von der ersten bzw. zweiten Startprogrammierspannung (VPGM) aus ansteigt, wann immer ein Programmierschleifenzählwert innerhalb eines bestimmten Grenzbereiches ansteigt.
Programmierverfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die spezielle Wortleitung (WL) verglichen mit den anderen Wortleitungen eine spezielle angelegte Programmierspannung aufweist.
Programmierverfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der Pegel der Startprogrammierspannung (VPGM) für die spezielle Wortleitung (WL) höher als der Pegel der Startprogrammierspannung für die restlichen Wortleitungen (WL0 bis WL15) ist.
Programmierverfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass die speziellen Wortleitungen (WL) solche sind, welche in der gleichen Zeile in den Blöcken eines Speicherzellenfeldes (113) angeordnet sind.
Programmierverfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass die speziellen Wortleitungen (WL) sol che sind, welche in verschiedenen Zeilen in den Blöcken eines Speicherzellenfeldes (113) angeordnet sind.
Programmierverfahren für einen nichtflüchtigen Flash-Halbleiterspeicherbaustein vom NAND-Typ, bei dem – eine Massespannung an eine ausgewählte Bitleitung (BL0 bis BLi) angelegt wird, dadurch gekennzeichnet, dass – eine spezielle Programmierspannung (VPGM) an wenigstens eine spezielle Wortleitung (WL) aus einer Mehrzahl von Wortleitungen (WL0 bis WL15) angelegt wird.
Programmierverfahren nach Anspruch 19, dadurch gekennzeichnet, dass die spezielle Wortleitung (WL) verglichen mit den anderen Wortleitungen eine spezielle angelegte Programmierspannung aufweist.
Programmierverfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass der Pegel der Startprogrammierspannung (VPGM) für die spezielle Wortleitung (WL) höher als der Pegel der Startprogrammierspannung für die restlichen Wortleitungen (WL0 bis WL15) ist.
Programmierverfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass die speziellen Wortleitungen (WL) solche sind, welche in der gleichen Zeile in den Blöcken eines Speicherzellenfeldes (113) angeordnet sind.
Programmierverfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass die speziellen Wortleitungen (WL) solche sind, welche in verschiedenen Zeilen in den Blöcken eines Speicherzellenfeldes (113) angeordnet sind.
Programmierverfahren für einen nichtflüchtigen Speicherbaustein, gekennzeichnet durch durch die Schritte: – Speichern einer Zeilenadresseninformation, die wenigstens eine spezielle Wortleitung (WL) aus einer Mehrzahl von Wortleitungen (WL0 bis WL15) anzeigt, – Anlegen einer Massespannung an eine Bitleitung, die mit der während eines Programmierbetriebsmodus ausgewählten Speicherzelle verbunden ist, – Anlegen einer ersten Startprogrammierspannung an eine Wortleitung, welche mit der ausgewählten Speicherzelle verbunden ist, wenn eine während des Programmierbetriebsmodus angelegte Zeilenadresse nicht mit der gespeicherten Zeilenadresseninformation übereinstimmt, – Anlegen einer zweiten Startprogrammierspannung, die höher als die erste Startprogrammierspannung ist, an die Wortleitung, welche mit der ausgewählten Speicherzelle verbunden ist, wenn eine während des Programmierbetriebsmodus angelegte Zeilenadresse mit der gespeicherten Zeilenadresseninformation übereinstimmt, – Durchführen einer Programmierverifikation für die ausgewählte Speicherzelle, – Anlegen einer ersten Schleifenprogrammierspannung, die um einen vorbestimmten Pegel von der ersten Startprogrammierspannung (VPGM) aus ansteigt, an die Wortleitung, wenn die Speicherzelle, an welche die erste Startprogrammierspannung angelegt wurde, die Verifikation nicht bestanden hat, – Anlegen einer zweiten Schleifenprogrammierspannung, die um einen vorbestimmten Pegel von der zweiten Startprogrammierspannung (VPGM) aus ansteigt, an die Wortleitung, wenn die Speicherzelle, an welche die zweite Startprogrammierspannung angelegt wurde, die Verifikation nicht bestanden hat, Speicherzelle, an welche die zweite Startprogrammierspannung angelegt wurde, die Verifikation nicht bestanden hat, – Beenden der Programmierung der ausgewählten Speicherzelle, wenn die ausgewählte Speicherzelle die Programmierverifikation bestanden hat, und – Wiederholen der Programmierverifikation für die Speicherzelle mit den angelegten ersten und zweiten erhöhten Schleifenprogrammierspannungen und anschließendes Anlegen einer stufenweise erhöhten Programmierspannung basierend auf dem Verifizierungsergebnis an die Wortleitung für jeden Verifizierungsvorgang innerhalb einer bestimmten Schleifenanzahl und Beenden des Programmiervorgangs, wenn der Verifizierungsvorgang bestanden wurde.
Programmierverfahren nach Anspruch 24, dadurch gekennzeichnet, dass die zweite Startprogrammierspannung ungefähr 16 V beträgt, wenn die erste Startprogrammierspannung ungefähr 15,5 V beträgt.
Programmierverfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass die Zeilenadresseninformation mittels Durchtrennen von Schmelzsicherungen gespeichert wird.