ITRM20070382A1

ITRM20070382A1 - Attivazione di linee di parole in dispositivi di memoria.

Info

Publication number: ITRM20070382A1
Application number: IT000382A
Authority: IT
Inventors: Michele Incarnati; Giovanni Santin
Original assignee: Micron Technology Inc
Priority date: 2007-07-10
Filing date: 2007-07-10
Publication date: 2009-01-11
Also published as: US20120044765A1; US8050102B2; US8467252B2; US20090016143A1

Description

DESCRIZIONE

CAMPO TECNICO

La presente descrizione fa riferimento genericamente a dispositivi di memoria e, in una particolare forma di realizzazione, la presente descrizione fa riferimento a metodi e ad apparecchiature per fornire una attivazione riconfigurabile di linea di parole in dispositivi di memoria non volatile.

FONDAMENTO

I dispositivi di memoria sono di norma forniti come circuiti interni integrati a semiconduttore in computer o altri dispositivi elettronici. Vi sono molti tipi differenti di memorie, comprese la memoria ad accesso casuale (RAM), la memoria a sola lettura (ROM), la memoria ad accesso casuale dinamica (DRAM) la memoria ad accesso casuale dinamica sincrona (SDRAM) e la memoria flash.

Dispositivi di memoria flash sono stati sviluppati in una comune sorgente di memorie non volatili per un'ampia gamma di applicazioni elettroniche. Una memoria non volatile è una memoria che può trattenere i suoi valori di dati per un certo periodo esteso senza applicazione di alimentazione. Dispositivi di memoria flash di norma impiegano una cella di memoria ad un transistore che consente alte densità di memoria, alta affidabilità e basso consumo di energia elettrica. Le variazioni nella tensione di soglia delle celle attraverso la programmazione o "scrittura" di strati di immagazzinamento di carica o di trappola o altri fenomeni fisici, determinano il valore dei dati di ciascuna cella. Definendo due o più gamme di tensioni di soglia in modo che corrispondano a singoli valori di dati, possono essere memorizzati in ciascuna cella uno o più bit di informazione. Utilizzazioni comuni per memorie flash ed altre memorie non volatili includono personal computer, assistenti digitali personali (PDA), videocamere digitali, riproduttori di supporti digitali, registratori digitali, giochi, applicazioni, veicoli, dispositivi senza fili, telefoni mobili e moduli amovibili di memoria, e le utilizzazioni di memorie non volatili continuano ad espandersi.

La memoria flash di norma impiega una di due architetture base, note come flash NOR e flash NAND. La designazione è ricavata dalla logica per leggere i dispositivi. In una architettura flash NOR, una colonna di celle di memoria è accoppiata in parallelo con ciascuna cella di memoria accoppiata ad una linea di bit. In una architettura flash NAND, una colonna di celle di memoria è accoppiata in serie soltanto con la prima cella di memoria della colonna accoppiata ad una linea di bit.

Per i motivi sopra asseriti e per altri motivi che diventeranno evidenti a coloro che sono esperti nella tecnica dopo aver letto e compreso la presente descrizione, c'è la necessità, nella tecnica, di architetture di memoria alternative quali quelle per facilitare una attivazione riconfiqurabile di linee di parole per accedere a dispositivi di memoria non volatile.

BREVE DESCRIZIONE DEI DISEGNI

La fiqura 1 è uno schema a blocchi semplificato di un dispositivi di memoria accoppiato ad un elaboratore come parte di un sistema elettronico, secondo una forma di realizzazione della descrizione.

La fiqura 2 è uno schema a blocchi di un decodificatore di riqa accoppiato ad una schiera secondo una forma di realizzazione della descrizione .

La figura 3 è uno schema a blocchi di una circuiteria globale di attivazione e selezione di linee di parole secondo una forma di realizzazione della descrizione.

La figura 4 è uno schema logico combinatoria di un decodificatore globale di linee di parole esemplificativo secondo una forma di realizzazione della descrizione.

La figura 5 è uno scherma logico combinatoria di un decodificatore globale di linee di parole esemplificativo secondo un'altra forma di reazione della descrizione.

La figura 6 è uno schema a blocchi di un dispositivo di pilotaggio globale di linee di parole secondo una forma di realizzazione della descrizione .

La figura 7 è uno schema a blocchi di una parte della circuiteria globale di attivazione e selezione di linee di parole della figura 3, che mostra un ulteriore dettaglio dei bus di configurazione secondo una forma di realizzazione della descrizione.

La figura 8 è uno schema a blocchi che mostra la generazione di un bus di controllo di configurazione secondo una forma di realizzazione della descrizione.

DESCRIZIONE DETTAGLIATA

Nella seguente descrizione dettagliata delle forme di realizzazione presenti, si fa riferimento ai disegni annessi che ne formano parte, ed in cui vengono mostrate, a titolo di illustrazione, specifiche forme di realizzazione in cui la descrizione può essere realizzata. Queste forme di realizzazione vengono descritte in dettaglio sufficiente per consentire a coloro che sono esperti nella tecnica di realizzare le forme di realizzazione dell'invenzione, e si deve comprendere che possono essere impiegate altre forme di realizzazione e che variazioni di processo, elettriche o meccaniche, possono essere effettuate senza allontanarsi dalla presente descrizione. Perciò, la seguente descrizione dettagliata non deve essere assunta in senso limitativo .

Le varie forme di realizzazione esplicitamente descritte in questa sede facilitano la flessibilità nell'applicare differenti schemi di polarizzazione a linee di parole globali di un dispositivo di memoria non volatile. Linee di parole globali sono accoppiate selettivamente ad una o più linee di parole accoppiate alle celle di memoria. Le linee globali di parole vengono impiegate per trasferire i potenziali di pilotaggio ad una delle loro linee di parole associate. Le linee di parole sono linee conduttive impiegate per accedere a celle di memoria, e possono essere indicate in questa sede come linee di accesso. In genere, quando si accede a celle di memoria all'interno di un blocco di celle di memoria, all'interno del blocco vengono polarizzati differenti insiemi di linee di parole con differenti tensioni, a seconda dell'operazione desiderata e dalla relazione dell'insieme di linee di parole rispetto una linea di parole bersaglio (ad esempio, una selezionata). Ad esempio, durante un'operazione di lettura, una linea di parole selezionata, associata alle celle di memoria etichettate per l'operazione di lettura, dovrebbe ricevere una prima tensione, quale ad esempio una tensione di lettura o di verifica, designata per attivare una cella di memoria bersaglio se si trova in un primo stato di dati, e lasciare disattivata una cella di memoria bersaglio se si trova in un secondo stato di dati. Le linee di parole rimanenti del blocco dovrebbero ricevere una seconda tensione, ad esempio una tensione di permesso di lettura, designata per attivare ciascuna cella di memoria associata a quelle linee di parole, indipendentemente dello stato dei dati.

Altre operazioni di accesso del dispositivo di memoria possono richiedere spazi di indirizzi simili o piuttosto differenti. Ad esempio, un'operazione di programma può applicare una prima tensione, quale una tensione di programmazione, ad una linea di parole selezionata, designata per modificare lo stato dei dati di una qualsiasi cella di memoria associata a quella linea di parole se non è inibita da programma, applicando nel frattempo una seconda tensione alle linee di parole rimanenti/non selezionate del blocco, ad esempio una tensione di permesso di programma, designata per attivare ciascuna cella di memoria associata a quelle linee di parole non generando, nel frattempo, una polarizzazione sufficiente a modificare lo stato di programma di quelle celle di memoria, indipendentemente dal fatto che queste siano inibite da programma oppure no. Vi sono inoltre operazioni di programma più complesse, dove la linea di parole selezionata riceve una prima tensione, una linea di parole adiacente riceve una seconda tensione e le linee di parole non selezionate rimanenti ricevono una terza tensione; dove la linea di parole selezionata riceve una prima tensione, una prima linea di parole adiacente riceve una seconda tensione, una seconda linea di parole adiacente riceve una terza tensione, e le rimanenti linee di parole non selezionate ricevono una quarta tensione; ed in cui una linea di parole selezionata riceve una prima tensione, una linea di parole adiacente superiore riceve una seconda tensione, una linea di parole riceve adiacente inferiore una terza tensione, una successiva linea di parole adiacente inferiore riceve una quarta tensione, e le rimanenti linee di parole non selezionate ricevono una quinta tensione. Tuttavia, le varie forme di realizzazione descritte in questa sede non fanno asseqnamento su un particolare schema di accesso e, perciò, non sono limitate ad una qualsiasi specifica suddivisione dello spazio di indirizzi e possono essere modificate per conformarsi ad un qualsiasi schema di accesso desiderato. Benché le forme di realizzazione verranno descritte in relazione ad una architettura in qrado di suddividere linee di parole fino a più di cinque spazi di indirizzi, architetture che supportano meno o più suddivisioni sono secondo le forme di realizzazione di questa descrizione. In genere, una suddivisione è basata sulla relazione di varie linee di parole rispetto alla linea di parole bersaglio. Ad esempio, in operazioni di accesso quali quelle sopra descritte, la relazione può essere basata su relative suddivisioni delle linee di parole. Le posizioni delle linee di parole verranno descritte in questa sede impiegando una terminologia numerica e relativa. La descrizione numerica della posizione di linee di parole fa riferimento genericamente alla sequenza in cui le linee di parole di un insieme (quali le linee di parole di una stringa NAND) dovrebbero essere programmate. Ad esempio, se una stringa NAND è in genere programmata nel verso dalla sua estremità sorgente verso la sua estremità di pozzo durante una operazione di scrittura, le linee di parole dovrebbero essere numerate cominciando dalla estremità sorgente e procedendo in modo incrementale verso l'estremità di pozzo. La convenzione di numerazione normalmente impiegata comincia con 0, in modo tale che un insieme di linee di parole aventi 32 elementi dovrebbe essere numerato da 0 a 31. In modo simile, quando in questa sede viene impiegata terminologia relativa per descrivere la relazione fisica tra due linee di parole, superiore ed inferiore fanno riferimento a posizioni di linee di parole di valore numerico superiore mentre inferiore fa riferimento a posizioni di linee di parole di valore numerico inferiore.

La figura 1 è uno schema a blocchi semplificato di un dispositivo di memoria 100 in comunicazione con (ad esempio, accoppiato ad) un elaboratore 130 con parte di un sistema elettronico, secondo una forma di realizzazione della descrizione. Alcuni esempi di sistemi elettronici includono personal computer, assistenti digitali personali (PDA), videocamere digitali, riproduttori di supporti digitali, registratori digitali, giochi, applicazioni, veicoli, dispositivi senza fili, telefoni mobili, moduli di memoria e quant'altro. L'elaboratore 130 può essere una unità di controllo di memoria oppure altro elaboratore esterno.

Il dispositivo di memoria 100 include una schiera di celle di memoria 104 disposte in righe e in colonne. La schiera di celle di memoria 104 include strutture di isolante secondo una o più delle varie forme di realizzazione. Sebbene le varie forme di realizzazione verranno descritte principalmente con riferimento a schiere di memoria NAND, le varie forme di realizzazione non sono limitate ad una architettura specifica della cella di memoria 104. Alcuni esempi di altre architetture di celle di memoria idonee alla presente invenzione includono schiere NOR, schiere AND e schiere di massa virtuale.

Una circuiteria 108 di decodifica di riga ed una circuiteria 110 di decodifica di colonna vengono fornite per decodificare segnali di indirizzo. I segnali di indirizzo vengono ricevuti e decodificati per accedere ad una schiera di memoria 104. Il dispositivo di memoria 100 include inoltre una circuiteria 112 di controllo di ingresso/uscita (I/O) per gestire l'immissione di comandi, indirizzi e dati al dispositivo di memoria 100, nonché l'uscita dell'informazione di dati e di stato dal dispositivo di memoria 100. Un registro di indirizzi 114 è accoppiato tra la circuiteria 112 di controllo I/O, la circuiteria 108 di decodifica di riga e la circuiteria 110 di decodifica di colonna per agganciare i segnali di indirizzo prima di una decodifica. Un registro dei comandi 124 è accoppiato tra la circuiteria 112 di controllo di I/O e la logica di controllo 116 per agganciare comandi in entrata. La logica di controllo 116 controlla l'accesso alla schiera di memoria 104, in risposta ai comandi, e genera una informazione di stato per l'elaboratore esterno 130. La logica di controllo 116 è accoppiata ad una circuiteria 108 di decodifica di riga e ad una circuiteria 110 di decodifica di colonna per controllare la circuiteria 108 di decodifica di riga e la circuiteria 110 di decodifica in risposta agli indirizzi. La logica di controllo 116 e la circuiteria 108 di decodifica di riga sono atte ad eseguire metodi secondo una o più forme di realizzazione della descrizione.

La logica di controllo 116 è inoltre accoppiata ad un registro di cache 118. Il registro di cache 118 aggancia dati, in entrata oppure in uscita, come diretti dalla logica di controllo 116 per memorizzare temporaneamente dati, mentre la schiera di memoria 104 è rispettivamente occupata a scrivere o leggere altri dati. Durante una operazione di scrittura, dati vengono passati dal registro di cache 118 al registro di dati 120 per trasferimento alla scheda di memoria 104; quindi i nuovi dati vengono agganciati nel registro di cache 118 dalla circuiteria 112 di controllo di I/O. Durante una operazione di lettura, dati vengono passati dal registro di cache 118 alla circuiteria 112 di controllo di I/O per uscita verso l'elaboratore esterno 130; quindi nuovi dati vengono passati dal registro di dati 120 al registro di cache 118. Un registro degli stati 122 è accoppiato tra la circuiteria 112 di controllo di I/O e la logica di controllo 116 per agganciare l'informazione di stato per uscita verso l'elaboratore 130.

Un dispositivo di memoria 100 riceve dall'elaboratore 130 segnali di controllo alla logica di controllo 116 su un collegamento di controllo 132. I segnali di controllo possono includere un'abilitazione di chip CE#, una abilitazione di aggancio di comando, CLE, un'abilitazione di aggancio di indirizzo, ALE, ed una abilitazione di scrittura WE#. Il dispositivo di memoria 100 riceve comandi (nella forma di segnali di comando), indirizzi (nella forma di segnali di indirizzo), e dati (nella forma di segnali di dati) dall'elaboratore 130 su un bus multiplato di ingresso/uscita (I/O) 134 e pone in uscita dati verso un elaboratore 130 sul bus di I/O Specificatamente, i comandi vengono ricevuti su piedini di ingresso/uscita (I/O) [7:0] del bus di I/O 134 alla circuiteria di controllo di I/O 112, e vengono scritti nel registro dei comandi 124. Gli indirizzi vengono ricevuti su piedini di ingresso/uscita (I/O) [7:0] del bus di I/O 134 alla circuiteria di controllo di I/O 112 e vengono scritti nel registro degli indirizzi 114. I dati vengono ricevuti su piedini di ingresso/uscita (I/O) [7:0] per un dispositivo di 8 bit, oppure piedini di ingresso/uscita (I/O) [15:0] per un dispositivo di 16 bit alla circuiteria di controllo di I/O 112 e vengono scritti in un registro di cache 118. I dati vengono successivamente scritti nel registro dei dati 120 per programmare una schiera di memoria 104. Per un'altra forma di realizzazione, il registro di cache 118 può essere omesso, ed i dati vengono direttamente scritti nel registro dei dati 120. I dati vengono inoltre posti in uscita su piedini di ingresso/uscita (I/O) [7:0] per un dispositivo di 8 bit oppure su piedini di ingresso/uscita (I/O) [15:0] per un dispositivo a 16 bit. Verrà compreso da coloro che sono esperti nella tecnica che possono essere forniti ulteriori segnali e circuiteria, e che il dispositivo di memoria di figura 1 è stato semplificato per aiutare a focalizzarsi sulla presente descrizione. Inoltre, benché il dispositivo di memoria di figura 1 sia stato descritto secondo convenzioni comuni per la ricezione e l'uscita dei vari segnali, si deve osservare che le varie forme di realizzazione non sono limitate dagli specifici segnali e dalle configurazioni di I/O descritte, a meno che non venga espressamente osservato in questa sede.

La figura 2 è uno schema a blocchi di una decodificatore 108 di riga accoppiato ad una schiera di celle di memoria 104 secondo una forma di realizzazione della descrizione. Il decodificatore 108 di riga è accoppiato per ricevere segnali di indirizzo 202, quali da un registro degli indirizzi 114 di figura 1, nella circuiteria globale di selezione e attivazione delle linee di parole (GWL) 200. I segnali di indirizzo 202 possono includere tutti i segnali di indirizzo dal registro degli indirizzi 114. Tuttavia, la circuiteria di selezione e attivazione di GWL 200 può ricevere soltanto una parte dei segnali di indirizzo dal registro degli indirizzi 114, quali quei segnali indicativi di una linea di parole bersaglio.

La circuiteria di selezione e attivazione di GWL 200 è inoltre accoppiata per ricevere un insieme di segnali di controllo, quali i segnali logici di controllo 260, ed un insieme di potenziali analogici di alimentazione 255. In risposta ai segnali logici di controllo 260, la circuiteria di attivazione e selezione di GWL 200 fornisce un insieme di potenziali 208 di GWL alla sua uscita per l'utilizzazione nel pilotare linee di parole di uno o più blocchi selezionati di celle di memoria. I potenziali 208 di GWL sono un composito di singoli potenziali di linee di parole, incluso un potenziale per ciascuna delle N linee di parole di un blocco di celle di memoria. Ad esempio, se una stringa NAND di un blocco di celle di memoria include 32 celle di memoria, i potenziali 208 di GWL dovrebbero includere 32 potenziali per pilotare le linee di parole associate a ciascuna delle celle di memoria della stringa NAND.

I potenziali 208 di GWL vengono forniti ad uno o più dispositivi di pilotaggio 210 di stringa, che sono di norma commutatori ad alta tensione designati per far passare il pieno potenziale di ingresso dei potenziali 208 di GWL come potenziali locali 212 di linee di parole. Ci sarebbe genericamente una corrispondenza uno ad uno tra i dispositivi di pilotaggio 210 di stringa ed i blocchi della schiera 104 verso cui si intende alimentare la circuiteria 200 di attivazione e selezione di GWL. Così, se viene inteso che la circuiteria 210 di selezione ed attivazione di GWL serve K blocchi di celle di memoria della schiera 104, ci dovrebbero essere K dispositivi di pilotaggio 210 di stringa.

Ciascun dispositivo di pilotaggio 210 di stringa viene attivato selettivamente da un decodificatore associato 205 di blocco in risposta a segnali di indirizzo 204. I segnali di indirizzo 204 possono includere tutti i segnali di indirizzo dal registro degli indirizzi 114. Tuttavia, i decodificatori 205 di blocco possono ricevere soltanto una parte dei segnali di indirizzo dal registro degli indirizzi 114, quali quei segnali indicativi di un blocco di celle di memoria. In genere, verrà attivato alla volta soltanto uno dei K dispositivi di pilotaggio 210 di stringa, accoppiando così i potenziali 208 di GWL della circuiteria 200 di selezione ed attivazione di GWL alle linee di parole di un blocco di celle di memoria della schiera 104.

La figura 3 è uno schema a blocchi di una circuiteria 200 di selezione ed attivazione di GWL secondo una forma di realizzazione della descrizione. La figura 3 fornisce un ulteriore dettaglio sulla generazione di singoli potenziali 207 di GWL dell'insieme di potenziali 208 di GWL. Per ciascuna delle sue N linee di parole, la circuiteria 200 di selezione ed attivazione di GWL include un decodificatore 315 di GWL. Ciascun decodificatore 315 è responsabile dei segnali di indirizzo 202 e dei segnali di controllo di selezione 307 per generare segnali di controllo 372 indicativi dello spazio di indirizzi a cui una linea di parole appartiene. Inoltre, per ciascuna delle sue N linee di parole, la circuiteria 200 di selezione ed attivazione di GWL include un blocco logico 320 di GWL. Ciascun blocco logico 320 è in genere un multiplatore per selezionare un insieme desiderato di segnali di controllo di configurazione 350 da una molteplicità di bus di controllo di configurazione 365 in risposta ai segnali di controllo 372, selezionando così un insieme di segnali di controllo di configurazione 350 associati al corrispondente spazio di indirizzi della linea di parole. Per ciascuna delle sue N linee di parole, la circuiteria 200 di selezione ed attivazione di GWL include ulteriormente un dispositivo di pilotaggio 325 di GWL. Ciascun dispositivo di pilotaggio 325 è in genere un multiplatore per selezionare un potenziale dalle alimentazioni analogiche 255 in risposta ai segnali di controllo di configurazione 350, fornendo così il potenziale di selezione come singolo potenziale 207 di GWL.

I segnali di controllo di selezione 370 possono essere codificati in modo duro dal blocco di controllo di selezione 330, ad esempio attraverso l'utilizzazione di collegamenti a fusibili o registri programmabili non volatili per determinare quale schema di inibizione debba essere impiegato durante l'operazione di accesso, e, così, quale degli spazi di indirizzi sia applicabile nell'accedere alla scheda di memoria. In alternativa, il blocco 330 di controllo di selezione può essere un blocco logico in risposta a segnali logici di controllo 260 per generare i segnali 370 di controllo di selezione. Per un'altra forma di realizzazione, il blocco di controllo di selezione 330 fornisce alcuni dei segnali di controllo di selezione 370 come segnali codificati duro, fornendo del frattempo i rimanenti segnali di controllo di selezione 370 in risposta a segnali logici di controllo 260.

I segnali di controllo di configurazione dei bus di controllo di configurazione 365 possono pure essere codificati duro, ad esempio il blocco di controllo di configurazione 335 può impiegare collegamenti a fusibili o registri non volatili per determinare gli stati dei singoli segnali di controllo di configurazione di ciascun bus 365 di controllo di configurazione. In alternativa, il blocco 335 di controllo di configurazione può essere un blocco logico in risposta a segnali logici di controllo 260 per generare i segnali di controllo di configurazione dei bus 365 di controllo di configurazione. Per un'altra forma di realizzazione, il blocco 335 di controllo di configurazione fornisce alcuni dei segnali di controllo di configurazione dei bus 365 di controllo di configurazione come segnali codificati duro, fornendo nel frattempo i rimanenti segnali di controllo di configurazione in risposta a segnali logici di controllo 260.

La figura 4 è uno schema logico combinatoria di un decodificatore di GWL esemplificativo secondo una forma di realizzazione della descrizione. Per l'esempio fornito in figura 4, il decodificatore 315i5di GWL è rappresentativo di una logica idonea ad una linea di parole avente un indirizzo corrispondente al valore decimale di 15. Per la forma di realizzazione di figura 4, i segnali di indirizzo 202, cioè, b0-b4, vengono forniti agli ingressi delle porte AND 401a-401d come segnali invertiti o segnali non invertiti, in modo tale che una porta AND 401a possa fornire soltanto una uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 14 che viene selezionata (quando la GWL del decodificatore 315 è una maggiore della GWL selezionata), ed il suo segnale di abilitazione Sel+1 dee en è un 1 logico, abilitando così lo spazio di indirizzi di Sel+1; la porta AND 401b può fornire soltanto una uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 15 che viene selezionata; la porta AND 401c può fornire soltanto una uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 16 che viene selezionata (quando la GWL del decodificatore 315 è una minore della GWL selezionata) , ed il suo segnale di abilitazione, Sel-1 dee en è 1 logico, abilitando così lo spazio di indirizzi Sel-1; e la porta AND 401d può fornire soltanto una uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 17 che viene selezionata (quando la GWL del decodificatore 315 è due volte minore della GWL selezionata), ed il suo segnale di abilitazione, Sel-2 dee en, è 1 logico, abilitando così lo spazio di indirizzi Sel-2. Una porta NOR 402 è accoppiata per ricevere le uscite delle porte AND 401 e fornire un'uscita logica 1 se le condizioni dei segnali di indirizzo 202 e i segnali di controllo di selezione 370 sono tali che nessuna delle porte AND 401 sta fornendo una uscita logica 1. Così, si può osservare che il decodificatore 315is di GWL di figura 4 fornirà un insieme di segnali di uscita 372i5indicativi dello spazio degli indirizzo abilitati a cui appartiene la sua GWL associata 15. Inoltre, sarà evidente, in vista della figura 4 che, ove desiderato, potrebbero essere definiti ulteriori spazi di indirizzi.

Eccezioni in una decodifica possono incontrarsi quando uno spazio di indirizzi definisce una linea di non esistenti parole oppure linee peculiari di parole. Ad esempio, se la linea di parole selezionata è GWL 1, allora lo spazio di indirizzi di Sel-2 non esiste. Per una forma di realizzazione, ai segnali di abilitazione può essere aggiunta logica per disabilitare quegli spazi di indirizzi quando questi definiscono una linea di parole non esistente. Per una forma di realizzazione alternativa, decodificatori di GWL possono eliminare la logica correlata a spazi di indirizzi per linee di parole non esistenti. Un esempio di questa forma di realizzazione può essere mostrato in figura 5. Per un altro esempio, possono essere desiderati potenziali di differenti quando uno spazio di indirizzi definisce una linea di parole peculiare, quale la prima e l'ultima linea di parole. Come impiegate in questa sede, le linee di parole prima ed ultima sono quelle linee di parole rispettivamente nella posizione 0 e nella posizione N-l, per un insieme di linee di parole aventi N linee di parole. Ulteriormente a questo esempio, quando uno spazio di indirizzi definisce GWL 0 o GWL 31 per blocchi aventi 32 linee di parole, possono essere desiderati potenziali differenti se lo spazio di indirizzi ha definito qualche altra linea di parole per effetto della sua prossimità alle porte di selezione della stringa NAND. Per una forma di realizzazione, possono essere definiti ulteriori spazi di indirizzi per selezionare un bus di configurazione differente quando sorge tale condizione. Per un'altra forma di realizzazione, la logica di controllo potrebbe essere modificata per variare i segnali di controllo di configurazione associati a quel bus di configurazione, quando corrisponde ad una linea di parole peculiare. Tale forma di realizzazione verrà descritta in maggior dettaglio con riferimento alla figura 8.

Per ancora un altro esempio, si può desiderare trattare una o più linee di parole, quale una prima e/un'ultima linea di parole, in uno di due modi -impiegando un primo insieme dei segnali di controllo di configurazione per una linea di parole quando questa viene selezionata, ed impiegando un secondo insieme di segnali di controllo di configurazione per quella linea di parole che non viene selezionata, indipendentemente dal fatto che questa appartenga ad un qualsiasi altro spazio di indirizzi abilitato. Per una forma di realizzazione, questa situazione può essere gestita aggiungendo un corrispondente bus di controllo di configurazione e configurando il decodificatore di GWL per fornire segnali di controllo indicativi del desiderio di impiegare il bus di controllo di configurazione Sei dee quando viene selezionata quella linea di parole, ed impiegare il bus aggiunto del controllo di configurazione quando quella linea di parole non viene selezionata. Si osservi che il bus aggiunto di controllo di configurazione può servire più di una linea di parole. Ad esempio, entrambe le linee di parole prima ed ultima possono impiegare il bus aggiunto del controllo di configurazione, quando non selezionate. Per una forma di realizzazione alternativa, può essere aggiunta logica al decodificatore di GWL per fornire questa gestione speciale come opzione. Per tale forma di realizzazione, può essere fornito un ulteriore segnale di abilitazione per abilitare in modo selettivo l'utilizzazione dell'ulteriore bus di controllo di configurazione della forma di realizzazione antecedente. La figura 5 è uno schema logico combinatoria di un decodificatore di GWL esemplificativo secondo tale forma di realizzazione della descrizione.

Per l'esempio fornito in figura 5, il decodificatore 315o di GWL è rappresentativo di una logica idonea ad una linea di parole avente un indirizzo corrispondente al valore decimale di 0. Per la forma di realizzazione di figura 5, vengono forniti segnali di indirizzo 202 agli ingressi delle porte AND 401b-401d e della porta NAND 403 come segnali invertiti o come segnali non invertiti, in modo tale che la porta AND 401b possa fornire soltanto un'uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 0 che viene selezionata; e la porta AND 401c può fornire soltanto un'uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 1 che viene selezionata (quando la GWL del decodificatore 315 è una minore della GWL selezionata), ed il suo segnale di abilitazione, Sel-1 dee en è un 1 logico, abilitando così lo spazio di indirizzi di Sel-1; la porta AND 401d può fornire soltanto un'uscita logica 1 quando i segnali di indirizzo 202 sono indicativi della GWL 2 che viene selezionata (quando la GWL del decodificatore 315 è due volte più bassa della GWL selezionata), ed il suo segnale di abilitazione, Sel-2 dee en, è un 1 logico, abilitando così lo spazio di indirizzi di Sel-2; e la porta NAND 403 può fornire soltanto una uscita logica 1 quando i segnali di indirizzo 202 sono indicativi di qualsiasi linea di parole diversa dalla GWL 0 che viene selezionata, ed il suo segnale di abilitazione UnselO en è un 1 logico, abilitando così lo spazio di indirizzi UnselO. Una porta NOR 402 è accoppiata per ricevere le uscite delle porte AND 401 e fornire una uscita logica 1 se le condizioni dei segnali di indirizzo 202 e dei segnali 370 di controllo di selezione sono tali che nessuna delle porte AND 401 stia fornendo una uscita logica 1. Si osservi che, a differenza della figura 4, non vi è alcuna porta AND 401a corrispondente allo spazio di indirizzi Sel+1, così non vi è alcuna linea di parole dove Sel+1 corrisponde a GWL 0.

Le porte AND 405b-405d e 406 sono accoppiate rispettivamente alle uscite ricevute delle porte AND 401b-401d e dalla porta NOR 402 nei primi ingressi, ed una uscita dell'invertitore 404, che è un'uscita invertita della porta NAND 403, in secondi ingressi. Se il segnale di abilitazione UnselO en è uno 0 logico, disabilitando così la porta NAND 403 dal fornire un 1 logico, l'uscita delle porte AND 405b-405d e 506 vengono controllate rispettivamente dalle uscite delle porte AND 401b-401d e della porta NOR 402, consentendo così l'utilizzazione degli spazio di indirizzi Sel-1 e Sel-2, ove abilitati. Tuttavia, se il segnale di abilitazione UnselO en è un 1 logico ed i segnali di indirizzo 202 corrispondono a qualsiasi indirizzo diverso da GWL 0, l'uscita della porta NAND 403 è un 1 logico, fornendo così un segnale di controllo UnselO indicativo del desiderio di impiegare l'ulteriore bus di controllo di configurazione per la prima linea di parole non selezionata. E fornendo il segnale invertito alle porte AND 405b-405d e 406, ciascuno dei rimanenti segnali di controllo di configurazione sarà indicativo del desiderio di disabilitare i rimanenti bus di controllo di configurazione per GWL 0. In vista degli esempi precedenti, è chiaro che la logica combinatoria potrebbe essere facilmente sviluppata per ciascun decodificatore globale di linee di parole e per una varietà di spazi di indirizzi.

La figura 6 è uno schema a blocchi di un dispositivo di pilotaggio 325n di GWL secondo una forma di realizzazione della descrizione. Il dispositivo di pilotaggio 325n di GWL è accoppiato per ricevere l'insieme selezionato dei segnali 350n di controllo di configurazione da un bus di configurazione associato allo spazio di indirizzi rispetto al quale si è determinato che la GWL appartiene. Il dispositivo di pilotaggio 325n di GWL è ulteriormente accoppiato per ricevere un insieme di alimentazioni analogiche 255 che rappresentano un insieme di potenziali disponibili da applicare ad una linea di parole. In risposta agli stati dei singoli segnali di controllo dei segnali 350n di controllo di configurazione, il dispositivo di pilotaggio 325n di GWL fornisce un potenziale corrispondente 207n alla sua GWL n associata. Si osservi che non è necessario che il potenziale 207n sia statico durante una data operazione di accesso e, così, può rappresentare un profilo mutevole di potenziale appena si modificano gli stati dei singoli segnali di controllo dell'insieme dei segnali 350n di controllo di configurazione. Ad esempio, una operazione di accesso può richiedere che la linea di parole inizi al potenziale di massa, si sposti al potenziale V5 per la prima fase dell'operazione e si sposti al potenziale V2 per la seconda fase dell'operazione, Modificando i segnali di controllo 350n, alla uscita 207 n può essere ottenuto il profilo di potenziale risultante.

La figura 7 è uno schema a blocchi di una parte della circuiteria 200 di selezione ed attivazione di GWL di figura 3, che mostra un ulteriore dettaglio dei bus 365 di configurazione secondo una forma di realizzazione della descrizione. Come mostrato, i bus 365 di configurazione vengono posti in uscita dal blocco logico 335 di controllo di configurazione. Per l'esempio di figura 7, vengono mostrati cinque bus di configurazione 365 corrispondenti a cinque possibili spazi di indirizzi. Possono essere impiegati più o meno bus di configurazione 365, a seconda di quanti spazi separati di indirizzo siano necessari per controllare ciascuna operazione di accesso che il dispositivo di memoria intende supportare. I bus 365 di configurazione includono bus primo e secondo 740χ e 7402di configurazione di default. Il primo bus 740χ di configurazione di default fornisce segnali di controllo di configurazione per l'operazione della linea di parole selezionata. Il secondo bus 7402di configurazione di default fornisce segnali di controllo di configurazione per l'operazione di una qualsiasi linea di parole non selezionata che non rientri in un qualsiasi altro spazio di indirizzi abilitato. I bus rimanenti 365 di coniiqurazione, ad esempio i bus facoltativi 745χ-7453di coniiqurazione forniscono seqnali di controllo di coniiqurazione per l'operazione di linee di parole dei loro corrispondenti spazi di indirizzi. I bus di coniiqurazione 745χ e 7453sono nominati facoltativi, dal momento che i loro seqnali di controllo non avranno alcuna influenza sull'operazione di una linea di parole a meno che non venqa abilitato il loro spazio di indirizzi corrispondente. Così, il bus di coniiqurazione 745χ, corrispondente allo spazio di indirizzi di una linea di parole due volte minore della linea di parole selezionata, influenzerà soltanto l'operazione di una corrispondente linea di parole, se il blocco della loqica di controllo di selezione 330 fornisce i suoi corrispondenti seqnali di abilitazione Sel+1 dee en indicativi del desiderio di abilitare quello spazio di indirizzi.

Come osservato in precedenza, la qenerazione del bus di controllo di coniiqurazione 365 può assumere una varietà di forme, ed i loro seqnali di controllo di coniiqurazione possono variare in base alla linea di parole selezionata. La figura 8 è uno schema a blocchi che mostra la generazione di un bus di controllo di configurazione secondo una forma di realizzazione della descrizione. Nell'esempio di figura 8, il bus di controllo di configurazione è il bus di controllo di configurazione 7452corrispondente allo spazio di indirizzi Sel-1. In questo esempio, il blocco di controllo di configurazione 335 include registri di controllo 872 per generare una prima parte 874 dei segnali di controllo che formano il bus di controllo di configurazione 7452, ed una prima versione 874 di una seconda parte 886 dei segnali di controllo che formano il bus di controllo di configurazione 7452. Una seconda versione 882 della seconda parte 886 dei segnali di controllo che formano il bus di controllo di configurazione 7452viene generata dalla logica di inibizione 878. La logica di inibizione 878 può essere responsabile di segnali di fusibili o registri di controllo 880, ed un segnale di abilitazione, Sel-1 è wlO. Il segnale di abilitazione Sel-1, wlO, è indicativo del desiderio di generare la seconda versione 882 della seconda parte 886 dei segnali di controllo quando la linea di parole selezionata è GWL 1, in questo esempio. La prima versione 876 dei segnali di controllo 886 e la seconda versione 882 dei segnali di controllo 886 vengono fornite come ingressi al multiplatore 884. Il multiplatore 884 è responsabile del segnale di controllo Inhibit Logic en per selezionare la prima versione 876 dei segnali di controllo 886 quando il segnale di controllo Inhibit Logic en ha un primo valore logico, e selezionare la seconda versione 882 dei segnali di controllo 886 quando il segnale di controllo Inhibit Logic en ha un secondo valore logico. Per l'esempio precedente, il segnale di controllo Inhibit Logic en sarebbe indicativo del desiderio di selezionare la seconda versione 882 del segnale di controllo 886 quando la linea di parole selezionata è GWL 1. In questo modo, il bus di controllo di configurazione 7452, corrispondente allo spazio di indirizzi di Sel-1, potrebbe impiegare un primo insieme dei segnali di controllo quando viene selezionata la maggior parte delle linee di parole, tuttavia un secondo insieme di segnali di controllo, quando lo spazio di indirizzi di Sel-1 corrisponde alla prima linea di parole, cioè, GWL 0. Così, i segnali di controllo per lo spazio di indirizzi di Sel-1 potrebbero essere modificati in base alla posizione della linea di accesso bersaglio, cioè, la linea di parole selezionata GWL 1.

CONCLUSIONE

Sono stati descritti dispositivi di memoria in grado di fornire una varietà di schemi di controllo a varie linee di parole durante l'operazione di accesso. Impiegando una molteplicità di bus di controllo di configurazione e multiplando i bus per selezionare un bus di controllo di configurazione desiderata, corrispondente ad uno spazio di indirizzi a cui appartiene una linea di parole, viene fornita flessibilità per abilitare i dispositivi di memoria ad essere personalizzati singolarmente senza modificare materialmente la produzione del dispositivo.

Sebbene siano state illustrate e descritte in questa sede forme di realizzazione specifiche, verrà compreso da parte di coloro che sono di capacità ordinaria nella tecnica che qualsiasi altra disposizione che viene calcolata per ottenere lo stesso scopo può essere sostituita per le specifiche forme di realizzazione mostrate. Molti adattamenti della descrizione saranno evidenti a coloro che sono di capacità ordinaria nella tecnica. Di conseguenza, questa domanda è intesa per coprire qualsiasi adattamento o variante della descrizione.

Claims

RIVENDICAZIONI 1. Dispositivo di memoria comprendente: una schiera di celle di memoria; una molteplicità di linee di accesso in comunicazione con la schiera di celle di memoria; e una molteplicità di bus per alimentare segnali di controllo in grado di pilotare le linee di accesso; in cui la circuiteria per accedere alla schiera delle celle di memoria è configurata per selezionare uno della molteplicità di bus per alimentare segnali di controllo per pilotare almeno una delle linee di accesso durante una operazione di accesso in base ad almeno un rapporto di almeno una delle linee di accesso relativamente ad una linea di accesso bersaglio.
2. Dispositivo di memoria della rivendicazione 1, in cui il selezionare uno delle molteplicità di bus per alimentare segnali di controllo in grado di pilotare una data linea di accesso durante una operazione di accesso in base ad almeno una relazione della data linea di accesso relativamente alla linea di accesso bersaglio comprende il selezionare un primo bus per alimentare segnali di controllo in grado di pilotare la linea di accesso data se la linea di accesso data è la linea di accesso bersaglio, e selezionare un secondo bus per pilotare la linea di accesso data se la linea di accesso data è diversa dalla linea di accesso bersaglio.
3. Dispositivo di memoria della rivendicazione 1, in cui il selezionare uno della molteplicità di bus per alimentare segnali di controllo in grado di pilotare una data linea di accesso durante una operazione di accesso in base ad almeno una relazione della data linea di accesso relativamente alla linea di accesso bersaglio comprende il selezionare un primo bus per pilotare la data linea di accesso se la data linea di accesso è la linea di accesso bersaglio, selezionare un secondo bus per pilotare la data linea di accesso se la data linea di accesso è di una posizione superiore alla linea di accesso bersaglio, selezionare un terzo bus per pilotare la data linea di accesso se la data linea di accesso è di una posizione inferiore alla linea di accesso bersaglio, selezionare un quarto bus per pilotare la data linea di accesso se la data linea di accesso è di due posizioni minore della linea di accesso bersaglio, e selezionare un quinto bus per pilotare la data linea di accesso, se la data linea di accesso si trova in una qualsiasi altra posizione relativamente alla linea di accesso bersaglio.
4. Dispositivo di memoria della rivendicazione 1, in cui la circuiteria per accedere alla schiera di celle di memoria è ulteriormente configurata per modificare i segnali di controllo da alimentare mediante un bus in base alla posizione della linea di accesso bersaglio.
5. Dispositivo di memoria della rivendicazione 1, in cui la circuiteria per accedere alla schiera di celle di memoria è configurata per selezionare quelli differenti della molteplicità di bus in base alla posizione delle linee di accesso.
6. Dispositivo di memoria della rivendicazione 1, in cui ciascun bus della molteplicità di bus corrisponde ad uno spazio di indirizzi, ed in cui la circuiteria per accedere alla schiera di celle di memoria è configurata per consentire ad un bus di alimentare segnali di controllo per pilotare una linea di accesso soltanto se quella linea di accesso può appartenere allo spazio di indirizzi di quel bus, e lo spazio di indirizzi di quel bus è abilitato.
7. Dispositivo di memoria della rivendicazione 6, in cui un primo spazio di indirizzi corrisponde alla linea di accesso bersaglio, un secondo spazio di indirizzi corrisponde ad una linea di accesso di una posizione superiore alla linea di accesso bersaglio, un terzo spazio di indirizzi corrisponde ad una linea di accesso in una posizione più bassa della linea di accesso bersaglio, un quarto spazio di indirizzi corrisponde ad una linea di accesso due posizioni più bassa della linea di accesso bersaglio, un quarto spazio di indirizzi corrisponde ad una linea di accesso due posizioni più bassa della linea di accesso bersaglio, ed un quinto spazio di indirizzi corrisponde a linee di accesso in posizioni diverse da quelle che appartengono a spazi di indirizzi abilitati degli spazi di indirizzi primo, secondo, terzo e quarto.
8. Dispositivo di memoria della rivendicazione 7, in cui un sesto spazio di indirizzi corrisponde a linee di accesso in una prima e/oppure ultima posizione di un insieme di linee di parole.
9. Dispositivo di memoria della rivendicazione 8, in cui viene selezionato un bus corrispondente al sesto spazio di indirizzi per una linea di accesso ad una posizione prima e/oppure ultima dell'insieme di linee di parole, se il sesto spazio di indirizzi è abilitato, indipendentemente dal fatto che la linea di parole appartenga ad uno qualsiasi degli spazi di indirizzi secondo, terzo, quarto, quinto.
10. Dispositivo di memoria della rivendicazione 7, in cui il primo ed il quinto spazio di indirizzi sono abilitati per default.
11. Dispositivo di memoria della rivendicazione 1, in cui la circuiteria per accedere alla schiera di celle di memoria è configurata per selezionare uno della molteplicità di bus in risposta a segnali di indirizzi ricevuti dal dispositivo di memoria e da segnali di controllo di selezione generati all'interno del dispositivo di memoria.
12. Dispositivo di memoria della rivendicazione 11, in cui la circuiteria per accedere alla schiera di memoria è configurata per selezionare uno della molteplicità di bus in risposta soltanto ad una parte dei segnali di indirizzi ricevuti dal dispositivo di memoria, in cui la parte dei segnali di indirizzo corrisponde alla linea di accesso bersaglio.
13. Dispositivo di memoria della rivendicazione 11, in cui almeno una parte dei segnali di controllo di selezione viene generata in risposta ad almeno uno di un collegamento a fusibili ed un registro programmabile non volatile.
14. Dispositivo di memoria, comprendente: una schiera di celle di memoria; una molteplicità di linee di accesso in comunicazione con la schiera di celle di memoria; e una molteplicità di bus per alimentare globalmente segnali di controllo in grado di pilotare un insieme delle linee di accesso, in cui il numero di bus è minore del numero delle linee di accesso dell'insieme di linee di accesso; in cui la circuiteria per accedere alla schiera di celle di memoria è configurata, per ciascuna linea di accesso dell'insieme di linee di accesso, per selezionare una delle molteplicità di bus per alimentare segnali di controllo per pilotare quella linea di accesso durante una operazione di accesso in risposta almeno ad una posizione di quella linea di accesso all'interno dell'insieme di linee di accesso.
15. Dispositivo memoria della rivendicazione 14, in cui la circuiteria per accedere alla schiera di celle di memoria è ulteriormente configurata, per almeno una linea di accesso dell'insieme di linee di accesso, per selezionare uno della molteplicità di bus per alimentare segnali di controllo per pilotare quella linea di accesso durante l'operazione di accesso, in risposta almeno alla posizione della linea di accesso relativamente ad una linea di accesso bersaglio.
16. Dispositivo di memoria della rivendicazione 14, in cui la circuiteria per accedere alla schiera di celle di memoria è ulteriormente configurata per almeno una linea di accesso nella prima o ultima posizione dell'insieme di linee di accesso, per selezionare una della molteplicità di bus per alimentare segnali di controllo per pilotare quella linea di accesso durante l'operazione di accesso, se quella linea di accesso è una linea di accesso è una linea di accesso bersaglio, e selezionare un'altro della molteplicità di bus per alimentare segnali di controllo per pilotare quella linea di accesso durante l'operazione di accesso, se quella linea di accesso non è la linea di accesso bersaglio.
17. Dispositivo di memoria della rivendicazione 14, in cui almeno un bus della molteplicità di bus viene abilitato in modo selettivo.
18. Dispositivo di memoria della rivendicazione 17, in cui almeno un bus della molteplicità di bus viene abilitato per default.
19. Dispositivo di memoria comprendente: una schiera di celle di memoria organizzate in blocchi; una molteplicità di linee locali di parole in comunicazione con la schiera di celle di memoria, in cui almeno un blocco della schiera di celle di memoria contiene N linee locali di parole, con N essendo un valore intero; una molteplicità di N linee globali di parole, ciascuna configurata per l'accoppiamento selettivo ad una delle N linee locali di parole; una molteplicità di N decodificatori globali di linee di parole accoppiati per ricevere una molteplicità di segnali di abilitazione degli spazi di indirizzi ed una molteplicità di segnali di indirizzi, e corrispondente alla molteplicità di N linee globali di parole in una relazione uno ad uno; una molteplicità di N dispositivi di pilotaggio globali di linee di parole accoppiati per ricevere una molteplicità di potenziali analogici di alimentazione, e corrispondente alla molteplicità di N decodificatori globali di linee di parole in una relazione uno ad uno; e una molteplicità di bus per alimentare segnali di controllo alla molteplicità di N dispositivi di pilotaggio globali di linee di parole, ciascun bus corrispondendo ad uno spazio di indirizzi delle N linee globali di parole, in cui almeno uno spazio di indirizzi viene abilitato selettivamente da un segnale di abilitazione dello spazio di indirizzi della molteplicità dei segnali di abilitazione dello spazio di indirizzi; in cui, in risposta ai segnali di indirizzo ed agli stati della molteplicità dei segnali di abilitazione degli spazi di indirizzi, ciascuno dei decodificatori globali delle linee di parole è configurato per generare un insieme di segnali di controllo indicativi di uno spazio di indirizzi abilitato a cui appartiene ciascuna linea globale di parole; in cui, in risposta all'insieme di segnali di controllo da ciascuno dei decodificatori globali delle linee di parole, ciascuno dei loro corrispondenti dispositivi di pilotaggio globali delle linee di parole è accoppiato per ricevere segnali di controllo da uno della molteplicità di bus corrispondente allo spazio di indirizzi abilitato a cui appartiene la sua corrispondente linea globale di parole.
20. Dispositivo di memoria della rivendicazione 19, in cui il primo dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea globale di parole in un primo spazio di indirizzi, abilitato per default, corrisponde ad una linea di parole globale selezionata; in cui il secondo dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea di parole globale in un secondo spazio di indirizzi corrispondente ad una posizione superiore di uno alla linea di parole globale selezionata se fosse abilitato il secondo spazio di indirizzi e il secondo spazio di indirizzi non definisse una linea di parole globale non esistente; in cui il terzo dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea di parole globale in un terzo spazio di indirizzi corrispondente ad una posizione inferiore di uno rispetto alla linea di parole globale selezionata, se il terzo spazio di indirizzi viene abilitato ed il terzo spazio di indirizzi non definisce una linea di parole globale non esistente; in cui il quarto dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea globale di parole in un quarto spazio di indirizzi corrispondente ad una posizione due volte più bassa della linea di parole globale selezionata se il quarto spazio di indirizzi è abilitato ed il quarto spazio di indirizzi non definisce una linea di parole globale non esistente; e in cui il quinto dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea di parole globale in un quinto spazio di indirizzi, abilitato per default, contenente linee di parole globali non appartenenti ad uno spazio di indirizzi abilitato degli spazi di indirizzi primo secondo terzo e quarto.
21. Dispositivo di memoria della rivendicazione 20, in cui il sesto dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea di parole globale in un sesto spazio di indirizzi corrispondente ad una linea di parole globale non selezionata nella posizione 0 e/oppure N-l della molteplicità di N linee di parole globali, se il sesto spazio di indirizzi è abilitato, indipendentemente dal fatto che il sesto spazio di indirizzi definisca una linea di parole globale in uno degli altri spazi di indirizzi, sostituendo così i segnali di controllo dal secondo, terzo, quarto o quinto dei bus.
22. Dispositivo di memoria della rivendicazione 19, in cui uno dei bus è accoppiato per alimentare segnali di controllo per pilotare una linea di parole globale in uno spazio di indirizzi corrispondente ad una linea di parole globale non selezionata se quello spazio di indirizzi è abilitato, indipendentemente dal fatto che quello spazio di indirizzi definisca una linea di parole globale, pure definita da uno qualsiasi degli altri spazi di indirizzi per linee di parole globali non selezionate.
23. Dispositivo di memoria della rivendicazione 19, comprendente inoltre: una molteplicità di N multiplatori, ciascuno accoppiato per ricevere l'insieme di segnali di controllo da uno dei decodificatori globali di linee di parole e accoppiare selettivamente uno della molteplicità di bus ad uno dei dispositivi globali di pilotaggio di linee di parole in risposta all'insieme ricevuto dei segnali di controllo.
24. Dispositivo di memoria della rivendicazione 19, in cui ciascuno della molteplicità di bus è accoppiato alla logica di controllo per generare i segnali di controllo per pilotare le linee di parole globali.
25. Dispositivo di memoria della rivendicazione 24, in cui almeno una della molteplicità di bus è accoppiato per ricevere una prima parte dei suoi segnali di controllo da registri non volatili, e ricevere selettivamente una seconda parte dei suoi segnali di controllo da registri non volatili o da segnali logici generati.
26. Dispositivo di memoria della rivendicazione 25, in cui la seconda parte dei segnali di controllo viene ricevuta selettivamente da segnali generati da logica quando la linea globale di parole dello spazio di indirizzi corrispondente ad almeno uno della molteplicità di bus è la linea globale di parole in posizione 0.
27. Metodo per accedere ad un dispositivo di memoria, comprendente: determinare uno spazio di indirizzi a cui appartiene una linea globale di parole; selezionare un bus di controllo di configurazione da una molteplicità di bus di controllo di configurazione in risposta al determinare lo spazio di indirizzi a cui appartiene la linea globale di parole; fornire i segnali di controllo del bus di controllo di configurazione selezionato ad un dispositivo di pilotaggio globale della linea di parole; selezionare un potenziale della molteplicità di potenziale disponibili rispetto al dispositivo di pilotaggio della linea globale di parole in risposta ai segnali di controllo del bus di configurazione selezionato; e fornire il potenziale selezionato alla linea globale di parole.
28. Metodo della rivendicazione 27, in cui il determinare lo spazio di indirizzi a cui una linea globale di parole appartiene comprende l'elaborare segnali di indirizzo di una linea globale di parole selezionata impiegando logica combinatoria per generare un insieme di segnali di controllo indicativi di uno spazio di indirizzi di un insieme abilitato di spazi di indirizzi a cui appartiene la linea globale di parole.
29. Metodo della rivendicazione 28, comprendente inoltre segnali di controllo di presa di azione indicativi di altri spazi di indirizzi, quando la linea globale di parole è la linea globale di parole nella posizione 0, e la linea globale selezionata non è la linea globale di parole in posizione 0.
30. Metodo della rivendicazione 28, in cui il selezionare il bus di controllo di configurazione da una molteplicità di bus di controllo di configurazione in risposta a determinare lo spazio di indirizzi a cui appartiene la linea globale di parole comprende l'impiegare un multiplatore per selezionare il bus di configurazione in risposta all'insieme di segnali di controllo indicativi dello spazio di indirizzi dell'insieme abilitato di spazi di indirizzi a cui appartiene la linea globale di parole.
31. Metodo della rivendicazione 27, comprendente ulteriormente : accoppiare il potenziale selezionato ad una linea locale di parole in corrispondenza alla linea globale di parole.
32. Metodo della rivendicazione 27, in cui il potenziale selezionato per la linea globale di parole varia durante l'operazione di accesso.
33. Metodo della rivendicazione 27, in cui l'operazione di accesso viene selezionata dal gruppo formato da un'operazione di lettura, un'operazione di verifica/lettura, una operazione di programmazione ed una operazione di cancellazione.