JP2007004961A - マルチレベルセルフラッシュメモリのアクセス方法及び装置 - Google Patents

Abstract

【課題】マルチレベルセルフラッシュメモリのアクセス方法及び装置を提供する。
【解決手段】入力される複数のワード単位データを第１ワードと第２ワードに二分して、メモリセルの最上位ビットには第１ワードを、最下位ビットには第２ワードを貯蔵する段階と、メモリセルのそれぞれの最上位ビットを感知してそれぞれの対応するラッチに貯蔵する第１センシング段階と、メモリセルのそれぞれの最下位ビットを感知して、それぞれの対応するラッチに貯蔵する第２センシング段階と、第１センシング段階でラッチされた最上位ビットが記第２センシング段階の開始と同時に第１ワードに出力される第１出力段階と、第２センシング段階でラッチされた最下位ビットが第２センシングの終了と同時に第２ワードに出力されることを特徴とする。
【選択図】図８

Description

本発明は半導体メモリ装置に係り、さらに詳細にはマルチレベルセルを採用したフラッシュメモリ装置のアクセス方法及び装置に関する。

一般的に、フラッシュメモリ装置は電気的にプログラム及び消去動作が可能な不揮発性半導体メモリ装置である。最近ではモバイル機器の大容量貯蔵装置やコードメモリなどの適用に高容量または高速特性が要求されることによって、フラッシュメモリが多い呼応を得ている。フラッシュメモリ装置はＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリに分類することができる。このうちＮＯＲ型フラッシュメモリ装置のセルアレイは１つのビットラインに複数のメモリセルが並列に配列される構造を有する。一方、ＮＡＮＤ型フラッシュメモリは１つのビットラインに複数個のメモリセルが直列に配列される構造を有する。ＮＯＲ型フラッシュメモリ半導体装置はＮＡＮＤ型フラッシュメモリと比べる時、プログラム及び読み出し動作において非常に速い速度を有するため高い速度特性を要する分野で幅広く利用されている。しかし素子配列特性によって集積度面でＮＡＮＤ型フラッシュメモリより非常に不利である。貯蔵容量の限界を克服するための代案として、マルチレベルセル（以下ＭＬＣ）方式が普遍的に採択されている。ＭＬＣは１つのメモリセルに多数ビットを貯蔵することによって、物理的集積度の限界を克服する手段を提供する。

以下、本発明の詳細な説明の展開のために用語を簡単に整理する。ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）はシリアルセンシングが適用されるマルチレベルセルで第１センシングを通じて検出されるデータを指称し、一般的意味のデジタルデータ単位の最上位ビットを指称するのではない。同様に、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）はシリアルセンシングが適用されるマルチレベルセルで第２センシングを通じて検出されるデータを指称する。

物理的アドレスはメモリセル内部でデータが貯蔵されるセル単位アドレスを意味する。論理的アドレスは外部から与えられるアドレスとして、メモリセル配列とは無関係である。

また、以下の説明ではセル当たり２ビットＭＳＢ、ＬＳＢが貯蔵される２レベルセルを例としてあげてバースト長４（ＢＬ＝４）／１ワード＝１６ビットの場合に対して従来技術と本発明が説明される。

図１はセル当たり２ビットが貯蔵されるマルチレベルセルのシリアルセンシング（Ｓｅｒｉａｌ Ｓｅｎｓｉｎｇ）による読み出し方法を説明する図である。マルチレベルセルの読み出し方法にはパラレルセンシング（Ｐａｒａｌｌｅｌ Ｓｅｎｓｉｎｇ）とシリアルセンシング（Ｓｅｒｉａｌ Ｓｅｎｓｉｎｇ）がある。パラレルセンシングは一度のセンシングにより貯蔵された２ビットデータを読み出せる方式であり、シリアルセンシングは最上位ビットＭＳＢと最下位ビットＬＳＢとを順に読み出す方式である。ここでは、シリアルセンシングを使うメモリに限定して説明する。図１を参照すれば、マルチレベルセルのシリアルセンシングは二度のセンシングで構成される。第１センシングはＭＳＢのビットを検出するために検証電圧Ｖ_Ｍでセルのオン（ＯＮ）状態またはオフ（ＯＦＦ）状態の可否を検出する。第１センシングを通じてＭＳＢのデータが検出されれば、ＭＳＢ値を参照してＬＳＢが検出される第２センシングの検証電圧ＶＬ_１、ＶＬ_２の位置が決められる。すなわち、第２センシングの検証電圧は第１センシングでＭＳＢのデータが‘１’に検出された場合には、左側検証電圧ＶＬ_１、ＭＳＢデータが‘０’と検出された場合には、右側検証電圧ＶＬ_２が選択される。このような一連の連続されるシリアルセンシングによって２つのビットの貯蔵データが読み出される。

図２Ａは上述のシリアルセンシングによって読み出されるマルチレベルセルを含むメモリの入力データのプログラム方法を説明するブロック図である。図２Ａを参照すれば、外部から入力される複数のワード単位データは１つのワード単位ずつ内部で指定される物理的アドレスのセルに貯蔵される。ここで１つの物理的アドレスは１つの完全なワード単位データを貯蔵するための一連のマルチレベルセルを指示する。特に入力の時、１つの論理的なアドレスを有するワード長のデータがセルに貯蔵される場合、１つの物理的アドレスを構成するセルに貯蔵される。もし１６ビット長のワードＮが入力されれば、このワードＮを構成するすべてのビット値は物理的アドレス＃０を構成する８個のセルの各ＭＳＢとＬＳＢに貯蔵される。１つのバースト長を構成する複数の連続される入力ワードに対しても同一に上述の方式が適用される。上述のワードＮと連続されたワードＮ＋１、Ｎ＋２、Ｎ＋３に対してもそれぞれ対応される物理的アドレスに含まれる８個のセルのＭＳＢとＬＳＢに貯蔵される。１つの物理的アドレス単位である８個のセルには入力の時１つの論理的アドレスを有する１つのワードデータが全部貯蔵される。

図２Ｂは図２Ａの方式で１つのバースト長に該当する入力データが対応するメモリセルに貯蔵された結果を説明するメモリマップである。図２Ｂは１６ビット単位の４個の入力ワードＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３のそれぞれがメモリセルの物理的アドレス＃０、＃１、＃２、＃３を構成する各々８個のマルチレベルセルに貯蔵されたことを示す。１つの入力ワードは１つの物理的アドレスを構成するセルに貯蔵されている。したがって、出力の時に行われる各ビット列の整列手順であるＩ／Ｏ構成も１つの物理的アドレスのセルが全部占めている。

図３は上述の図２の方式で貯蔵されたデータを読み出すための構成を説明するブロック図である。図３を参照すれば、セルから指定されたバースト長のデータを感知する感知増幅器１０と、ＭＳＢラッチイネーブル信号（以下ＭＬＥＮ）とＬＳＢラッチイネーブル信号（以下ＬＬＥＮ）とに応答して感知増幅器１０で感知した論理値をそれぞれラッチして、データダンプＤ＿Ｄｕｍｐ信号に応答して該当のラッチのデータを出力するラッチ回路２０と、ラッチ回路２０から出力されるワード単位データがクロックに同期して外部に出力される入出力Ｉ／Ｏバッファ３０とを含む。

感知増幅器１０はシリアルセンシングを通じて１つのバースト長データに該当するすべてのセルにそれぞれ対応する個数で構成される。指定された１つのバースト長（例えばＢＬ＝４/１６ビット＝１ワードで６４ビット）のすべてのビット値を検出するためにはＭＳＢを感知する第１センシングと、ＬＳＢを感知する第２センシング段階が必要である。

ラッチ回路２０は上述の感知増幅器１０のシリアルセンシングにより出力される検出データを貯蔵する。特に第１センシングを通じて検出される各セルのＭＳＢビットの値はＭＬＥＮ信号に応答して各セル別に割り当てられたＭＳＢラッチに貯蔵される。以後第２センシングを通じて感知増幅器１０から各セルのＬＳＢデータが検出されればＬＬＥＮ信号に応答して各セル別に割り当てられたＬＳＢラッチに全部貯蔵する。このような過程を通じて１つのバースト長に該当するデータがラッチ回路２０内のすべてのラッチに貯蔵された。まもなくデータダンプＤ＿Ｄｕｍｐ信号により各ラッチの出力が活性化されてワード単位（Ｉ／Ｏ単位）で出力される。図面ではＳＡ０〜ＳＡ７に該当するすべてのラッチが１番目のクロックに、ＳＡ８〜ＳＡ１５に該当するすべてのラッチが２番目のクロックに、ＳＡ１６〜ＳＡ２３に該当するすべてのラッチは３番目のクロックに、ＳＡ２４〜ＳＡ３１に対応するすべてのラッチは４番目のクロックに同期して出力するようになる。入出力バッファのＩ／Ｏデータでは、１つのＩ／ＯはＭＳＢに貯蔵されたビットは奇数Ｉ／Ｏ、ＬＳＢに貯蔵されたビットは偶数Ｉ／Ｏを構成して出力される。データダンプＤ＿Ｄｕｍｐ信号は上述のラッチの出力を活性化させてラッチされた１つのバースト長に該当するすべてのビットが一連のワード単位に順次に出力されるように制御する。データダンプＤ＿Ｄｕｍｐ信号は内部カウンタから出力されて各クロック別活性化されるラッチの出力が入力の時の論理アドレスと同一のワードに組み合わせるように構成する。

入出力Ｉ／Ｏバッファ３０は上述のラッチ回路２０から出力されるワード単位の出力データがクロックに同期して外部に出力される。１つの物理的アドレスに貯蔵されたワードは１つのＩ／Ｏを構成するようになる。

上述の構成を通じて従来のバーストリーディングはＭＳＢとＬＳＢのデータがメモリセルアレイから全部ラッチされた以後に出力されなければならないということが分かる。

図４は図２のデータ貯蔵方式と図３の読み出し経路を通じたバーストリーディングを説明するためのタイミング図である。図４を通じてマルチレベルセルメモリの一般的なバーストリーディング動作が図を参照して説明される。

入力アドレスが有効であるとアドレス感知信号ｎＡＶＤが入力されれば、第１センシング区間の間、上述のセルのＭＳＢデータが２つのクロックの間、感知増幅器１０により感知される。第１センシングの後半部には感知されたＭＳＢデータが対応するＭＳＢラッチに貯蔵されるようにＭＳＢラッチイネーブルＭＬＥＮ信号が入力されれば、感知増幅器からフリーフェッチしてラッチされる。以後、第２センシングを通じて上述のＭＳＢデータに基づいてＬＳＢデータが２つのクロックの間感知される。同様に、感知後半部にはＬＳＢラッチイネーブルＬＬＥＮ信号に同期してラッチ回路２０は感知増幅器１０からセルのすべてのＬＳＢデータをフリーフェッチ及びラッチする。４クロックの間、１つの指定されたバースト長を構成するすべてのデータビットがラッチされた。以後データダンプＤ＿Ｄｕｍｐ信号がラッチ回路２０に入力されれば、ラッチされたデータが１つのバースト長データを入力の時のワードＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３単位に組み合わせて順次に出力される。図４のデータ出力をよく見れば、各セルのすべてのＭＳＢ及びＬＳＢが第１及び第２センシングによりラッチされた以後にワード単位に出力可能であることが分かる。これは出力される１つのワード単位はＭＳＢのラッチとＬＳＢのラッチビットが組合すれば、完全なＩ／Ｏを構成して同時に出力されることができ、１つのＩ／Ｏを構成するためには必ずセルのＭＳＢとＬＳＢが全部センシングされるべきである。言い換えれば、１つのセルのＭＳＢとＬＳＢは出力の時、同一のＩ／Ｏワード単位のデータビットを構成するが、シリアルセンシングではＭＳＢとＬＳＢを同時にセンシングすることができないため、それぞれの第１センシングと第２センシングが終わった以後にワード単位のデータが出力されるしかなかった。

本発明の目的は、シリアルセンシングを適用する同期式フラッシュメモリの読み出し速度を向上することができる貯蔵方法を提供することにある。

本発明の他の目的は、シリアルセンシングを適用する同期式フラッシュメモリの読み出し速度を向上することができる読み出し方法を提供することにある。

前記諸般の目的を解決するために本発明の一特徴によれば、セル当たり最小２ビットが貯蔵されるメモリセルを有する半導体メモリ装置において、入力される２ワード単位以上のデータを第１ワードと第２ワードに二分して、再配列信号に応答して前記メモリセルの最上位ビットと最下位ビットに第１ワード及び第２ワードがそれぞれ貯蔵されるように再構成するデータ再配列部と、前記データ再配列部から出力されるデータを書き込み活性化信号に応答して前記メモリセルにプログラムされるよう制御される書き込みドライバと、感知活性化信号に応答して前記メモリセルのデータをセンシングする複数の感知増幅器と、前記感知増幅器の感知データをラッチ制御信号に応答してラッチして出力するラッチ回路と、前記再配列信号を印加して入力データを再配列し、前記再配列されたデータを前記メモリセルに書き込まれるように書き込み活性化信号を生成し、データ読み出しの時、前記メモリセルの最上位ビットＭＳＢと最下位ビットＬＳＢをシリアルセンシングするように前記感知増幅器に感知活性化信号を出力し、前記最上位ビットがラッチされる瞬間から第１ワードを、前記最下位ビットがラッチされる瞬間から第２ワードを出力するようにラッチ制御信号を生成する制御部とを含むことを特徴とする。

望ましい実施形態において、前記メモリセルは指定されるバースト長に該当するデータが貯蔵される。

望ましい実施形態において、前記第１ワードは前記指定されるバースト長の前半部に該当する１つ以上のワードである。

望ましい実施形態において、前記第２ワードは前記指定されるバースト長の後半部に該当する１つ以上のワードである。

望ましい実施形態において、前記ラッチ制御信号は前記ラッチ回路が前記第１センシングの間、前記最上位ビットをラッチするように制御する最上位ビットラッチ信号と、前記ラッチ回路が前記第２センシングの間、前記最下位ビットをラッチするように制御する最下位ビットラッチ信号と、ラッチされたビットを組み合わせて１つのバースト長単位に出力されるように制御するデータダンプ信号とを含む。

望ましい実施形態において、前記データダンプ信号は第１センシングが終わった直後、ラッチされた前記最上位ビットが前記第１ワードに出力されるように前記ラッチ回路を制御することを特徴とする。

望ましい実施形態において、前記データダンプ信号は第２センシングが終わった直後、ラッチされた前記最下位ビットが前記第２ワードに出力されるように前記ラッチ回路を制御して指定されたバースト長のデータが出力される。

望ましい実施形態において、前記データ再配列部は再配列信号に応答して入力経路が転換されるスイッチで構成される。

望ましい実施形態において、前記メモリ装置はＮＯＲ型フラッシュメモリ装置であることを特徴とする。

一方、前記諸般の目的を解決するために本発明の他の特徴によれば、マルチレベルセルとして動作するメモリセルを含む半導体メモリ装置のバーストアクセス方法において、入力される複数のワード単位データを第１ワードと第２ワードに二分して、前記メモリセルの最上位ビットには前記第１ワードを、前記最下位ビットには前記第２ワードを貯蔵する段階と、前記複数のメモリセルのそれぞれの最上位ビットを感知して、それぞれの対応するラッチに貯蔵する第１センシング段階と、前記複数のメモリセルのそれぞれの最下位ビットを感知して、それぞれの対応するラッチに貯蔵する第２センシング段階と、前記第１センシング段階でラッチされた前記最上位ビットが前記第２センシング段階の開始と同時に第１ワードに出力される第１出力段階と、前記第２センシング段階でラッチされた前記最下位ビットが前記第２センシングの終了と同時に第２ワードに出力されることを特徴とする。

望ましい実施形態において、前記第１ワードは指定されるバースト長の前半部に該当する１つ以上のワードである。

望ましい実施形態において、前記第２ワードは指定されるバースト長の後半部に該当する１つ以上のワードである。

望ましい実施形態において、前記第１出力段階と第２出力段階は連続的に発生して１つのバーストリーディングが構成される。

望ましい実施形態において、前記第１センシング段階と前記第２センシング段階は連続的に発生する。

上述の構成と方法を通じた本発明は第１センシング動作でＭＳＢビットがラッチされ、第２センシング動作でＬＳＢビットがラッチされると同時に第１感知動作の間ラッチされたＭＳＢビットがバースト単位の前半部ワードに組み合わせられて出力される。したがって、データ出力命令がある場合、内部レイテンシを効果的に減らすことができる。

本発明のマルチレベルセルとバーストモードを支援する同期式フラッシュメモリは１つのバースト単位データを全部ラッチせず、入出力単位のワードを組み合わせることができるため、読み出しの時、初期レイテンシを減らすことができる。

以下、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の最も望ましい実施形態を添付の図を参照して説明する。

図５は本発明の望ましい一実施形態を示すブロック図である。図５を参照すれば、本発明の構成はデータの貯蔵と読み出しという一連の段階を制御する制御部８０と、入力されるデータを本発明の貯蔵方式に従って貯蔵するために再配列されるデータ再配列部４０と、再配列されたデータが貯蔵されるように該当のビットラインを活性化する書き込みドライバ５０と、入力アドレスに応じてビットラインを選択するためのＹゲート６０と、マルチレベルセルを含むセルアレイ７０と、選択されたセルを感知する感知増幅器１０と、感知された結果をラッチするラッチ回路２０と、入出力データが一時的に貯蔵される入出力Ｉ／Ｏバッファ３０とを含む。上述の構成を通じて本発明はバーストモードで命令語入力の以後、データが出力されるまでの初期レイテンシを減少させて高速の読み出し速度で動作するようになることが図面に基づいて説明される。ここで、上述の図３と同一の参照符号は同一の機能の同一の部材を示す。

データ再配列部４０は入力される２つ以上のワード単位データを再構成して１つのワードが互いに異なる物理的アドレスに割り当てられるように再配列する。セル当たり２ビットのデータが貯蔵される本発明の実施形態では指定された１つのバースト長に該当するワード単位データが入力されれば、ワード単位に二等分して、両分されたデータビットを一方はセルのＭＳＢにプログラムされるように、他の一方はセルのＬＳＢにプログラムされるように再配列する。データ再配列部４０の具体的な動作は後述の図６で詳細に説明する。

書き込みドライバ５０はデータ再配列部４０で再構成されたデータがマルチレベルセルとして動作するセルアレイ７０に貯蔵されるように書き込み活性化信号ＷＲＥＮに応答してプログラムされるセルのビットラインを活性化する。

Ｙゲート６０は入力アドレスに対応するセルを選択するための回路である。プログラムされるか、読み出しの時にそれぞれ書き込みドライバ５０または感知増幅器１０にセルのビットラインが連結されるようにセルのビットラインを選択するようになる。

セルアレイ７０は１セル当たり２ビット以上を貯蔵することができるマルチレベルセルとして動作するフラッシュメモリセルである。本発明のメモリセルはセル当たり最上位ビットＭＳＢと最下位ビットＬＳＢが貯蔵される１セル／２ビットで動作するＮＯＲ型メモリセルで構成して説明される。

感知増幅器１０は１つのバーストモードデータが貯蔵されるセルとそれぞれ対応するように各セルのビットラインに連結されて感知活性化信号ＳＡＥＮに応答してセルのスレッショルド電圧状態を感知する。ＭＳＢを感知する第１センシングとＬＳＢを感知する第２センシングの二つの段階に進行されるシリアルセンシングで貯蔵されたデータを感知する。各センシングはそれぞれ２クロックの間に進行され、ＭＳＢとＬＳＢを全部センシングするためには総４クロックがかかる。

ラッチ回路２０は上述の感知増幅器１０のシリアルセンシングにより出力される感知データを一時貯蔵する。特に第１センシングを通じて出力される各セルのＭＳＢビットの値はＭＬＥＮ信号に応答して各セル別に割り当てられたＭＳＢラッチに貯蔵される。以後第２センシングを通じて感知増幅器１０から感知された各セルのＬＳＢデータが出力されれば、ＬＬＥＮ信号に応答して各セル別に割り当てられたＬＳＢラッチに全部貯蔵される。すべてのラッチが上述のシリアルセンシングを経て満たされれば、これは１つのバースト長に該当するデータがラッチに全部貯蔵されていたことを意味する。しかし、上述のデータ再配列部４０のような方式の貯蔵方法によれば、すでに第１センシング段階を通じてラッチされたＭＳＢデータは入力の時のワード単位データのうち前半部のワードで組み合わせ可能であることが分かる。したがって、ＬＳＢデータがラッチされない状態でも１つのバースト長のうち前半部ワードの出力が可能であることが分かる。また、ラッチされたＬＳＢデータのみを組み合わせても再配列以前の一連の入力データのうち後半部に該当する一連のワードに組み合わせ可能であることが分かる。したがって、本発明のラッチ回路は第１センシング以後から出力可能な意味あるワード単位を構成することができるようになる。これは第１感知の以後、第２センシングと同時にラッチされたＭＳＢデータを組み合わせてバースト長の半分を出力して、第２センシングの後、ＬＳＢデータを組み合わせて意味あるワード単位データに出力することができるということを意味する。本発明のデータダンプＤ＿Ｄｕｍｐ信号は第１センシングが終わって、第２センシングと同時にＭＳＢラッチの出力を制御して、それぞれワード単位に出力させる。第２センシングが終了と同時に単位バースト長の後半部に該当するすべてのデータがデータダンプＤ＿Ｄｕｍｐによってワード単位に組み合わされて出力されることによって、指定されたバーストモード出力を完成するようになる。本発明のラッチに対する詳細な説明は図８で説明する。

入出力Ｉ／Ｏバッファ３０は上述のラッチ回路２０から出力されるワード単位の出力データをクロックに同期して外部に出力する。

図６は本発明の読み出し方法を実現するための図５のデータ再配列部４０の動作を図式的に表現した図である。図６を参照すれば、指定された１つのバースト長に該当する順次に入力される４個のワードデータを大きく前半部ワードＮ、Ｎ＋１と後半部ワードＮ＋２、Ｎ＋３に二分する。データ再配列部４０は制御部８０からの再配列活性化信号ＡＲＲ＿ＥＮに応答して、前半部ワードデータの各ビットをプログラム対象となるすべてのセルのＭＳＢにプログラムされるように配列する。またデータ再配列部４０は再配列活性化信号ＡＲＲ＿ＥＮに応答して後半部ワードデータの各ビットをプログラム対象セルのＬＳＢにプログラムされるように配列する。さらに一般的に説明すれば、本発明のデータ貯蔵方法は入力される少なくとも二つのワード以上のデータを二分して、二分されたデータのうち出力の時に前半部に出力されるワードデータはすべてのセルのＭＳＢに貯蔵されるように配列して、出力の時に後半部に出力されるワードデータはプログラム対象セルのＬＳＢに貯蔵されるように配列する。本発明ではバースト長４に該当する場合を実施形態として説明したが、バースト長２以上のすべてのバーストモードで本発明のプログラム方法は有効である。

図７は図６の方式に応じて４個の一連のワードＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３データが４個の物理的アドレス＃０、＃１、＃２、＃３を有する単位ブロックのメモリセルアレイ上に貯蔵された場合のメモリマップである。従来には１つの物理的アドレスのメモリセルにはＭＳＢとＬＳＢを含んで１つのワードが貯蔵された。しかし図７に示したように本発明の貯蔵方法によれば、１つの単位バースト長のうちワードＮのデータビットは＃０、＃１の物理的アドレスに含まれるセルのＭＳＢに貯蔵される。またワードＮ＋１のデータビットは＃２、＃３の物理的アドレスに該当するセルのＭＳＢにそれぞれ貯蔵された。バースト長単位の後半部に該当するワードＮ＋２、Ｎ＋３はそれぞれ物理的アドレス＃０、＃１に該当するセルのＬＳＢと物理的アドレス＃２、＃３に該当するＬＳＢに貯蔵される。

上述の貯蔵方法を簡略に説明すれば、バースト単位を構成するワードのうち前半部はセルのＭＳＢに、バースト単位を構成するワードのうち後半部ワードはセルのＬＳＢに貯蔵される。

図８は本発明の貯蔵方法によるセルアレイのデータを本発明の読み出し方法によってバーストモードにアクセスした場合の動作を説明するタイミング図である。図８を参照すれば、データ出力命令の後に入力アドレスが有効であるというアドレス感知信号ｎＡＶＤが入力されれば、第１センシング区間の間セルのＭＳＢデータが二つのクロックの間感知増幅器１０によって感知されるであろう。第１センシングの後半部には感知されたセルのＭＳＢデータが対応するＭＳＢラッチに貯蔵されるようにＭＳＢラッチイネーブルＭＬＥＮ信号が入力されて感知増幅器１０からフリーフェッチしてラッチされる。しかし、本発明の第１センシングの間検出されるデータはすべてのセルのＭＳＢビットなので、このビットデータはそれぞれワードＮ、Ｎ＋１を構成するビット値であるのが分かる。したがって、ＭＳＢビットを感知することのみでも指定されたバースト長の前半部に該当するワードがラッチの組み合わせによって構成可能であることが分かる。以上の結果はバーストモードでデータ出力がすべてのビットがラッチされるまで待つ必要がないことを暗示する。すなわち、第１センシング以後、ラッチされたワードＮ、Ｎ＋１に該当するビットを組み合わせて第２センシングと同時に出力することができる。第２センシング区間の間には対象セルのＬＳＢに貯蔵されたワードＮ＋２及びＮ＋３に該当するビットがＬＬＥＮ信号に同期して感知増幅器からフリーフェッチされ、ラッチに貯蔵される。そして第２センシングが終わった直後、ラッチされたＬＳＢデータＮ＋２、Ｎ＋３のワードをデータダンプＤ＿Ｄｕｍｐ信号に応答して出力するようになる。ここでデータダンプＤ＿Ｄｕｍｐ信号‘０００１’はＮに含まれたビットが貯蔵されたラッチの出力を活性化して、'００１０‘はＮ＋１、’０１００‘はＮ＋２、'１０００'はＮ＋３ワードに該当するビットが貯蔵されたラッチの出力を活性化させるようにラッチ回路２０を制御する。結局、上述の動作は第２センシングと同時にバーストリーディングのためのデータ出力が始まって初期レイテンシ（Ｉｎｉｔｉａｌ Ｌａｔｅｎｃｙ）を減らすことができるということを意味する。本発明の実施形態を通じて初期レイテンシを従来の方法に比べて２クロック減少させることができた。もしバースト長２（ＢＬ＝２）の場合、上述の方式を適用するようになれば、３クロックの後に１つのバースト長に該当するデータが出力完了することが推測できる。

上述の本発明のバーストアクセス動作はバースト単位データを出力手順によって二分して、前半部に出力されるデータは選択されたセルのＭＳＢに、後半部に出力されるデータは選択されたセルのＬＳＢに貯蔵する。そして第１センシングの間セルのＭＳＢのみを検出してラッチすることだけでもバースト単位の前半部ワードの構成が可能であるため、ＬＳＢビットを検出する第２センシングの間ＭＳＢに貯蔵されたビットを組み合わせて出力することができる。第２センシングが終われば、ＬＳＢに貯蔵されたビットを組み合わせて１つのバースト単位を構成するように、直ちにバースト単位の後半部ワードを組み合わせて出力するようになる。

以上では本発明の実施形態では同期式フラッシュメモリが１６ビット／１ワード、バースト長４（ＢＬ＝４）の場合に対して説明したが、本発明はこれに限定されず、多様なバースト長に変形可能である。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内でさまざまな変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施形態のみではなく、特許請求の範囲及びこの発明の特許請求範囲と均等なものなどによって決められなければならない。

一般的なシリアルセンシング段階を説明する図である。 一般的なマルチレベルセルへのデータ貯蔵方法を説明する図である。 従来のマルチレベルセルの１つのバースト単位データの貯蔵様式を説明するメモリマップである。 従来技術によるシリアルセンシングを説明するブロック図である。 従来技術によるシリアルセンシングを説明するタイミング図である。 本発明のバーストアクセスのためのブロック図である。 本発明のデータ貯蔵方法を説明する図である。 本発明のデータ貯蔵方法によってメモリセルに貯蔵された１つのバースト単位データのメモリマップである。 本発明のバーストリーディングを説明するタイミング図である。

符号の説明

１０ 感知増幅器
２０ ラッチ回路
３０ 入出力バッファ
４０ データ再配列部
５０ 書き込みドライバ
６０ Ｙゲート
７０ セルアレイ
８０ 制御部

Claims (14)

1. セル当たり最小２ビットが貯蔵されるメモリセルを有する半導体メモリ装置において、
   入力される二つのワード以上のデータを第１ワードと第２ワードに二分して、再配列信号に応答して前記メモリセルの最上位ビットＭＳＢと最下位ビットＬＳＢに第１ワードと第２ワードがそれぞれ貯蔵されるように再構成するデータ再配列部と、
   前記データ再配列部から出力されるデータを書き込み活性化信号に応答して前記メモリセルにプログラムされるように制御される書き込みドライバと、
   感知活性化信号に応答して前記メモリセルのデータをセンシングする複数の感知増幅器と、
   前記感知増幅器の感知データをラッチ制御信号に応答してラッチして出力するラッチ回路と、
   前記再配列信号を印加して入力データを再配列し、前記再配列されたデータを前記メモリセルに書き込まれるように書き込み活性化信号を生成し、
   データ読み出しの時、前記メモリセルの最上位ビットと最下位ビットとをシリアルセンシングするように前記感知増幅器に感知活性化信号を出力し、前記最上位ビットがラッチされる瞬間から第１ワードを、前記最下位ビットがラッチされる瞬間から第２ワードを出力するように制御信号を生成する制御部とを含むことを特徴とする半導体メモリ装置。
2. 前記メモリセルは指定されるバースト長に該当するデータが貯蔵されることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記第１ワードは前記バースト長の前半部に該当する１つ以上のワードであることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記第２ワードは前記バースト長の後半部に該当する１つ以上のワードであることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記ラッチ制御信号は前記ラッチ回路が前記第１センシングの間、前記最上位ビットをレチするように制御する最上位ビットラッチ信号と、
   前記ラッチ回路が前記第２センシングの間、前記最下位ビットをラッチするように制御する最下位ビットラッチ信号と、
   ラッチされたビットを組み合わせて１つのバースト長単位に出力されるよう制御するデータダンプ信号とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記データダンプ信号は前記第１センシングが終わった直後、ラッチされた前記最上位ビットが前記第１ワードに出力されるよう前記ラッチ回路を制御することを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記データダンプ信号は前記第２センシングが終わった直後、ラッチされた前記最下位ビットが前記第２ワードに出力されるよう前記ラッチ回路を制御して指定されたバースト長のデータが出力されることを特徴とする請求項６に記載の半導体メモリ装置。
8. 前記データ再配列部は前記再配列信号に応答して入力経路が転換されるスイッチで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
9. 前記メモリ装置はＮＯＲ型フラッシュメモリ装置であることを特徴とする請求項１に記載の半導体メモリ装置。
10. マルチレベルセルとして動作するメモリセルを含む半導体メモリ装置のバーストアクセス方法において、
    入力される複数のワード単位データを第１ワードと第２ワードに二分して、前記メモリセルの最上位ビットには前記第１ワードを、前記最下位ビットには前記第２ワードを貯蔵する段階と、
    前記複数のメモリセルのそれぞれの最上位ビットを感知して、それぞれの対応するラッチに貯蔵する第１センシング段階と、
    前記複数のメモリセルのそれぞれの最下位ビットを感知して、それぞれの対応するラッチに貯蔵する第２センシング段階と、
    前記第１センシング段階でラッチされた前記最上位ビットが前記第２センシング段階の開始と同時に第１ワードに出力する第１出力段階と、
    前記第２センシング段階でラッチされた前記最下位ビットが前記第２センシングの終了と同時に第２ワードに出力されることを特徴とするバーストアクセス方法。
11. 前記第１ワードは指定されるバースト長の前半部に該当する１つ以上のワードであることを特徴とする請求項１０に記載のバーストアクセス方法。
12. 前記第２ワードは指定されるバースト長の後半部に該当する１つ以上のワードであることを特徴とする請求項１０に記載のバーストアクセス方法。
13. 前記第１出力段階と第２出力段階はクロックに同期して順次に動作してバーストリーディングが構成されることを特徴とする請求項１０に記載のバーストアクセス方法。
14. 前記第１センシング段階と前記第２センシング段階はクロックに同期して連続的に行われることを特徴とする請求項１０に記載のバーストアクセス方法。

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