JP2008502090A

JP2008502090A - ユーザにより密度／動作性能を設定可能なメモリデバイス

Info

Publication number: JP2008502090A
Application number: JP2007515682A
Authority: JP
Inventors: ルーパーバー、フランキー、エフ．
Original assignee: マイクロンテクノロジー、インコーポレイテッド
Priority date: 2004-06-04
Filing date: 2005-06-03
Publication date: 2008-01-24
Also published as: US20050273549A1; KR20070024702A; EP1754231A2; WO2005119695A3; US20120072653A1; KR100888113B1; WO2005119695A2; US8082382B2

Abstract

【課題】１ビットセル及び多値セルの特性を組み合わせることができるメモリデバイスを提供する。
【解決手段】メモリデバイスは、メモリブロック毎に区分される複数のメモリセルを有するメモリアレイを備える。各メモリセルは、選択可能な数のデータビットを（例えば、多値セル又は１ビットセルとして）記憶することができる。メモリブロックに対する読出し処理又は書込み処理に関する密度の設定を、コンフィギュレーションコマンドに応じて、制御回路により制御する。一実施形態において、コンフィギュレーションコマンドは、読出しコマンド又は書込みコマンドの一部である。別の実施形態では、コンフィギュレーションコマンドは、コンフィギュレーションレジスタから読み出される。
【選択図】図１

Description

本発明はメモリデバイス全般に関し、より詳細には、本発明は不揮発性メモリデバイスに関する。

一般に、メモリデバイスは、コンピュータや他の電子デバイスにおいて内部に配置される半導体集積回路として設けられる。メモリには数多くの異なる種類が存在し、例えば、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、及びフラッシュメモリがある。

フラッシュメモリデバイスは、電子分野の用途において幅広く一般的な不揮発性メモリとなっている。一般に、フラッシュメモリデバイスでは、トランジスタが１つのメモリセルを用いて、メモリの高密度（high memory densities）、高信頼性、低電力消費を実現している。フラッシュメモリの一般的な用途には、パーソナルコンピュータ、携帯情報端末（ＰＤＡｓ）、デジタルカメラ、及び携帯電話が含まれる。ＢＩＯＳ（basic input/output system）等のシステムデータやプログラムコードは、パーソナルコンピュータシステムでの使用に際し、フラッシュメモリデバイスに記憶されることが一般的である。

現在の電子デバイスの傾向としては、高い動作性能（performance）及び低いコストが挙げられる。従って、部品メーカは、自己のデバイスの動作性能を上げ続けると共に、当該デバイスの製造コストを下げ続けなければならない。

製造コストを下げつつ、フラッシュメモリデバイスの密度を向上させる方法の１つとして、多値セル（multiple level cells；ＭＬＣ）を用いることが挙げられる。多値セルは、物理的な１つのセルに２つの論理ビットを記憶するものである。多値セルを用いることで、メモリ全体でのコストを下げることができる。ＮＡＮＤ型フラッシュメモリデバイスは、同一のダイ（die）に２つの構成、即ち、１ビットセル（single bit per cell；ＳＢＣ）又はＭＬＣのいずれか一方で動作するように設計されている。構成の選択は、メタルマスク又は書込み可能なヒューズオプションによってダイが製造される際に工場で行われる。

しかし、ＭＬＣのダイは、密度との関係でコストが優れているが、動作性能に難点がある。ＭＬＣのダイでは、書込み処理及び読出し処理の両方が遅くなる可能性がある。従って、ユーザは、高いメモリ密度と低いコストの組合せ、又は低い密度と高い動作性能の組合せのいずれかを選択しなければならないのが通常である。

上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかになる後述する他の理由により、メモリデバイスの分野では、ＭＬＣデバイス及びＳＢＣデバイスの特性を組み合わせる要望が存在する。

メモリの密度及び動作性能に関する上述の課題及び他の課題は、本発明により解決されるものであり、以下の説明を読み、その内容を検討することにより理解されよう。

本発明の実施形態には、ＭＬＣ及びＳＢＣのメモリ密度をユーザが選択可能なメモリデバイスが含まれる。前記メモリデバイスにおける複数の異なるメモリブロックに異なるメモリ密度を割り当てることができる。

前記メモリデバイスは、複数のメモリセルを包含するメモリアレイを有する。各メモリセルは、選択可能な数のデータビットを記憶可能である（例えば、ＭＬＣ又はＳＢＣ）。メモリブロックに対する読出し処理及び書込み処理の密度の構成は、コンフィギュレーションコマンド（構成に関するコマンド）に応じて、制御回路により制御される。

一実施形態において、メモリの密度の構成は、読出しコマンド又は書込みコマンドの一部として受信される。例えば、高い密度且つ低い動作性能が選択されるときは、高密度用の特別な読出しコマンド及び書込みコマンドを用いることができる。１ビットの密度且つ高い動作性能が選択されるときは、通常の読出しコマンド及び書込みコマンドを用いることができる。

別の実施形態では、メモリアレイのメモリブロックにそれぞれが対応するコンフィギュレーションビット（構成に関するビット）をコンフィギュレーションレジスタ（構成に関するレジスタ）に包含させる。コンフィギュレーションデータ（構成に関するデータ）は、初期化の間にコンフィギュレーションレジスタに事前にロードしておくことができる。

本発明の他の実施形態として、様々な方法及び装置が含まれる。

以下、本発明に係る特定の実施形態を示す添付の図面を参照しつつ、本発明について詳述する。添付図面は、本明細書の一部を構成するものであり、本発明を実施可能な具体的な形態を例示している。各図面において、実質的に類似する構成要素には、同様の参照符号を付すものとする。各実施形態は、当業者が本発明の実施をするのに十分な程度に開示されている。本発明の範囲から外れない限り、他の実施形態も可能であり、また、構造的、論理的及び電気的変更も可能である。従って、以下の説明は、限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ特定される。

図１は、ＮＡＮＤセル列１０４、１０５を構成する浮遊ゲート型セルのアレイ１０１を有するＮＡＮＤ型フラッシュアレイを示す。ＮＡＮＤセル列１０４、１０５において、各浮遊ゲート型セルは、ドレインからソースへと接続されている。複数のＮＡＮＤセル列１０４、１０５を跨るワード線（ＷＬ０−ＷＬ３１）が、全ての浮遊ゲート型セルの動作を制御するためにこれら浮遊ゲート型セルの制御ゲートに接続されている。メモリアレイは、行及び列の形式に構成されており、ワード線（ＷＬ０−ＷＬ３１）が行を構成し、ビット線（ＢＬ１−ＢＬ２）が列を構成している。

動作に際し、ワード線（ＷＬ０−ＷＬ３１）は、ＮＡＮＤセル列１０４、１０５において書込み対象又は読出し対象となる個別の浮遊ゲート型メモリセルを選択し、各ＮＡＮＤセル列１０４、１０５におけるその他の浮遊ゲート型メモリセルをパススルーモード（pass through mode）で動作させる。複数の浮遊ゲート型メモリセルからなる各ＮＡＮＤセル列１０４、１０５は、ソース選択ゲート１１６、１１７を介してソース線１０６に接続され、ドレイン選択ゲート１１２、１１３を介して個別のビット線（ＢＬ１−ＢＬ２）に接続されている。ソース選択ゲート１１６、１１７は、それらの制御ゲートに接続されたソース選択ゲート制御線ＳＧ（Ｓ）１１８を介して制御される。ドレイン選択ゲート１１２、１１３は、ドレイン選択ゲート制御線ＳＧ（Ｄ）１１４を介して制御される。

図１に示すメモリセルは、１ビットセル（ＳＢＣ）又は多値セル（ＭＬＣ）として動作可能である。多値セルは、フラッシュメモリデバイスの密度を大きく増加させる。このような多値セルでは、トランジスタの浮遊ゲートを複数の異なるレベルに帯電させることで、１メモリセル毎に複数のビットを記憶することが可能となる。ＭＬＣの技術は、メモリセルに保持される特定の電圧レンジにビットパターンを割り当てることにより、従来のフラッシュセルと同様の性質を利用する。この技術により、メモリセルに割り当てられた電圧レンジの数に応じて、１メモリセル毎に２つ以上のビットを記憶することが可能となる。

例えば、各電圧レンジとして２００ｍＶの４種類の電圧レベルを１つのメモリセルに割り当てることができる。通常、各電圧レンジの間には、０．２Ｖ〜０．４Ｖの使用しない領域、すなわち、保護バンドが設定される。メモリセルに保持されている電圧が第１のレンジ内にある場合、セルは、「００」を記憶している。電圧が第２のレンジ内にある場合、メモリセルは、「０１」を記憶している。このように、メモリセルで用いられる電圧レンジの分だけ続く。

本発明に係る実施形態では、高密度の構成としてＭＬＣに言及することがある。本発明の実施形態は、２ビット／セルの構成には限られない。いくつかの実施形態では、セルにおいて区別可能な複数の異なる電圧レベルの数に応じて、セル毎に２を越えるビット数を記憶することができる。従って、用語「高密度」及び「高い密度」は、一般に、１ビット／セルを越える密度を意味する。

図２には、図１に示すメモリアレイを組み込んだ本発明に係るフラッシュメモリデバイス２００の一実施形態のブロック図が示されている。フラッシュメモリデバイス２００は、本発明の理解を促進するためにメモリの特徴に焦点を当てるように簡略化されている。内部回路やフラッシュメモリの機能に関するより詳細な理解は、当該分野の当業者に公知である。

メモリデバイス２００は、上述したようなフラッシュメモリセルのアレイ２３０を有する。メモリアレイ２３０のセルは、複数のメモリブロックに区分することができる。一実施形態において、１つのメモリブロックは、１本の行に５１２バイト、３２本の行より構成されている。他の実施形態では、メモリブロックは、異なる数のメモリセルを有する。

アドレス入力端子Ａ０−Ａｘ２４２に供給されたアドレス信号をラッチするために、アドレスバッファ回路２４０が設けられる。アドレス信号は、行デコーダ２４４及び列デコーダ２４６により受信及びデコードされ、メモリアレイ２３０にアクセスする。当業者であれば、本願の開示に基づけば、アドレス入力端子の数が、メモリアレイ２３０の密度や構造に依存することを理解可能であろう。即ち、アドレスの数は、メモリセルの数並びにバンク及びブロックの数が増加するにつれて増加する。

メモリデバイス２００は、センスアンプ／バッファ回路２５０を用いてメモリアレイの列における電圧又は電流の変化を検出することにより、メモリアレイ２３０に記憶されているデータを読み出す。一実施形態において、センスアンプ／バッファ回路２５０は、メモリアレイ２３０からのデータ列を読み出し、これをラッチすることができるように接続されている。複数のデータ端子２６２を介してコントローラ２１０と双方向にデータ通信をするため、データ入出力バッファ回路２６０が設けられている。また、メモリアレイ２３０にデータを書き込むため、書込み回路２５５が設けられている。

制御バス２７２に供給された信号は、制御回路２７０によりデコードされる。デコードされたこれらの信号は、１ビット密度のデータの読出し及び書込み、高密度データの読出し及び書込み、及び消去処理を含むメモリアレイ２３０に対する処理を制御するために用いられる。制御回路２７０としては、ステートマシン、シーケンサ、又はその他の種類のコントローラを用いることができる。一実施形態において、制御回路２７０は、メモリブロックを高密度又は１ビットの密度として構成する本発明に係る方法の一実施形態を実行するものである。

制御回路２７０は、コンフィギュレーションレジスタ２８０にも書込み処理を行うことができる。コンフィギュレーションレジスタ２８０は、一実施形態において、本発明に係る高密度／１ビットの密度のコンフィギュレーションビットを包含することができる。このコンフィギュレーションレジスタ２８０は、不揮発性で書込み可能なヒューズ装置（non-volatile, programmable fuse apparatus）若しくは揮発性メモリアレイ又はその両方とすることができる。コンフィギュレーションレジスタ２８０は、トリミングデータ、メモリブロックロックデータ、メモリデバイスの記録保持データ、及びメモリデバイスの処理に必要な他のデータ等の別のデータを保持してもよい。

図３には、メモリデバイスの密度／動作性能を設定する方法の一実施形態のフローチャートが示されている。本実施形態では、特別の書込みコマンド及び読出しコマンドを用いて、高密度用の書込み及び読出し処理を実行する。本実施形態では、メモリ制御回路に負荷を課して、特定のメモリブロックについての密度／動作性能の構成を判定する。制御回路に当該処理を行わせることにより、メモリデバイスは、高密度と１ビットの密度の間でブロックを切り替えるための新たなハードウェアを必要とすることがない。コントローラは、密度／動作性能のレベルを追跡する。

本実施形態では、２つのアルゴリズムのセットを用いる。一方は、ＳＢＣの読出し及び書込み用のものであり、他方は、ＭＬＣの読出し及び書込み用である。より上位のレベルのルーチンにより、受信したコマンドに応じて、いずれのアルゴリズムのセットを用いるかを判定する。本実施形態では、消去処理は、いずれのメモリの密度でも実質的に同様である。

本方法では、受信したコマンドが、読出しコマンドか書込みコマンドかを判定する（ステップ３０１）。書込みコマンドが受信された場合、コマンドが１ビット密度用の書込みコマンドか高密度用の特別な書込みコマンドかが判定される（ステップ３０３）。高密度用の書込みコマンドである場合（ステップ３０７）、制御回路は、１セルに２ビット以上で特定のメモリブロックに書込み処理を行う。１ビット密度用の書込みコマンドである場合（ステップ３０９）、制御回路は、１セルに１ビットで特定のメモリブロックに書込み処理を行う。

受信したコマンドが、読出しコマンドである場合、コマンドが、１ビット密度用の読出しコマンドか高密度用の読出しコマンドかが判定される（ステップ３０５）。コマンドが、高密度用の読出しコマンドである場合（ステップ３１１）、メモリブロックは、ＭＬＣセルとして事前に書込み処理が行われていれば、高密度用の読出し処理で読み出される。１ビット密度用の読出しコマンドである場合、ＳＢＣとして書込み処理が行われていれば、メモリブロックが読み出される（ステップ３１３）。

本発明の別の実施形態では、図４に示すように、コンフィギュレーションレジスタは、複数のメモリブロックに、ＳＢＣ構成の処理又はＭＬＣ構成の処理を事前割当てするために用いられる。これは、システムが初期化されたときに行うことができる。本実施形態では、ＭＬＣ又はＳＢＣのフラッシュメモリデバイスで用いられるコマンド以外に特別のコマンドを要しない。さらに、既存のレジスタを用いてコンフィギュレーションデータを記憶することができ、新たなハードウェアを要しない。別の実施形態として、専用のコンフィギュレーションレジスタをメモリデバイスに追加することもできる。

一実施形態において、本発明に係るコンフィギュレーションレジスタは、特定のメモリブロックの処理モード（例えば、ＭＬＣ又はＳＢＣ）を示すために全てのメモリブロックについてビットを有する。例えば、メモリブロック「０」のコンフィギュレーションビットに記憶されている論理「１」は、メモリブロックがＳＢＣブロックであることを示し、論理「０」は、メモリブロックがＭＬＣブロックとして動作していることを示す。別の実施形態では、上記論理レベルを反対にすることができる。

他の実施形態として、異なる数のメモリブロックを、コンフィギュレーションレジスタの各ビットに割り当てることができる。例えば、コンフィギュレーションレジスタは、２つ以上のメモリブロックに対して１つのコンフィギュレーションビットを有してもよい。さらに、コンフィギュレーションビットをメモリブロックの一部に割り当て、各メモリブロックが複数のコンフィギュレーションビットを有するようにしてもよい。

一実施形態において、本発明に係るフラッシュメモリデバイスの行「０」は、コンフィギュレーション行（構成に関する行）である。フラッシュメモリデバイスの初期化及び起動の少なくとも一方において、行「０」からのコンフィギュレーションデータをコンフィギュレーションレジスタにロードする（ステップ４０１）。

コマンドが受信されると、このコマンドが読出しコマンドであるか、書込みコマンドであるかが判定される（ステップ４０３）。読出しコマンドである場合、読出し処理の前にコンフィギュレーションレジスタがチェックされ、高密度の構成又は１ビット密度の構成いずれがメモリブロックに割り当てられているかが判定される（ステップ４０７）。ステップ４１１において、１ビット密度の構成の場合、１ビット密度用の読出し処理が実行される（ステップ４１９）。ステップ４１１において、高密度の構成の場合、高密度用の読出し処理が実行される（ステップ４１７）。

書込みコマンドが受信された場合、書込み処理の前にコンフィギュレーションレジスタがチェックされ、高密度の構成又は１ビット密度の構成いずれがメモリブロックに割り当てられているかが判定される（ステップ４０９）。ステップ４０９において、１ビット密度の構成の場合、１ビット密度用の書込み処理が実行される（ステップ４１５）。ステップ４０９において、高密度の構成の場合、高密度用の書込み処理が実行される（ステップ４１３）。

図４の実施形態では、ユーザが、各メモリブロックの構成、又は他のメモリセルの区分を決定し、このデータをコンフィギュレーションレジスタに記憶させる。メモリデバイスの電源が切られると、コンフィギュレーションレジスタのデータは、不揮発性メモリに、より恒久的に記憶させるため、行「０」にコピーされる。別の実施形態として、ユーザは、メモリデバイスにおける不揮発性のコンフィギュレーション行に直接構成を記憶させることもできる。

本発明に係るフラッシュメモリは、それぞれが異なる密度でデータを記憶するように構成可能な複数のメモリブロックを有する。例えば、単一のメモリデバイスの使用において、画像及びコードの両方を記憶することができる。画像データは、コードの記憶に比べ、データの破損に対する耐性が強い。従って、ＳＢＣ構成は、ＭＬＣ構成よりも信頼性が高いため、ユーザは、コードの記憶にＳＢＣ構成を選択し、画像の記憶にＭＬＣ構成を選択することが一般的であろう。

同様に、ＳＢＣ構成と比べ、ＭＬＣ構成は、読出し動作性能及び書込み動作性能が８倍〜９倍遅いため、ユーザは、より高速な読出し／書込み時間を要するメモリブロックにＭＬＣ構成を選択するであろう。これは、高速の記憶時間及び検索時間を要する高速のバス速度を有するシステムにおいて有効であろう。

結び
以上のように、本発明の実施形態により、メモリデバイスのユーザは、ＭＬＣ構成とＳＢＣ構成を選択することが可能となる。異なる複数の構成を、異なるメモリブロック又はメモリブロックの一部に対して設定可能である。さらに、構成の変更は、コンフィギュレーションコマンドを用いて動的に実行することが可能である。

ここでは、具体的な実施形態について説明してきたが、当該分野の当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能である。当該分野の当業者にとって、本発明に関する数多くの応用が明らかであろう。本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。従って、本発明が添付の特許請求の範囲及びその均等の範囲によってのみ限定されることを明確に意図している。

図１は、本発明に係るＮＡＮＤ型フラッシュメモリアレイの一実施形態を示す図である。図２は、図１のメモリアレイを組み込んだ本発明に係るフラッシュメモリデバイスの一実施形態のブロック図である。図３は、メモリデバイスの密度／動作性能を設定する方法の一実施形態のフローチャートである。図４は、メモリデバイスの密度／動作性能を設定する方法の別の実施形態のフローチャートである。

Claims

選択可能な密度の構成を複数有するメモリデバイスであって、
前記メモリデバイスは、
選択可能な数のデータビットを記憶可能な複数のメモリセルを有するメモリアレイと、
前記メモリアレイに接続され、コンフィギュレーションコマンドに応じて、前記密度の構成を制御する制御回路と、
を有することを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記メモリデバイスは、ＮＡＮＤ型フラッシュメモリデバイスであることを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記コンフィギュレーションコマンドは、コンフィギュレーションレジスタに記憶されたコンフィギュレーションビットであることを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記選択可能な密度の構成には、１ビットセル及び多値セルが含まれることを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記コンフィギュレーションコマンドは、前記構成に関する情報を含む形で受信された書込みコマンドであることを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記コンフィギュレーションコマンドは、前記構成に関する情報を含む形で受信された読出しコマンドであることを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記メモリデバイスは、前記制御回路に接続されたコンフィギュレーションレジスタをさらに備え、
前記コンフィギュレーションレジスタは、所定数のメモリセルに関する密度の構成をそれぞれが示す複数のコンフィギュレーションビットを有することを特徴とするメモリデバイス。
請求項１記載のメモリデバイスにおいて、
前記所定数のメモリセルは、メモリセルのブロックであることを特徴とするメモリデバイス。
請求項７記載のメモリデバイスにおいて、
前記コンフィギュレーションビットは、論理１のときに１ビットセルの密度の構成を示し、論理０のときに多値セルの構成を示すことを特徴とするメモリデバイス。
選択可能な密度の構成を複数有するＮＡＮＤ型フラッシュメモリデバイスであって、
前記ＮＡＮＤ型フラッシュメモリデバイスは、
複数のメモリセルを有するメモリアレイと、
前記メモリアレイに接続された制御回路と、
前記制御回路に接続されたコンフィギュレーションレジスタと、
を備え、
前記複数のメモリセルは、複数の所定の組合せとして構成され、前記複数のメモリセルのそれぞれは、選択可能な数のデータビットを記憶可能であり、
前記制御回路は、メモリセルに関する所定の組合せの１つについての密度の構成を、コンフィギュレーションビットに応じて判定し、
前記コンフィギュレーションレジスタは、前記コンフィギュレーションビットを記憶する
ことを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１０記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記制御回路は、ステートマシンであることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１０記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記複数の所定の組合せは、メモリセルのブロックであることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１０記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記コンフィギュレーションレジスタは、複数の不揮発性ヒューズであることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１０記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記コンフィギュレーションレジスタは、揮発性メモリであることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１４記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記コンフィギュレーションレジスタは、前記メモリアレイにおける所定の行からロードするように構成されることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１５記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記所定の行は、行０であることを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
請求項１０記載のＮＡＮＤ型フラッシュメモリデバイスにおいて、
前記コンフィギュレーションレジスタは、不揮発性ヒューズ及び揮発性メモリを備え、
前記揮発性メモリは、前記ＮＡＮＤ型フラッシュメモリデバイスの初期化後に前記不揮発性ヒューズからロードする
ことを特徴とするＮＡＮＤ型フラッシュメモリデバイス。
選択可能な密度の構成を複数有する不揮発性メモリデバイスであって、
前記不揮発性メモリデバイスは、
複数の所定の組合せに区分される複数のメモリセルを有するメモリアレイと、
密度の構成に関するコマンドを受信する制御バスと、
前記制御バスに接続された制御回路と、
を備え、
前記複数のメモリセルのそれぞれは、選択可能な数のデータビットを記憶可能であり、
前記制御回路は、受信した前記密度の構成に関するコマンドに応じて、前記複数の所定の組合せそれぞれに関する密度の構成を制御する
ことを特徴とする不揮発性メモリデバイス。
請求項１８記載の不揮発性メモリデバイスにおいて、
前記複数の所定の組合せのそれぞれは、３２本の行により５１２バイトを有するメモリセルのブロックであることを特徴とする不揮発性メモリデバイス。
請求項１８記載の不揮発性メモリデバイスにおいて、
前記選択可能な数のデータビットは、１データビット及び２データビットを含むことを特徴とする不揮発性メモリデバイス。
請求項１８記載の不揮発性メモリデバイスにおいて、
前記密度の構成に関するコマンドは、高密度用の書込み処理及び高密度用の読出し処理の少なくとも一方を含むことを特徴とする不揮発性メモリデバイス。
メモリデバイスにおいてメモリアレイの動作性能を設定する動作性能設定方法であって、
前記メモリデバイスは、コンフィギュレーションレジスタに接続された制御回路を有し、
前記動作性能設定方法は、
コンフィギュレーションデータを、前記コンフィギュレーションレジスタにロードするステップと、
前記メモリアレイの少なくとも一部に関する動作性能を、前記コンフィギュレーションデータに応じて設定するステップと、
を有することを特徴とする動作性能設定方法。
請求項２２記載の動作性能設定方法において、
前記動作性能の設定は、高い密度及び低い動作性能の組合せ、又は１セル当たり１ビットの密度及び高い動作性能の組合せであることを特徴とする動作性能設定方法。
請求項２２記載の動作性能設定方法において、
前記ロードするステップは、前記メモリデバイスの初期化に応じて前記メモリアレイの行から前記コンフィギュレーションデータをロードするステップを含むことを特徴とする動作性能設定方法。
請求項２２記載の動作性能設定方法において、
前記メモリアレイの一部は、メモリブロックであることを特徴とする動作性能設定方法。
請求項２２記載の動作性能設定方法において、
前記動作性能を設定するステップは、前記メモリアレイにおける前記メモリセルの全てについて、前記動作性能を設定するステップを有することを特徴とする動作性能設定方法。
メモリデバイスにおいてメモリアレイの動作性能を設定する動作性能設定方法であって、
コンフィギュレーションデータを受信するステップと、
受信された前記コンフィギュレーションデータに応じて、前記メモリアレイの少なくとも一部に関する動作性能を設定するステップと、
を有することを特徴とする動作性能設定方法。
請求項２７記載の動作性能設定方法において、
前記コンフィギュレーションデータを受信するステップは、前記コンフィギュレーションデータを包含する書込みコマンドを受信するステップを含むことを特徴とする動作性能設定方法。
請求項２７記載の動作性能設定方法において、
前記コンフィギュレーションデータを受信するステップは、前記コンフィギュレーションデータを包含する読出しコマンドを受信するステップを含むことを特徴とする動作性能設定方法。
請求項２７記載の動作性能設定方法において、
前記受信されたコンフィギュレーションデータは、高い動作性能の構成又は低い動作性能の構成の一方を含むことを特徴とする動作性能設定方法。
請求項３０記載の動作性能設定方法において、
前記高い動作性能の構成は、前記メモリアレイの一部を１セル当たり１ビットの密度に設定することを特徴とする動作性能設定方法。
請求項３０記載の動作性能設定方法において、
前記低い動作性能の構成は、前記メモリアレイの一部を１セル当たり複数ビットの密度に設定することを特徴とする動作性能設定方法。
メモリデバイスにおいてメモリアレイの密度を設定する密度設定方法であって、
前記メモリアレイは、複数の所定のサブグループに区分された複数のメモリセルを有し、
前記密度設定方法は、
前記所定のサブグループの１つに対する読出し処理又は書込み処理の一方を開始させるコマンドを受信するステップと、
前記コマンドが、メモリの密度の設定を包含しているか否かを判定するステップと、
前記所定のサブグループの１つにおいて前記コマンドを実行するステップと、
を有することを特徴とする密度設定方法。
請求項３３記載の密度設定方法において、
前記所定のサブグループは、３２本の行により５１２バイトとなるメモリブロックであることを特徴とする密度設定方法。
請求項３３記載の密度設定方法において、
前記コマンドが、前記メモリの密度の設定を包含している場合、前記コマンドで特定される密度により、前記読出し処理又は前記書込み処理を実行するステップと、
前記コマンドが、前記メモリの密度の設定を包含していない場合、１セル当たり１ビットの処理として、前記読出し処理又は前記書込み処理を実行するステップと、
をさらに有することを特徴とする密度設定方法。
請求項３３記載の密度設定方法において、
前記メモリの密度の構成は、１セル当たり１ビットの構成と、多値セルの構成のいずれか一方であることを特徴とする密度設定方法。
請求項３６記載の密度設定方法において、
前記多値セルの構成は、１つのメモリセルに複数のビットを記憶することを特徴とする密度設定方法。
メモリデバイスにおいてメモリアレイの密度を設定する密度設定方法であって、
前記メモリアレイは、複数のメモリブロックとして構成される複数のＮＡＮＤ型フラッシュメモリセルを有し、
前記メモリデバイスは、コンフィギュレーションレジスタに接続された制御回路を有し、
前記コンフィギュレーションレジスタは、対応するメモリブロックの密度をそれぞれが示す複数のコンフィギュレーションビットを備え、
前記密度設定方法は、
前記コンフィギュレーションビットを前記コンフィギュレーションレジスタにロードするステップと、
前記複数のメモリブロックにおける第１のメモリブロックに対する読出し処理又は書込み処理の一方を実行させるコマンドを受信するステップと、
前記第１のメモリブロックに対応する前記コンフィギュレーションビットを読み出すステップと、
前記コンフィギュレーションビットに応じて前記第１のメモリブロックにおいて前記コマンドを実行するステップと、
を有することを特徴とする密度設定方法。
請求項３８記載の密度設定方法において、
前記コンフィギュレーションビットをロードするステップは、前記メモリアレイの第１の行から前記コンフィギュレーションビットをロードするステップを含むことを特徴とする密度設定方法。
請求項３８記載の密度設定方法において、
前記コンフィギュレーションビットが論理１である場合、前記コマンドに応じて高密度用の読出し処理又は書込み処理を実行するステップを有することを特徴とする密度設定方法。
請求項３８記載の密度設定方法において、
前記コンフィギュレーションビットが論理０である場合、前記コマンドに応じて１セル当たり１ビットの密度の読出し処理又は書込み処理を実行するステップを含むことを特徴とする密度設定方法。