KR100888113B1 - 사용자 구성가능 밀도/성능을 구비한 메모리 장치 - Google Patents

Abstract

메모리 장치는 메모리 블록으로 조직된 복수의 메모리 셀을 구비한 메모리 어레이를 포함한다. 각각의 메모리 셀은 선택가능한 양의 데이터 비트(예를 들면, 다중 레벨 셀 또는 셀당 단일 비트)를 저장할 수 있다. 제어 회로는 구성 커맨드에 응답하여 메모리 블록에 대한 판독 또는 기록 동작의 밀도 구성을 제어한다. 일 실시예에서, 구성 커맨드는 판독 또는 기록 커맨드의 부분이다. 또 다른 실시예에서, 구성 커맨드는 구성 레지스터로부터 판독된다.

메모리 셀, 메모리 어레이, 단밀도, 판독, 기록, 구성 커맨드,

Description

사용자 구성가능 밀도/성능을 구비한 메모리 장치{MEMORY DEVICE WITH USER CONFIGURABLE DENSITY/PERFORMANCE}

본 발명은 일반적으로 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치에 관한 것이다.

메모리 장치는 컴퓨터 또는 다른 전자 장치에 내부의 반도체 집적 회로로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory) 및 플래시 메모리를 포함하는 다수의 다양한 메모리가 존재한다.

플래시 메모리 장치는 광범위한 전자 애플리케이션용 비휘발성 메모리의 인기있는 소스로 개발되어 왔다. 플래시 메모리 장치는 전형적으로 고집적 메모리, 고신뢰성 및 저전력 소모가 가능한 하나의 트랜지스터 메모리 셀을 사용한다. 플래시 메모리는 개인용 컴퓨터, 개인 휴대 정보 단말기(PDA), 디지털 카메라 및 셀룰러 전화기에 공통적으로 사용된다. 기본 입력/출력 시스템(BIOS)과 같은 프로그램 코드 및 시스템 데이터는 개인용 컴퓨터 시스템에서 사용하기 위한 플래시 메모리 장치에 저장되는 것이 일반적이다.

현재의 전자 장치의 경향은 저비용으로 성능을 향상시키는 것이다. 따라서, 컴포넌트 제조자는 장치의 성능을 계속하여 증가시는 반면, 그 장치의 제조 비용은 감소시켜야 한다.

플래시 메모리 장치의 밀도를 증가시키는 반면 그 제조 비용을 낮게 하는 한가지 방법으로는 MLC(multiple level cell)을 사용하는 것이 있다. 그러한 장치는 물리적 셀당 두개의 논리 비트를 저장한다. 이에 의해 메모리의 전체적인 비용이 감소된다. NAND 플래시 메모리 장치는 동일한 다이(die) 상에서 두개의 구성(셀당 단일 비트(SBC) 또는 MLC) 중 하나의 구성으로 동작하도록 설계되어 있다. 구성의 선택은 금속 마스크 또는 프로그램가능 퓨즈(fuse) 옵션을 통해 다이가 제조될 때 공장에서 행해진다.

그러나, 비용 대 밀도를 향상시키는 동안, MLC 다이는 성능과 관련한 단점을 갖게 된다. 프로그래밍 및 판독 동작 모두 MLC 다이에 대하여 더 느리게 될 수 있다. 따라서, 사용자는 전형적으로 저비용의 고밀도 메모리와 고성능의 저밀도 메모리 사이에서 선택해야 한다.

전술한 이유로, 그리고 본 발명의 상세한 설명을 읽고 이해함으로써 당업자에게는 자명한 후술되는 다른 이유로, 메모리 장치 기술 분야에서 MLC와 SBC 장치 모두의 속성을 결합할 필요성이 존재한다.

개요

메모리 밀도 및 성능과의 전술한 문제점 및 다른 문제점이 본 발명에 의해 해결되고 후술하는 상세한 설명을 읽고 연구함으로써 이해될 것이다.

본 발명의 실시예는 사용자 선택가능 MLC 및 SBC 메모리 밀도 옵션을 구비하 는 메모리 장치를 포함한다. 상기 장치의 상이한 메모리 블록이 상이한 메모리 밀도로 할당될 수 있다.

메모리 장치에는 복수의 메모리 셀을 구비한 메모리 어레이가 포함된다. 각각의 메모리 셀은 선택가능한 양의 데이터 비트(예를 들면, MLC 또는 SBC)를 저장할 수 있다. 제어 회로는 구성 커맨드에 응답하여 메모리 블록으로의 판독 또는 기록 동작의 밀도 구성을 제어한다.

일 실시예에서, 메모리 밀도 구성은 판독 또는 기록 커맨드의 부분으로서 수신된다. 예를 들면, 고밀도/저성능이 요구될 때에는 특별한 고밀도 판독 및 기록 커맨드가 사용될 수 있다. 단밀도/고성능이 요구될 때에는 정상적인 판독 및 기록 커맨드가 사용될 수 있다.

또 다른 실시예에서, 구성 레지스터는 어레의 메모리 블록에 각각 대응하는 구성 비트를 포함한다. 구성 데이터는 초기화 동작동안 레지스터에 사전 로딩될 수 있다.

본 발명의 다른 실시예에서는 범위를 변경하는 방법 및 장치를 포함한다.

도 1은 본 발명의 NAND 플래시 메모리 어레이의 일 실시예의 도면을 도시한다.

도 2는 도 1의 메모리 어레이를 포함하는 본 발명의 플래시 메모리 장치의 일 실시예의 블록도를 도시한다.

도 3은 메모리 장치의 밀도/성능을 구성하는 방법의 일 실시예의 플로우 차 트를 도시한다.

도 4는 메모리 장치의 밀도/성능을 구성하는 방법의 또 다른 실시예의 플로우 차트를 도시한다.

후술하는 본 발명의 상세한 설명에서, 본 명세서의 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예의 예로서 도시되는 첨부 도면이 참조된다. 도면에서, 유사한 참조 부호는 몇몇 도면을 통해 실질적으로 유사한 컴포넌트를 설명한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예가 이용될 수 있고, 본 발명의 범위를 벗어나지 않으면서 구조적, 논리적 및 전기적으로 변경될 수 있다. 따라서, 후술되는 상세한 설명은 한정적인 것으로 취급되어서는 안 되며, 본 발명의 범위는 첨부된 청구범위 및 그 등가물에 의해서만 한정된다.

도 1은 직렬 스트링(104, 105)으로 정렬된 플로팅 게이트 셀(101) 어레이를 포함하는 NAND 플래시 어레이를 도시한다. 각각의 플로팅 게이트 셀 각각은 직렬 체인(104, 105)으로 드레인 대 소스가 연결되어 있다. 다수의 직렬 스트링(104, 105)을 가로질러 스패닝(span)하는 워드 라인(WL0-WL31)은 모든 플로팅 게이트 셀의 동작을 제어하기 위해 그 셀의 제어 게이트에 접속되어 있다. 메모리 어레이는 워드 라인(WL0-WL31)이 행을 형성하고 비트 라인(BL1-BL2)이 열을 형성하도록 행 및 열 형태로 배열된다.

동작시에, 워드 라인(WL0-WL31)은 기록 또는 판독하기 위해 직렬 체인(104, 105)에 있는 개별 플로팅 게이트 메모리 셀을 선택하고, 통과 모드에서 각각의 직렬 스트링(104, 105)에 있는 나머지 플로팅 게이트 메모리 셀을 동작시킨다. 플로팅 게이트 메모리 셀의 각각의 직렬 스트링(104, 105)은 소스 선택 게이트(116, 117)에 의해 소스 라인(106)에 접속되고, 드레인 선택 게이트(112, 113)에 의해 개별 비트 라인(BL1-BL2)에 접속된다. 소스 선택 게이트(116, 117)는 그들의 제어 게이트에 접속된 소스 선택 게이트 제어 라인(SG(S); 118)에 의해 제어된다. 드레인 선택 게이트(112, 113)는 드레인 선택 게이트 제어 라인(SG(D); 114)에 의해 제어된다.

도 1에 도시된 메모리 셀은 단일 비트 셀(SBC) 또는 다중레벨 셀(MLC)로서 동작될 수 있다. 다중레벨 셀은 플래시 메모리 장치의 밀도를 상당히 증가시킨다. 그러한 셀은 트랜지스터의 플로팅 게이트를 상이한 레벨로 충전시킴으로써 메모리 셀당 다중 비트를 저장할 수 있다. MLC 기술은 비트 패턴을 셀에 저장된 특정 전압 범위로 할당함으로써 전통적인 플래시 셀의 아날로그 성질을 이용한다. 이 기술은 셀에 할당되는 전압 범위의 양에 따라 셀당 두개 이상의 비트를 저장할 수 있다.

예를 들면, 하나의 셀에 각 범위에 대하여 200mV의 네개의 상이한 전압 범위가 할당될 수 있다. 전형적인 각 범위 사이에는 0.2V 내지 0.4V의 데드(dead) 스페이스 또는 가드(guard) 대역이 있다. 셀에 저장된 전압이 제1 범위 내에 있는 경우, 셀은 00을 저장하고 있다. 전압이 제2 범위 내에 있는 경우에, 셀은 01을 저장하고 있다. 이것은 셀에 대하여 사용되는 동수의 범위에 대하여 계속된다.

본 발명의 실시예는 고밀도 구성으로서 MLC를 참조할 수 있다. 본 발명의 실시예는 셀당 2비트로 한정되는 것은 아니다. 몇몇 실시예는 셀 상에 차별화될 수 있는 상이한 전압 범위의 양에 따라, 셀당 2비트 이상을 저장할 수 있다. 따라서, 용어 고밀도는 일반적으로 단일 비트 셀 이상의 임의의 밀도를 말한다.

도 2는 도 1에 도시된 메모리 어레이를 채용하는 본 발명의 플래시 메모리 장치(200)의 일 실시예의 블록도를 도시한다. 메모리 장치(200)는 본 발명을 이해하는데 도움이 되는 메모리의 특징에 초점을 맞추도록 단순화하였다. 플래시 메모리의 기능 및 내부 회로의 보다 상세한 이해는 당업자에게 공지되어 있다.

메모리 장치(200)는 전술한 바와 같이 플래시 메모리 셀(230)의 어레이를 포함한다. 메모리 어레이(230)의 셀은 메모리 그룹으로 그룹화될 수 있다. 일 실시예에서, 메모리 블록에는 1 행에 512 바이트씩 32행까지 포함되어 있다. 대체 실시예에는 상이한 양의 메모리 셀을 갖는 메모리 블록이 포함된다.

어드레스 입력 접속부(A0-Ax 242)에 제공되는 어드레스 신호를 래치(latch)하도록 어드레스 버퍼 회로(240)가 제공된다. 어드레스 신호가 수신되고, 메모리 어레이(230)를 액세스하도록 행 디코더(244) 및 열 디코더(246)에 의해 디코딩된다. 어드레스 입력 접속부의 수는 메모리 어레이(230)의 밀도 및 구조에 의존한다는 것을, 본 설명의 이점과 함께, 당업자는 이해할 수 있을 것이다. 즉, 어드레스의 수는 증가된 메모리 셀 카운트 및 증가된 뱅크 및 블록 카운트와 함께 증가된다.

메모리 장치(200)는 감지 증폭기/버퍼 회로(250)를 사용하여 메모리 어레이 의 열에서 전압 또는 전류 변경을 감지함으로써 메모리 어레이(230)에서 데이터를 판독한다. 일 실시예에서, 감지 증폭기/버퍼 회로는 메모리 어레이(230)로부터 데이터의 행을 판독하고 래치하도록 접속된다. 데이터 입력 및 출력 버퍼 회로(260)는 컨트롤러(210)와 함께 복수의 데이터 접속부(262)를 통한 양방향 데이터 통신용으로 포함된다. 메모리 어레이로 데이터를 기록하도록 기록 회로(255)가 제공된다.

제어 회로(270)는 제어 버스(272) 상에 제공된 신호를 디코딩한다. 이들 신호를 사용하여 메모리 어레이(230)상에서, 단밀도 데이터 판독 및 기록, 고밀도 데이터 판독 및 기록, 및 소거 동작을 포함하는 동작을 제어한다. 제어 회로(270)는 상태 머신, 시퀀서, 또는 다른 몇몇 유형의 컨트롤러일 수 있다. 일 실시예에서, 제어 회로(270)는 메모리 블록을 고밀도 또는 단밀도로서 구성하는 본 발명의 방법의 실시예를 실행할 책임이 있다.

제어 회로(270)는 또한, 일 실시예에서, 본 발명의 고/단밀도 구성 비트가 상주할 수 있는 구성 레지스터(280)를 프로그래밍할 수 있다. 이 레지스터는 비휘발성, 프로그램가능 퓨즈 장치, 휘발성 메모리 어레이, 또는 그들 모두일 수 있다. 구성 레지스터(280)는 또한 트리밍 데이터 같은 다른 데이터, 메모리 블록 잠금 데이터, 메모리 장치용 기록 유지 데이터, 및 메모리 장치의 동작에 요구되는 다른 데이터를 홀드할 수 있다.

도 3은 메모리 장치의 밀도/성능을 구성하는 방법의 일 실시예의 플로우 차트를 도시한다. 이 실시예는 고밀도 프로그램 및 판독 동작을 수행하기 위해 특별 한 기록 및 판독 커맨드를 사용한다. 이 실시예는 특정 메모리 블록에 대하여 밀도/성능 구성을 결정하도록 메모리 제어 회로에 책임을 부과한다. 이러한 작업을 수행하는 제어 회로를 구비함으로써, 메모리 장치는 블록을 고밀도 및 단밀도 간에 스위칭하기 위한 임의의 여분의 하드웨어를 필요로 하지 않는다. 컨트롤러는 밀도/성능 레벨을 트래킹한다.

본 실시예는 두 세트의 알고리즘 - 그 중 하나는 SBC 판독 및 기록용이고 다른 하나는 MLC 판독 및 기록용임 - 을 사용한다. 고레벨 루틴은 수신된 커맨드에 따라 어떤 세트의 알고리즘을 사용할지를 결정한다. 본 실시예에서, 소거 동작은 각각의 메모리 밀도에 대하여 실질적으로 유사하다.

상기 방법은 수신된 커맨드가 판독 또는 기록 커맨드 인지를 판정한다(301). 기록 커맨드가 수신되었다면, 상기 커맨드가 단밀도 기록 커맨드인지 특별한 고밀도 기록 커맨드인지를 판정한다(303). 고밀도 기록 커맨드라고 판정되면, 컨트롤러 회로는 셀당 두개 이상의 비트를 갖는 특정 메모리 블록을 프로그래밍한다(307). 단밀도 기록 커맨드라고 판정되면, 컨트롤러 회로는 셀당 하나의 비트를 갖는 특정 메모리 블록을 프로그래밍한다(309).

수신된 커맨드가 판독 커맨드이면, 상기 커맨드가 단밀도 판독 커맨드인지 고밀도 판독 커맨드인지를 결정한다(305). 상기 커맨드가 고밀도 판독 커맨드이면, 메모리 블록은 MLC 셀로서 이전에 프로그래밍되었고, 따라서, 고밀도 판독 동작으로 판독된다(311). 단밀도 구성 판독 커맨드는 메모리 블록이 SBC로서 프로그래밍되었던 것으로 가정하여 그 메모리 블록을 판독한다.

도 4에 도시된 본 발명의 또 다른 실시예에서는, 구성 레지스터를 사용하여 메모리의 블록을 SBC 또는 MLC 동작 구성으로 사전 할당한다. 이것은 시스템이 초기화될 때 발생할 수 있다. 이 실시예는 MLC 또는 SBC 플래시 메모리 장치에 사용된 것 이상의 특별한 커맨드를 요구하지 않을 것이다. 부가적으로, 부가의 하드웨어가 요구되지 않도록 기존 레지스터를 사용하여 구성 데이터를 저장하거나, 또는 또 다른 실시예에서, 메모리 장치에 전용 구성 레지스터가 부가될 수 있다.

일 실시예에서, 본 발명의 레지스터는 특정 블록의 동작 모드(예를 들면, MLC 또는 SBC)를 지시하는 모든 메모리 블록에 대한 1 비트를 구비한다. 예를 들면, 메모리 블록 0 구성 비트에 저장된 논리 1은 블록이 SBC 블록에 있다는 것을 지시하지만, 논리 0는 블록이 MLC 블록으로서 동작한다는 것을 지시할 것이다. 또 다른 실시예에서, 이들 논리 레벨이 유지된다.

대체 실시예에서는 구성 레지스터의 각 비트에 서로 다른 양의 블록을 할당할 수 있다. 예를 들면, 레지스터는 하나 이상의 메모리 블록에 할당된 구성 비트를 가질 수 있다. 또한, 구성 비트는 각 블록이 다수의 구성 비트를 갖도록 서브블록 레벨로 할당될 수 있다.

일 실시예에서, 본 발명의 플래시 메모리 장치의 행 0은 구성 행이다. 상기 장치의 초기화 및/또는 파워-업(power-up) 시에, 행 0으로부터의 구성 데이터가 구성 레지스터로 로딩된다(401).

커맨드가 수신되면, 그 커맨드가 판독 커맨드인지 기록 커맨드인지를 판정한다(403). 판독 커맨드에 대하여, 구성 레지스터는 메모리 블록에 고밀도 또는 단 밀도 구성이 할당되었는지를 판정하기 위해 판독 동작 전에 체크된다(407). 단밀도 구성이면(411), 단밀도 판독 동작이 수행된다(419). 고밀도 구성이면(411), 고밀도 판독 동작이 수행된다(417).

기록 커맨드가 수신되었다면, 구성 레지스터는 메모리 블록에 고밀도 또는 단밀도 구성이 할당되었는지를 판정하기 위해 기록 동작 전에 체크된다(409). 단밀도 구성이면(409), 단밀도 기록 동작이 수행된다(415). 고밀도 구성이면(409), 고밀도 기록 동작이 수행된다(413).

도 4의 실시예에서, 사용자는 각 블록의 구성 또는 다른 메모리 셀 그룹화를 결정하고, 이 데이터를 구성 레지스터에 저장한다. 메모리 장치가 파워-다운(power-down)되면, 구성 레지스터에 있는 데이터는 보다 영구적인 저장을 위해 비휘발성 메모리의 행 0에 복사된다. 또 다른 실시예에서, 사용자는 상기 구성을 비휘발성인 메모리 장치의 구성 행에 직접 저장할 수 있다.

본 발명의 플래시 메모리는 상이한 밀도로 데이터를 저장하도록 각각 구성될 수 있는 메모리 블록을 포함한다. 예를 들면, 단밀도 장치의 임의의 용도는 픽처 및 코드 모두를 저장할 수 있다는 것이다. 픽처 데이터는 코드의 저장보다 망가진 데이터의 허용오차가 더 크다. 따라서, SBC 구성이 MLC 구성보다 더 높은 신뢰성을 갖기 때문에, 사용자는 전형적으로 코드 저장을 위해서는 SBC 구성을 선택하고 픽처 저장을 위해서는 MLC 구성을 선택할 수 있다.

유사하게, MLC 구성이 SBC 구성에 비하여 판독 및 프로그래밍 성능에서 여덟배 내지 아홉배 더 느릴 수 있기 때문에, 사용자는 보다 고속의 판독/기록 시간을 요구하는 메모리 블록을 위해서는 MLC 구성을 선택할 수 있다. 이것은 고속 저장 및 검색 시간을 요구하는 고속 버스 속도를 구비한 시스템에서 유용할 수 있다.

결론

요약하면, 본 발명의 실시예는 메모리 장치 사용자가 MLC와 SBC 구성 간을 선택할 수 있게 한다. 상이한 메모리 블록 또는 심지어 서브블록 레벨에 대하여 상이한 구성이 설정될 수 있다. 또한, 구성 변경은 구성 커맨드에 따라 동적으로 수행될 수 있다.

본 명세서에 특정 실시예가 설명되고 예시되었지만, 도시된 특정 실시예를 동일한 목적을 달성하기 위해 계산될 수 있는 임의의 배열로 대체할 수 있다는 것은 당업자라면 이해할 수 있을 것이다. 본 발명의 다양한 적용 또한 당업자에게는 자명할 것이다. 따라서, 본 출원은 본 발명의 임의의 적용 또는 변경을 포함하고자 한다. 본 발명을 단지 첨부의 청구범위 및 그 등가물에 의해서만 명백히 한정하고자 한다.

Claims (41)

1. 선택가능한 밀도 구성을 갖는 메모리 장치로서,

   복수의 메모리 셀을 포함하는 메모리 어레이 - 상기 메모리 셀 각각은 선택가능한 양의 데이터 비트를 저장할 수 있음 - ;

   상기 메모리 어레이에 접속되고, 구성 정보를 포함하는 수신된 기록 커맨드에 응답하여 밀도 구성을 제어하는 제어 회로; 및

   상기 제어 회로에 접속된 구성 레지스터를 포함하고,

   상기 구성 레지스터는 복수의 구성 비트를 포함하며, 구성 비트 각각은 미리 정해진 양의 메모리 셀의 밀도 구성을 지시하는 메모리 장치.
2. 제1항에 있어서,

   상기 메모리 장치는 NAND 플래시 메모리 장치인 메모리 장치.
3. 제1항에 있어서,

   상기 선택가능 밀도 구성은 단일 비트 셀 및 다중 레벨 셀을 포함하는 메모리 장치.
4. 삭제
5. 제1항에 있어서,

   구성 비트는 단일 비트 셀 밀도 구성을 지시하는 논리 1과 다중 레벨 셀 구성을 지시하는 논리 0을 포함하는 메모리 장치.
6. 제1항에 있어서,

   상기 구성 레지스터는 복수의 비휘발성 퓨즈인 메모리 장치.
7. 제1항에 있어서,

   상기 구성 레지스터는 휘발성 메모리인 메모리 장치.
8. 제7항에 있어서,

   상기 구성 레지스터는 상기 메모리 어레이의 미리 정해진 행으로부터 로딩되도록 적응되는 메모리 장치.
9. 제1항에 있어서,

   상기 구성 레지스터는, 상기 메모리 장치의 초기화 후에 휘발성 메모리가 비휘발성 퓨즈로부터 로딩되도록 비휘발성 퓨즈 및 휘발성 메모리를 포함하는 메모리 장치.
10. 구성 레지스터에 접속된 제어 회로를 포함하는 메모리 장치에 있는 메모리 어레이의 성능을 구성하는 방법으로서,

    구성 데이터를 구성 레지스터로 로딩하는 단계; 및

    상기 구성 데이터에 응답하여 적어도 상기 메모리 어레이의 서브세트에 대하여 성능 구성을 설정하는 단계

    를 포함하는 구성 방법.
11. 제10항에 있어서,

    상기 성능 구성은 고밀도/저성능 또는 단밀도/고성능 중 하나를 포함하는 구성 방법.
12. 제10항에 있어서,

    상기 로딩하는 단계는 상기 메모리 장치의 초기화에 응답하여 메모리 어레이의 행으로부터 구성 데이터를 로딩하는 단계를 포함하는 구성 방법.
13. 제10항에 있어서,

    상기 성능 구성을 설정하는 단계는 메모리 어레이에 있는 모든 메모리 셀에 대하여 성능 구성을 설정하는 단계를 포함하는 구성 방법.
14. 메모리 장치에 있는 메모리 어레이의 성능을 구성하는 방법으로서,

    구성 데이터를 포함하는 기록 커맨드를 수신하는 단계;

    상기 기록 커맨드가 구성 데이터를 포함하고 있으면, 상기 커맨드에 특정된 밀도로 기록 동작을 수행하는 단계;

    상기 커맨드가 구성 데이터를 포함하고 있지 않으면, 셀당 단일 비트 동작으로서 기록 동작을 수행하는 단계; 및

    상기 수신된 구성 데이터에 응답하여 적어도 상기 메모리 어레이의 서브세트에 대하여 성능 구성을 설정하는 단계

    를 포함하는 구성 방법.
15. 제14항에 있어서,

    상기 수신된 구성 데이터는 고성능 또는 저성능 중 하나를 포함하고, 상기 고성능 구성은 메모리 어레이의 서브세트를 셀당 단일 비트 밀도로 설정하며, 상기 저성능은 메모리 어레이의 서브세트를 셀당 다중 레벨 밀도로 설정하는 구성 방법.
16. 삭제
17. 삭제
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