JP4299428B2 - 可変容量半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的消去、書き込み可能な半導体記憶装置であって、特に、二値または多値での情報の書き込みを可能とすることにより可変容量を実現する半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、電子機器はその動作を制御するためのプログラムや、音声や画像等の種々のデータ等を格納するためのメモリを備えている。一般的に制御用プログラムの格納には、高速なランダムアクセスが可能なフラッシュメモリが、データ格納用には大容量のフラッシュメモリが使用される。
【０００３】
【発明が解決しようとする課題】
したがって、電子機器は図７の（ａ）に示すように低速であるが大容量のメモリ及び高速であるが小容量のランダムアクセスメモリの二種類のフラッシュメモリを備える必要がある。また、制御用プログラムの格納のためのフラッシュメモリの設計において、格納されるプログラムの大きさが不確定であるため、予想されるプログラムが十分に格納されるように、容量に余裕を持たせて設計する場合が多く、結果として大きなサイズで設計されることが多い。このため、図７の（ｂ）に示すように実際に開発した制御用プログラムが小さい場合、後に変更することができないため、無駄な領域が生ずると言う問題があった。この問題は、図７の（ｃ）に示すように制御プログラム用とデータ用の双方に高速ランダムアクセス用のフラッシュメモリを使用することにより解決できるが、高速ランダムアクセス用フラッシュメモリは高価であるため、このような解決方法では製造コストが増大するという問題がある。
【０００４】
本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、メモリ領域の効率的な使用を実現し、製造コストを抑制することができる半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係る第１の半導体記憶装置は、電気的にデータの書き込み、読み出しが可能な不揮発性半導体記憶装置において、データを記録する領域を複数の領域に分割し、該分割した各領域を２値データを記録する２値領域又は多値データを記録する多値領域に設定したメモリセルアレイと、２値データを読み出す際に使用する２値センスアンプと、多値データを読み出す際に使用する多値センスアンプと、データ読み出し時に使用するセンスアンプを、読み出すデータ領域が前記２値領域である場合は前記２値センスアンプに、読み出すデータ領域が前記多値領域である場合は前記多値センスアンプに切り替える２値／多値制御手段と、前記２値データの読み出し時に非同期ランダム読み出しが行われ、前記多値データの読み出し時に同期バースト読み出しが行われるように制御する２値／多値切り替え手段とを備える。
【０００６】
本発明に係る第２の半導体記憶装置は、第１の半導体記憶装置において、前記メモリセルアレイの各領域に対して、２値か多値かをメモリアドレス空間で任意に設定でき、且つ、前記メモリセルアレイの各領域が２値領域であるか多値領域であるかを判別するための情報を記憶する判別手段をさらに備えてもよい。
【０００７】
本発明に係る第３の半導体記憶装置は、第１または第２の半導体記憶装置において、読み出しデータのアドレスに対応したレイテンシ情報を外部に出力するレイテンシ出力手段をさらに備えてもよい。
【０００８】
本発明に係る第４の半導体記憶装置は、第１または第２の半導体記憶装置において、同期バースト読み出し動作時において、同期バースト読み出しに対する所定のパラメータをアドレスに対応して変更する変更手段をさらに備えてもよい。
【０００９】
本発明に係る第５の半導体記憶装置は、第１または第２の半導体記憶装置において、データ読み出し時において、複数の所定数のビット線を選択するビット線選択手段をさらに備え、該選択された所定数のビット線及び一のワード線に接続する所定数のメモリセルから、一のデータ値が読み出される。
【００１０】
本発明に係る第６の半導体記憶装置は、第１または第２の半導体記憶装置において、前記多値センスアンプは、一の読み出し電圧が印加されるメモリセルからのデータ読み出し時の遅延を利用して、前記メモリセルが格納するデータが多値データのうちいずれかを読み出すようにしてもよい。
【００１１】
本発明に係る第７の半導体記憶装置は、第１または第２の半導体記憶装置において、前記多値センスアンプは、多値データの第１及び第２しきい値の間の電圧を有する第１基準セルと、多値データの第２及び第３しきい値の間の電圧を有する第２基準セルと、多値データの第３及び第４しきい値の間の電圧を有する第３基準セルと、読み出しセルと前記基準セルの間の電流差により、前記読み出しセルのデータを判別する論理回路とをさらに備えてもよい。
【００１２】
本発明に係る第８の半導体記憶装置は、第１または第２の半導体記憶装置において、前記多値センスアンプは、読み出しセルの電流量を基準電圧と比較して出力を遷移する感知回路と、第１ないし第４タイミングにそれぞれ前記感知回路の出力をラッチする第１ないし第４ラッチ回路と、前記第１ないし第４ラッチ回路にラッチされた値を比較して前記読み出しセルのデータを判別する論理回路とをさらに備えてもよい。
【００１３】
【発明の実施の形態】
以下、添付の図面を参照して本発明に係る半導体記憶装置の実施形態を詳細に説明する。
【００１４】
本実施形態におけるフラッシュメモリは、データを記憶するメモリセルをマトリクス状に配したメモリセルのメモリ領域において、２値で記録する領域と、４値で記録する領域とを設定する。これにより、１つのメモリを用途に応じて容量可変に分割して使用することができ、メモリの使用効率を向上できる。具体的には、メモリ領域を所定数のブロックに分割し、各ブロック単位で２値で記録する領域、４値で記録する領域を設定する。
【００１５】
（フラッシュメモリの構成）
図１に本発明に係るフラッシュメモリの構成を示す。フラッシュメモリは、データを記憶するメモリセルをマトリクス状に配するメモリセルアレイ１１と、ワード線を選択するためにアクセスするデータのアドレスをプリデコードするプリデコーダ１３と、メモリセルアレイ１１のワード線を選択するロウデコーダ１４と、ビット線を選択するためにアドレスをプリデコードするプリデコーダ１７と、アドレスをデコードしメモリセルアレイ１１のビット線を選択するカラムデコーダ１８と、メモリセルアレイのワード線に駆動電圧を与える高電圧レギュレータ２５と、メモリセルアレイ１１中の指定したセルから読み出した電圧を増幅するセンスアンプ３５ａ、３５ｂと、読み出しデータが２値で記憶されている場合と４値で記憶されている場合とで制御を切り替えるための２値／４値制御回路３７と、同期バースト読み出しを行なう際の制御を行う同期バーストリード制御回路３９と、同期バースト読み出しを行なう際にデータをラッチするバースト読み出し用のデータラッチ４１とを備える。
【００１６】
また、フラッシュメモリは、アクセスするデータのアドレスを入力するアドレス入力ピンＰ１と、２値か４値かを示す情報を入出力する２値／４値情報入出力ピンＰ２と、レイテンシ情報を出力するレイテンシ情報出力ピンＰ３と、データやコマンドを入力するデータ入力ピンＰ４と、読み出しデータを出力するデータ出力ピンＰ５とを有する。
【００１７】
図１に示すメモリセルアレイ１１は全体で６４Ｍｂの容量を持ち、各々が１６Ｍｂの容量の４つのブロックに分割されている。本実施形態のフラッシュメモリでは、各ブロック毎に、２値データを記録する領域（以下「２値領域」という。）または４値データを記録する領域（以下「４値領域」という。）に設定することができる。
【００１８】
ここで、２値データと４値データの場合のセルの状態を説明する。図２は、２値で記録する場合のセル（２値メモリ）と、４値で記録する場合のセル（４値メモリ）におけるしきい値の分布を示した図である。このようにセルにおけるしきい値の分布を変化させることにより２値または４値のデータを記録することができる。
【００１９】
センスアンプ３５ａはデータを読み出すメモリブロックが４値メモリブロックであるときに使用するセンスアンプであり、センスアンプ３５ｂはデータを読み出すメモリブロックが２値メモリブロックであるときに使用するセンスアンプである。なお、図１においては、説明の便宜上、センスアンプ３５ａ、３５ｂは１つのみ示しているが、実際には、センスアンプ３５ａ、３５ｂは、メモリの出力ビット数に応じて複数設けられている。２値用センスアンプ３５ｂはセル電流値でデータを読み取る。４値用センスアンプ３５ａは、３個の基準セル３３ａ〜３３３ｃと３個のコンパレータ３３ｄと論理回路３３ｅとからなる。各基準セル３３ａ〜３３ｃはそれぞれ異なるしきい値を有する。具体的には、各基準セル３３ａ〜３３ｃは、図２に示す第１と第２のしきい値の間の電圧、第２と第３のしきい値の間の電圧、第３と第４のしきい値の間の電圧のそれぞれに対応したしきい値を有する。論理回路３３ｂは、読み出しセルと各基準セル３３ａ〜３３ｃ間の電流差を判断することにより４値データを判別し、その結果を出力する。
【００２０】
高電圧レギュレータ２５はチャージポンプ２７から電源電圧を受けて、２値メモリブロックか４値メモリブロックのいずれに対するアクセスかにより、ワード線を駆動するためにワード線に印加する電圧（ワード線電圧）を切り替える。すなわち、高電圧レギュレータ２５は高電圧制御回路２９からの制御にしたがい、２値メモリブロックまたは４値メモリブロックのいずれにアクセスするかにより、ワード線ドライバ１５を制御することによりワード線電圧を変化させる。
【００２１】
また、本実施形態のフラッシュメモリは、メモリセルアレイ１１の各ブロック毎にそのブロックが２値メモリブロックとして使用されているか、４値メモリブロックとして使用されているかを示す情報を格納するセル２１ａ〜２１ｄからなる２値／４値判別用メモリ２１を有している。２値／４値判別用メモリ２１からのデータはセンスアンプ２３を介して２値／４値制御回路３７に入力される。
【００２２】
前述のように、本実施形態のフラッシュメモリは各ブロック毎に２値領域または４値領域に設定することができる。したがって、例えば、４つのブロックのうちの１つのブロックを２値領域とし（以下、このブロックを「２値メモリブロック」という。）、残りの３つを４値領域（以下、このブロックを「４値メモリブロック」という。）とすることができる。この場合、３つのブロックを４値メモリブロックとして使用するため、それらのブロックについては容量を２倍（１６×２＝３２Ｍｂ）にすることができる。つまり、制御プログラムを格納するためのメモリを２値メモリブロックで構成し、データを格納するためのメモリを４値メモリブロックで構成する場合、それぞれのメモリの組み合わせを変えることにより、以下のようにそれらの容量を自在に変更できる。
【表１】
【００２３】
以上のようにして、１つのメモリセルアレイ１１を分割して使用することにより、１種類のメモリで２種類のメモリの機能を実現することができる。これにより、メモリ全体としての容量を自由に変更でき、メモリ領域の効率的な使用が可能となる。以下に本実施形態のフラッシュメモリの動作を説明する。
【００２４】
（２値／４値領域設定）
フラッシュメモリにおけるメモリセルアレイ１１の２値／４値領域の設定について説明する。これは次のように行なわれる。アドレスピンＰ１を介してアドレスが入力されるとともに、情報入力ピンＰ２を介して２値か４値かを示す信号（以下、「２値／４値情報」という）が入力されると、２値／４値制御回路３７は、この２値／４値情報に基き、アドレスで指定されるブロックが２値用メモリブロックか４値用メモリブロックかを示す情報を２値／４値判別用メモリ２１のそれぞれのセル２１ａ〜２１ｄに書き込む。この２値／４値判別用メモリ２１に書きこまれた情報を参照することにより、データを読み出す際に読み出しブロックのデータが２値で記録されたか４値で記録されたかを判別することが可能となる。
【００２５】
２値／４値判別用メモリ２１からのデータの読み出しは次のように行なわれる。すなわち、ロウデコーダ１３においてアドレスをプリデコードして得られるブロック選択信号ＢＡを２値／４値制御回路３７に入力し、選択されているメモリブロックに対応する２値／４値判別用メモリ２１の値を読み出す。読み出された情報は２値／４値情報入出力ピンＰ２を介して外部に出力される。これにより、例えば、外部のＭＣＵ（メモリコントロールユニット）等の制御回路は、データ記憶が２値か４値かの情報を得ることができる。
【００２６】
（書き込み時のフラッシュメモリの動作）
データ書き込み時においては、２値で書きこむ場合と４値で書きこむ場合とではメモリセルのワード線に印加する電圧条件が異なるため、データ書き込みが２値であるか４値であるかに応じてワード線の印加電圧を切り替える必要がある。
【００２７】
本フラッシュメモリは、データ書き込み時において外部から、アドレスピンＰ１を介してアドレスを、データ入力ピンＰ４を介してデータを入力すると、２値／４値制御回路３７は、入力したアドレスと２値／４値判別用メモリ２１のデータに基いてデータ書き込み領域が２値の領域か４値の領域かを判別し、その判別結果に基き、高電圧制御回路２９に対して２値か４値かを指定する信号（以下「２値／４値切替信号」という。）を送る。高電圧制御回路２９は２値か４値かによって、高電圧レギュレータ２５の出力電圧を切り替え、ワード線ドライバ１５に供給する電圧を切り替える。また、このとき、２値／４値制御回路３７は、ビット線に対しても所定の書き込み電圧が印加されるように高電圧制御回路２９を制御する。また、データ書き込み時においては、データが正しく書き込まれたか否かを検証するベリファイ動作も行なわれる。
【００２８】
なお、２値／４値制御回路３７は、データ書き込み時に、アドレス及びデータとともに２値／４値情報を２値／４値情報入出力ピンＰ２を介して外部から受け取るようにしてもよく、その受け取った信号により高電圧制御回路２９に対して２値／４値切替信号を送るようにしてもよい。
【００２９】
（読み出し時の動作）
読み出し動作時においては、２値と４値とで読み出し方法が異なるため、本フラッシュメモリでは、２値／４値制御回路３７からの２値／４値切替信号により使用するセンスアンプ３５ａ、３５ｂを切り替える。つまり、２値／４値制御回路３７は、入力したアドレスをプリデコードしたブロック選択信号ＢＡに基き２値／４値判別用メモリ２１のデータを読み出し、読み出し領域が２値領域か４値領域かを判別し、それに従い２値／４値切り替え信号を出力する。この信号により、４値用センスアンプ３５ａ、２値用センスアンプ３５ｂのいずれかが選択的に活動化される。
【００３０】
なお、２値／４値制御回路３７は、データ読み出し時に、アドレスとともに２値／４値情報を２値／４値情報入出力ピンＰ２を介して外部から受け取るようにしてもよく、その受け取った信号によりセンスアンプを切り替えてもよい。
【００３１】
（出力方法の切替え）
本フラッシュメモリでは、読み出すデータが２値か４値かにより、読み出す際の出力方法を、非同期ランダム読み出し又は同期バースト読み出しに内部で切り替えることができる。例えば、２値データを読み出す際には非同期ランダム読み出しを行ない、４値データを読み出す際にはランダムアクセスが低速なので同期バースト読み出しにより高速読み出しが可能となるように切り替えることができる。
【００３２】
すなわち、読み出し動作時において、同期バーストリード制御回路３９は、２値／４値制御回路３７から２値／４値切替信号を入力し、２値／４値切替信号が４値を示すときは、同期バースト読み出しを行なうためのクロック信号をバースト読み出し用データラッチ４１に送る。これにより、データラッチ４１はバースト読み出しのための制御に切り換わり、メモリセルアレイ１１から読み出されたデータは４値用センスアンプ３５ａ及びデータラッチ４１を介してバースト読み出しされる。なお、このとき、２値／４値切替信号により４値用センスアンプ３５ａが選択（活動化）されている。一方、２値／４値切替信号が２値を示すときは、同期バーストリード制御回路３９はバースト読み出し用データラッチ４１を非活動化するよう制御信号を出力し、また、２値用センスアンプ３５ｂが活動化されるため、２値用センスアンプ３５ｂを介してランダム読み出しが行なわれる。
【００３３】
（ＸＹレイテンシ情報の出力）
本実施形態のフラッシュメモリは、同期バースト読み出しの場合、外部回路からＸＹレイテンシ情報の要求があったときに、ＸＹレイテンシ情報を出力ピンＰ３を介して出力する機能を有する。
【００３４】
すなわち、外部回路よりレイテンシ情報の要求コマンドがデータ入力ピンＰ４を介して入力されると、コマンドインタプリタ４３がそのコマンドを解釈し、同期バーストリード制御回路３９に出力する。同期バーストリード制御回路３９はこの信号を受けるとレイテンシ情報（パラメータ）を出力ピンＰ３を介して出力する。これにより、フラッシュメモリからバーストデータを受け取る外部のメモリコントローラ等の制御回路はレイテンシ情報（パラメータ）を認識できる。
【００３５】
すなわち、同期バーストリード制御回路３９は、ブロック選択信号ＢＡの値と、２値／４値判別用メモリセル２１ａの値とを参照し、予め設定されたテーブルを参照して、メモリブロックごとに同期バースト読み出しに対するパラメータを求め、出力する。このように、同期バーストリード制御回路３９はメモリブロックごとに同期バースト読み出しに対するパラメータを自由に変更できる。
【００３６】
なお、本フラッシュメモリはレイテンシ情報に限らず、所定のパラメータを出力することができる。
【００３７】
すなわち、２値／４値制御回路３７は、各ブロックに対応した所定のパラメータを内部ラッチに記憶しており、読み出し時においてプリデコードされたブロック選択信号ＢＡに対応するパラメータを出力する。
【００３８】
パラメータの設定は次の様に行なう。図１に示す回路おいて、アドレスピンＰ１を介してブロックを指定するためのアドレスが、また、同期バースト読み出しのパラメータの設定を行なうコマンドがピンＰ４を介して入力される。２値／４値制御回路３７は、プリデコーダ１３からのブロック選択信号ＢＡを受け、さらに、デコードされたコマンドと設定パラメータを同期バーストリード制御回路３９を介して入力し、各ブロックに対応した所定のパラメータを内部ラッチに記憶する。
【００３９】
読み出し時において、２値／４値制御回路３７は、内部ラッチに記憶したパラメータの中から、プリデコードされたブロック選択信号ＢＡに対応するパラメータを求め、同期バーストリード制御回路３９に出力する。これにより、同期バーストリード制御回路３９はそのパラメータに応じてラッチ回路４１に対するクロックを制御することができる。
【００４０】
（高速読み出し）
２値用メモリブロックは制御プログラム等が格納され、高速読み出しメモリとしての用途が要求されることが多い。このため、本実施形態のフラッシュメモリは、２値用メモリブロックから高速にデータを読み出すための構成を備えてもよい。図３に高速読み出しを実現するための構成を示す。図３では、４本のビット線に対して１つの２値用センスアンプ３５が接続された例を示している。プリカラムデコーダ１７は論理回路５１、５２、５３、５４ａ、５４ｂ、５４ｃ、５４ｄを備える。
【００４１】
高速読み出しを実現するためには、データを記録する際に隣接する２つのビット線において同一カラムのセルを一対とし、この一対のセルに１ビットのデータを記憶するようにする。データの読み出の際は、隣接する２つのビット線のＹゲートを同時にオンし、ビット線をショートさせて一対とする。つまり、読み出し時に、一対のビット線をショートさせることにより、２つのセルからセル電流を得ることができ、１つのセルの場合に比してセル電流を増加させることができるため、高速読み出しが可能となる。
【００４２】
図３に示す例では、信号Ｄにより高速読み出しモードと通常読み出しモードとを切り替えることができる。高速読み出しモードにするときは、カラムプリデコーダ１７において信号Ｄを「１」にする。これにより、信号Ｙ１に応じて、Ｙゲート５７ａと５７ｂ又はＹゲート５７ｃと５７ｄが同時にオンし、１組のビット線ＢＬ１とＢＬ２又はビット線ＢＬ３とＢＬ４がショートする。これにより、メモリセル１１ａと１１ｂ又はメモリセル１１ｃと１１ｄからのセル電流により１ビットのデータが読み出される。通常読み出しモードのときは、信号Ｄを「０」にし、これによりビット線はショートされず、信号Ｙ１、Ｙ２により１つのビット線が選択され、１つのセルからデータが読み出される。
【００４３】
（４値センスアンプの別の例）
図４に前述の４値用センスアンプ３５ａとは異なる構成を持つ４値用センスアンプの構成を示す。図４に示す４値用センスアンプは、２値用センスアンプ３５と同様の構成のセンスアンプ３５'と、センスアンプ３５'の出力をそれぞれ異なるタイミングでラッチするラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄと、ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄの出力を受けて値を判断する論理回路６３とからなる。ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄはそれぞれタイミングｔ１、ｔ２、ｔ３、ｔ４の各タイミングでセンスアンプ３５'の出力をラッチする。
【００４４】
以上のように構成される別の４値用センスアンプは、所定のワード線電圧によって一のセルについてデータを読み出すときに、ワード線電圧を印加してから、センスアンプからデータが出力されるまでの時間差を利用して、４値データの読み出しを行なう。この時間差は、ワード線電圧とメモリセルのしきい値電圧との差が大きいほど小さくなるので、この時間差を利用して４値データを読み出すことができる。
【００４５】
図５に示すように４値のデータのしきい値電圧分布があるとき、値"１０"と値"１１"の間の電圧をワード線電圧としてワード線に印加する。この場合、読み出しデータは値"００"の場合に最も早くセンスアンプから出力され、値"０１"、"１０"、"１１"の順に出力に時間がかかる。したがって、図６に示すように、ワード線電圧が印加されてから値"００"が読み出されるまでの間にタイミングｔ１を、値"００"が読み出されてから値"０１"が読み出されるまでの間にタイミングｔ２を、値"０１"が読み出されてから値"１０"が読み出されるまでの間にタイミングｔ３を、値"１０"が読み出された後にタイミングｔ４を設け、それぞれのタイミングで読み出すことにより、４値を読み出すことが可能となる。すなわち、各ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄは、センスアンプ３５'の出力をタイミングｔ１、ｔ２、ｔ３、ｔ４の各タイミングでラッチし、ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄからのそれぞれの出力を論理回路６３が判断することにより４値データを認識できる。
【００４６】
以上のように本実施形態のフラッシュメモリは、メモリセルアレイを複数の領域（ブロック）に分割し、各領域毎に２値データを記録する２値領域または４値データを記録する４値領域に設定可能であるため、フラッシュメモリの容量を用途に応じて変更することができ、効率よく利用することができる。
【００４７】
なお、データの記録形式は２値または４値に限らず、さらに大きい値（多値）であってもよい。
【００４８】
【発明の効果】
本発明に係る第１の半導体記憶装置は、電気的にデータの書き込み、読み出しが可能な不揮発性半導体記憶装置において、データを記録する領域を複数の領域に分割し、該分割した各領域を２値データを記録する２値領域又は多値データを記録する多値領域に設定したメモリセルアレイと、２値データを読み出す際に使用する２値センスアンプと、多値データを読み出す際に使用する多値センスアンプと、データ読み出し時に使用するセンスアンプを、読み出すデータ領域が前記２値領域である場合は前記２値センスアンプに、読み出すデータ領域が前記多値領域である場合は前記多値センスアンプに切り替える２値／多値制御手段と、前記２値データの読み出し時に非同期ランダム読み出しが行われ、前記多値データの読み出し時に同期バースト読み出しが行われるように制御する２値／多値切り替え手段とを備える。これにより、４値データを読み出す際には高速読み出しが可能となる。
【００４９】
本発明に係る第２の半導体記憶装置は、前記メモリセルアレイの各領域に対して、２値か多値かをメモリアドレス空間で任意に設定でき、且つ、前記メモリセルアレイの各領域が２値領域であるか多値領域であるかを判別するための情報を記憶する判別手段を備える。これにより、１つの半導体記憶装置において、メモリアドレス空間で任意に２値または多値の双方でデータ記録が可能となり、自在に容量を変更できるため、記憶領域の使用効率を高め、製造コストを抑制できる半導体記憶装置を実現できる。
【００５０】
本発明に係る第３の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、読み出しデータのアドレスに対応したレイテンシ情報を外部に出力することができる。
【００５１】
本発明に係る第４の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、同期バースト読み出し動作時に、同期バースト読み出しに対する所定のパラメータをアドレスに対応して変更することができる。
【００５２】
本発明に係る第５の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、データ読み出し時において高速にデータ読み出しが可能となる。
【００５３】
本発明に係る第６の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、容易な構成の多値データを読み出すためのセンスアンプを実現できる。
【００５４】
本発明に係る第７の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、容易な構成の多値データを読み出すためのセンスアンプを実現できる。
【００５５】
本発明に係る第８の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、容易な構成の多値データを読み出すためのセンスアンプを実現できる。
【図面の簡単な説明】
【図１】 本発明に係るフラッシュメモリの構成図。
【図２】 （ａ）２値メモリにおけるしきい値の分布を示した図。（ｂ）４値メモリにおけるしきい値の分布を示した図。
【図３】 複数のビット線を接続してメモリセルからデータを読み出す方法を説明するための図。
【図４】 アクセス遅延を利用した４値センスアンプの構成図。
【図５】 アクセス遅延を利用した４値データの読み出しを説明するための図。
【図６】 ４値データの読み出し時において、各値に対する遅延時間を示した図。
【図７】 従来のフラッシュメモリの種々の利用態様を説明した図。
【符号の説明】
１１ メモリセルアレイ
１７ プリデコーダ
１８ カラムデコーダ
２１ ２値／４値判別用メモリ
２９ 高電圧制御回路
３５ａ，３５' ４値用センスアンプ
３５ｂ ２値用センスアンプ
３７ ２値／４値制御回路
３９ 同期バーストリード制御回路
【発明の属する技術分野】
本発明は、電気的消去、書き込み可能な半導体記憶装置であって、特に、二値または多値での情報の書き込みを可能とすることにより可変容量を実現する半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、電子機器はその動作を制御するためのプログラムや、音声や画像等の種々のデータ等を格納するためのメモリを備えている。一般的に制御用プログラムの格納には、高速なランダムアクセスが可能なフラッシュメモリが、データ格納用には大容量のフラッシュメモリが使用される。
【０００３】
【発明が解決しようとする課題】
したがって、電子機器は図７の（ａ）に示すように低速であるが大容量のメモリ及び高速であるが小容量のランダムアクセスメモリの二種類のフラッシュメモリを備える必要がある。また、制御用プログラムの格納のためのフラッシュメモリの設計において、格納されるプログラムの大きさが不確定であるため、予想されるプログラムが十分に格納されるように、容量に余裕を持たせて設計する場合が多く、結果として大きなサイズで設計されることが多い。このため、図７の（ｂ）に示すように実際に開発した制御用プログラムが小さい場合、後に変更することができないため、無駄な領域が生ずると言う問題があった。この問題は、図７の（ｃ）に示すように制御プログラム用とデータ用の双方に高速ランダムアクセス用のフラッシュメモリを使用することにより解決できるが、高速ランダムアクセス用フラッシュメモリは高価であるため、このような解決方法では製造コストが増大するという問題がある。
【０００４】
本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、メモリ領域の効率的な使用を実現し、製造コストを抑制することができる半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係る第１の半導体記憶装置は、電気的にデータの書き込み、読み出しが可能な不揮発性半導体記憶装置において、データを記録する領域を複数の領域に分割し、該分割した各領域を２値データを記録する２値領域又は多値データを記録する多値領域に設定したメモリセルアレイと、２値データを読み出す際に使用する２値センスアンプと、多値データを読み出す際に使用する多値センスアンプと、データ読み出し時に使用するセンスアンプを、読み出すデータ領域が前記２値領域である場合は前記２値センスアンプに、読み出すデータ領域が前記多値領域である場合は前記多値センスアンプに切り替える２値／多値制御手段と、前記２値データの読み出し時に非同期ランダム読み出しが行われ、前記多値データの読み出し時に同期バースト読み出しが行われるように制御する２値／多値切り替え手段とを備える。
【０００６】
本発明に係る第２の半導体記憶装置は、第１の半導体記憶装置において、前記メモリセルアレイの各領域に対して、２値か多値かをメモリアドレス空間で任意に設定でき、且つ、前記メモリセルアレイの各領域が２値領域であるか多値領域であるかを判別するための情報を記憶する判別手段をさらに備えてもよい。
【０００７】
本発明に係る第３の半導体記憶装置は、第１または第２の半導体記憶装置において、読み出しデータのアドレスに対応したレイテンシ情報を外部に出力するレイテンシ出力手段をさらに備えてもよい。
【０００８】
本発明に係る第４の半導体記憶装置は、第１または第２の半導体記憶装置において、同期バースト読み出し動作時において、同期バースト読み出しに対する所定のパラメータをアドレスに対応して変更する変更手段をさらに備えてもよい。
【０００９】
本発明に係る第５の半導体記憶装置は、第１または第２の半導体記憶装置において、データ読み出し時において、複数の所定数のビット線を選択するビット線選択手段をさらに備え、該選択された所定数のビット線及び一のワード線に接続する所定数のメモリセルから、一のデータ値が読み出される。
【００１０】
本発明に係る第６の半導体記憶装置は、第１または第２の半導体記憶装置において、前記多値センスアンプは、一の読み出し電圧が印加されるメモリセルからのデータ読み出し時の遅延を利用して、前記メモリセルが格納するデータが多値データのうちいずれかを読み出すようにしてもよい。
【００１１】
本発明に係る第７の半導体記憶装置は、第１または第２の半導体記憶装置において、前記多値センスアンプは、多値データの第１及び第２しきい値の間の電圧を有する第１基準セルと、多値データの第２及び第３しきい値の間の電圧を有する第２基準セルと、多値データの第３及び第４しきい値の間の電圧を有する第３基準セルと、読み出しセルと前記基準セルの間の電流差により、前記読み出しセルのデータを判別する論理回路とをさらに備えてもよい。
【００１２】
本発明に係る第８の半導体記憶装置は、第１または第２の半導体記憶装置において、前記多値センスアンプは、読み出しセルの電流量を基準電圧と比較して出力を遷移する感知回路と、第１ないし第４タイミングにそれぞれ前記感知回路の出力をラッチする第１ないし第４ラッチ回路と、前記第１ないし第４ラッチ回路にラッチされた値を比較して前記読み出しセルのデータを判別する論理回路とをさらに備えてもよい。
【００１３】
【発明の実施の形態】
以下、添付の図面を参照して本発明に係る半導体記憶装置の実施形態を詳細に説明する。
【００１４】
本実施形態におけるフラッシュメモリは、データを記憶するメモリセルをマトリクス状に配したメモリセルのメモリ領域において、２値で記録する領域と、４値で記録する領域とを設定する。これにより、１つのメモリを用途に応じて容量可変に分割して使用することができ、メモリの使用効率を向上できる。具体的には、メモリ領域を所定数のブロックに分割し、各ブロック単位で２値で記録する領域、４値で記録する領域を設定する。
【００１５】
（フラッシュメモリの構成）
図１に本発明に係るフラッシュメモリの構成を示す。フラッシュメモリは、データを記憶するメモリセルをマトリクス状に配するメモリセルアレイ１１と、ワード線を選択するためにアクセスするデータのアドレスをプリデコードするプリデコーダ１３と、メモリセルアレイ１１のワード線を選択するロウデコーダ１４と、ビット線を選択するためにアドレスをプリデコードするプリデコーダ１７と、アドレスをデコードしメモリセルアレイ１１のビット線を選択するカラムデコーダ１８と、メモリセルアレイのワード線に駆動電圧を与える高電圧レギュレータ２５と、メモリセルアレイ１１中の指定したセルから読み出した電圧を増幅するセンスアンプ３５ａ、３５ｂと、読み出しデータが２値で記憶されている場合と４値で記憶されている場合とで制御を切り替えるための２値／４値制御回路３７と、同期バースト読み出しを行なう際の制御を行う同期バーストリード制御回路３９と、同期バースト読み出しを行なう際にデータをラッチするバースト読み出し用のデータラッチ４１とを備える。
【００１６】
また、フラッシュメモリは、アクセスするデータのアドレスを入力するアドレス入力ピンＰ１と、２値か４値かを示す情報を入出力する２値／４値情報入出力ピンＰ２と、レイテンシ情報を出力するレイテンシ情報出力ピンＰ３と、データやコマンドを入力するデータ入力ピンＰ４と、読み出しデータを出力するデータ出力ピンＰ５とを有する。
【００１７】
図１に示すメモリセルアレイ１１は全体で６４Ｍｂの容量を持ち、各々が１６Ｍｂの容量の４つのブロックに分割されている。本実施形態のフラッシュメモリでは、各ブロック毎に、２値データを記録する領域（以下「２値領域」という。）または４値データを記録する領域（以下「４値領域」という。）に設定することができる。
【００１８】
ここで、２値データと４値データの場合のセルの状態を説明する。図２は、２値で記録する場合のセル（２値メモリ）と、４値で記録する場合のセル（４値メモリ）におけるしきい値の分布を示した図である。このようにセルにおけるしきい値の分布を変化させることにより２値または４値のデータを記録することができる。
【００１９】
センスアンプ３５ａはデータを読み出すメモリブロックが４値メモリブロックであるときに使用するセンスアンプであり、センスアンプ３５ｂはデータを読み出すメモリブロックが２値メモリブロックであるときに使用するセンスアンプである。なお、図１においては、説明の便宜上、センスアンプ３５ａ、３５ｂは１つのみ示しているが、実際には、センスアンプ３５ａ、３５ｂは、メモリの出力ビット数に応じて複数設けられている。２値用センスアンプ３５ｂはセル電流値でデータを読み取る。４値用センスアンプ３５ａは、３個の基準セル３３ａ〜３３３ｃと３個のコンパレータ３３ｄと論理回路３３ｅとからなる。各基準セル３３ａ〜３３ｃはそれぞれ異なるしきい値を有する。具体的には、各基準セル３３ａ〜３３ｃは、図２に示す第１と第２のしきい値の間の電圧、第２と第３のしきい値の間の電圧、第３と第４のしきい値の間の電圧のそれぞれに対応したしきい値を有する。論理回路３３ｂは、読み出しセルと各基準セル３３ａ〜３３ｃ間の電流差を判断することにより４値データを判別し、その結果を出力する。
【００２０】
高電圧レギュレータ２５はチャージポンプ２７から電源電圧を受けて、２値メモリブロックか４値メモリブロックのいずれに対するアクセスかにより、ワード線を駆動するためにワード線に印加する電圧（ワード線電圧）を切り替える。すなわち、高電圧レギュレータ２５は高電圧制御回路２９からの制御にしたがい、２値メモリブロックまたは４値メモリブロックのいずれにアクセスするかにより、ワード線ドライバ１５を制御することによりワード線電圧を変化させる。
【００２１】
また、本実施形態のフラッシュメモリは、メモリセルアレイ１１の各ブロック毎にそのブロックが２値メモリブロックとして使用されているか、４値メモリブロックとして使用されているかを示す情報を格納するセル２１ａ〜２１ｄからなる２値／４値判別用メモリ２１を有している。２値／４値判別用メモリ２１からのデータはセンスアンプ２３を介して２値／４値制御回路３７に入力される。
【００２２】
前述のように、本実施形態のフラッシュメモリは各ブロック毎に２値領域または４値領域に設定することができる。したがって、例えば、４つのブロックのうちの１つのブロックを２値領域とし（以下、このブロックを「２値メモリブロック」という。）、残りの３つを４値領域（以下、このブロックを「４値メモリブロック」という。）とすることができる。この場合、３つのブロックを４値メモリブロックとして使用するため、それらのブロックについては容量を２倍（１６×２＝３２Ｍｂ）にすることができる。つまり、制御プログラムを格納するためのメモリを２値メモリブロックで構成し、データを格納するためのメモリを４値メモリブロックで構成する場合、それぞれのメモリの組み合わせを変えることにより、以下のようにそれらの容量を自在に変更できる。
【表１】
以上のようにして、１つのメモリセルアレイ１１を分割して使用することにより、１種類のメモリで２種類のメモリの機能を実現することができる。これにより、メモリ全体としての容量を自由に変更でき、メモリ領域の効率的な使用が可能となる。以下に本実施形態のフラッシュメモリの動作を説明する。
【００２４】
（２値／４値領域設定）
フラッシュメモリにおけるメモリセルアレイ１１の２値／４値領域の設定について説明する。これは次のように行なわれる。アドレスピンＰ１を介してアドレスが入力されるとともに、情報入力ピンＰ２を介して２値か４値かを示す信号（以下、「２値／４値情報」という）が入力されると、２値／４値制御回路３７は、この２値／４値情報に基き、アドレスで指定されるブロックが２値用メモリブロックか４値用メモリブロックかを示す情報を２値／４値判別用メモリ２１のそれぞれのセル２１ａ〜２１ｄに書き込む。この２値／４値判別用メモリ２１に書きこまれた情報を参照することにより、データを読み出す際に読み出しブロックのデータが２値で記録されたか４値で記録されたかを判別することが可能となる。
【００２５】
２値／４値判別用メモリ２１からのデータの読み出しは次のように行なわれる。すなわち、ロウデコーダ１３においてアドレスをプリデコードして得られるブロック選択信号ＢＡを２値／４値制御回路３７に入力し、選択されているメモリブロックに対応する２値／４値判別用メモリ２１の値を読み出す。読み出された情報は２値／４値情報入出力ピンＰ２を介して外部に出力される。これにより、例えば、外部のＭＣＵ（メモリコントロールユニット）等の制御回路は、データ記憶が２値か４値かの情報を得ることができる。
【００２６】
（書き込み時のフラッシュメモリの動作）
データ書き込み時においては、２値で書きこむ場合と４値で書きこむ場合とではメモリセルのワード線に印加する電圧条件が異なるため、データ書き込みが２値であるか４値であるかに応じてワード線の印加電圧を切り替える必要がある。
【００２７】
本フラッシュメモリは、データ書き込み時において外部から、アドレスピンＰ１を介してアドレスを、データ入力ピンＰ４を介してデータを入力すると、２値／４値制御回路３７は、入力したアドレスと２値／４値判別用メモリ２１のデータに基いてデータ書き込み領域が２値の領域か４値の領域かを判別し、その判別結果に基き、高電圧制御回路２９に対して２値か４値かを指定する信号（以下「２値／４値切替信号」という。）を送る。高電圧制御回路２９は２値か４値かによって、高電圧レギュレータ２５の出力電圧を切り替え、ワード線ドライバ１５に供給する電圧を切り替える。また、このとき、２値／４値制御回路３７は、ビット線に対しても所定の書き込み電圧が印加されるように高電圧制御回路２９を制御する。また、データ書き込み時においては、データが正しく書き込まれたか否かを検証するベリファイ動作も行なわれる。
【００２８】
なお、２値／４値制御回路３７は、データ書き込み時に、アドレス及びデータとともに２値／４値情報を２値／４値情報入出力ピンＰ２を介して外部から受け取るようにしてもよく、その受け取った信号により高電圧制御回路２９に対して２値／４値切替信号を送るようにしてもよい。
【００２９】
（読み出し時の動作）
読み出し動作時においては、２値と４値とで読み出し方法が異なるため、本フラッシュメモリでは、２値／４値制御回路３７からの２値／４値切替信号により使用するセンスアンプ３５ａ、３５ｂを切り替える。つまり、２値／４値制御回路３７は、入力したアドレスをプリデコードしたブロック選択信号ＢＡに基き２値／４値判別用メモリ２１のデータを読み出し、読み出し領域が２値領域か４値領域かを判別し、それに従い２値／４値切り替え信号を出力する。この信号により、４値用センスアンプ３５ａ、２値用センスアンプ３５ｂのいずれかが選択的に活動化される。
【００３０】
なお、２値／４値制御回路３７は、データ読み出し時に、アドレスとともに２値／４値情報を２値／４値情報入出力ピンＰ２を介して外部から受け取るようにしてもよく、その受け取った信号によりセンスアンプを切り替えてもよい。
【００３１】
（出力方法の切替え）
本フラッシュメモリでは、読み出すデータが２値か４値かにより、読み出す際の出力方法を、非同期ランダム読み出し又は同期バースト読み出しに内部で切り替えることができる。例えば、２値データを読み出す際には非同期ランダム読み出しを行ない、４値データを読み出す際にはランダムアクセスが低速なので同期バースト読み出しにより高速読み出しが可能となるように切り替えることができる。
【００３２】
すなわち、読み出し動作時において、同期バーストリード制御回路３９は、２値／４値制御回路３７から２値／４値切替信号を入力し、２値／４値切替信号が４値を示すときは、同期バースト読み出しを行なうためのクロック信号をバースト読み出し用データラッチ４１に送る。これにより、データラッチ４１はバースト読み出しのための制御に切り換わり、メモリセルアレイ１１から読み出されたデータは４値用センスアンプ３５ａ及びデータラッチ４１を介してバースト読み出しされる。なお、このとき、２値／４値切替信号により４値用センスアンプ３５ａが選択（活動化）されている。一方、２値／４値切替信号が２値を示すときは、同期バーストリード制御回路３９はバースト読み出し用データラッチ４１を非活動化するよう制御信号を出力し、また、２値用センスアンプ３５ｂが活動化されるため、２値用センスアンプ３５ｂを介してランダム読み出しが行なわれる。
【００３３】
（ＸＹレイテンシ情報の出力）
本実施形態のフラッシュメモリは、同期バースト読み出しの場合、外部回路からＸＹレイテンシ情報の要求があったときに、ＸＹレイテンシ情報を出力ピンＰ３を介して出力する機能を有する。
【００３４】
すなわち、外部回路よりレイテンシ情報の要求コマンドがデータ入力ピンＰ４を介して入力されると、コマンドインタプリタ４３がそのコマンドを解釈し、同期バーストリード制御回路３９に出力する。同期バーストリード制御回路３９はこの信号を受けるとレイテンシ情報（パラメータ）を出力ピンＰ３を介して出力する。これにより、フラッシュメモリからバーストデータを受け取る外部のメモリコントローラ等の制御回路はレイテンシ情報（パラメータ）を認識できる。
【００３５】
すなわち、同期バーストリード制御回路３９は、ブロック選択信号ＢＡの値と、２値／４値判別用メモリセル２１ａの値とを参照し、予め設定されたテーブルを参照して、メモリブロックごとに同期バースト読み出しに対するパラメータを求め、出力する。このように、同期バーストリード制御回路３９はメモリブロックごとに同期バースト読み出しに対するパラメータを自由に変更できる。
【００３６】
なお、本フラッシュメモリはレイテンシ情報に限らず、所定のパラメータを出力することができる。
【００３７】
すなわち、２値／４値制御回路３７は、各ブロックに対応した所定のパラメータを内部ラッチに記憶しており、読み出し時においてプリデコードされたブロック選択信号ＢＡに対応するパラメータを出力する。
【００３８】
パラメータの設定は次の様に行なう。図１に示す回路おいて、アドレスピンＰ１を介してブロックを指定するためのアドレスが、また、同期バースト読み出しのパラメータの設定を行なうコマンドがピンＰ４を介して入力される。２値／４値制御回路３７は、プリデコーダ１３からのブロック選択信号ＢＡを受け、さらに、デコードされたコマンドと設定パラメータを同期バーストリード制御回路３９を介して入力し、各ブロックに対応した所定のパラメータを内部ラッチに記憶する。
【００３９】
読み出し時において、２値／４値制御回路３７は、内部ラッチに記憶したパラメータの中から、プリデコードされたブロック選択信号ＢＡに対応するパラメータを求め、同期バーストリード制御回路３９に出力する。これにより、同期バーストリード制御回路３９はそのパラメータに応じてラッチ回路４１に対するクロックを制御することができる。
【００４０】
（高速読み出し）
２値用メモリブロックは制御プログラム等が格納され、高速読み出しメモリとしての用途が要求されることが多い。このため、本実施形態のフラッシュメモリは、２値用メモリブロックから高速にデータを読み出すための構成を備えてもよい。図３に高速読み出しを実現するための構成を示す。図３では、４本のビット線に対して１つの２値用センスアンプ３５が接続された例を示している。プリカラムデコーダ１７は論理回路５１、５２、５３、５４ａ、５４ｂ、５４ｃ、５４ｄを備える。
【００４１】
高速読み出しを実現するためには、データを記録する際に隣接する２つのビット線において同一カラムのセルを一対とし、この一対のセルに１ビットのデータを記憶するようにする。データの読み出の際は、隣接する２つのビット線のＹゲートを同時にオンし、ビット線をショートさせて一対とする。つまり、読み出し時に、一対のビット線をショートさせることにより、２つのセルからセル電流を得ることができ、１つのセルの場合に比してセル電流を増加させることができるため、高速読み出しが可能となる。
【００４２】
図３に示す例では、信号Ｄにより高速読み出しモードと通常読み出しモードとを切り替えることができる。高速読み出しモードにするときは、カラムプリデコーダ１７において信号Ｄを「１」にする。これにより、信号Ｙ１に応じて、Ｙゲート５７ａと５７ｂ又はＹゲート５７ｃと５７ｄが同時にオンし、１組のビット線ＢＬ１とＢＬ２又はビット線ＢＬ３とＢＬ４がショートする。これにより、メモリセル１１ａと１１ｂ又はメモリセル１１ｃと１１ｄからのセル電流により１ビットのデータが読み出される。通常読み出しモードのときは、信号Ｄを「０」にし、これによりビット線はショートされず、信号Ｙ１、Ｙ２により１つのビット線が選択され、１つのセルからデータが読み出される。
【００４３】
（４値センスアンプの別の例）
図４に前述の４値用センスアンプ３５ａとは異なる構成を持つ４値用センスアンプの構成を示す。図４に示す４値用センスアンプは、２値用センスアンプ３５と同様の構成のセンスアンプ３５'と、センスアンプ３５'の出力をそれぞれ異なるタイミングでラッチするラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄと、ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄの出力を受けて値を判断する論理回路６３とからなる。ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄはそれぞれタイミングｔ１、ｔ２、ｔ３、ｔ４の各タイミングでセンスアンプ３５'の出力をラッチする。
【００４４】
以上のように構成される別の４値用センスアンプは、所定のワード線電圧によって一のセルについてデータを読み出すときに、ワード線電圧を印加してから、センスアンプからデータが出力されるまでの時間差を利用して、４値データの読み出しを行なう。この時間差は、ワード線電圧とメモリセルのしきい値電圧との差が大きいほど小さくなるので、この時間差を利用して４値データを読み出すことができる。
【００４５】
図５に示すように４値のデータのしきい値電圧分布があるとき、値"１０"と値"１１"の間の電圧をワード線電圧としてワード線に印加する。この場合、読み出しデータは値"００"の場合に最も早くセンスアンプから出力され、値"０１"、"１０"、"１１"の順に出力に時間がかかる。したがって、図６に示すように、ワード線電圧が印加されてから値"００"が読み出されるまでの間にタイミングｔ１を、値"００"が読み出されてから値"０１"が読み出されるまでの間にタイミングｔ２を、値"０１"が読み出されてから値"１０"が読み出されるまでの間にタイミングｔ３を、値"１０"が読み出された後にタイミングｔ４を設け、それぞれのタイミングで読み出すことにより、４値を読み出すことが可能となる。すなわち、各ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄは、センスアンプ３５'の出力をタイミングｔ１、ｔ２、ｔ３、ｔ４の各タイミングでラッチし、ラッチ回路６１ａ、６１ｂ、６１ｃ、６１ｄからのそれぞれの出力を論理回路６３が判断することにより４値データを認識できる。
【００４６】
以上のように本実施形態のフラッシュメモリは、メモリセルアレイを複数の領域（ブロック）に分割し、各領域毎に２値データを記録する２値領域または４値データを記録する４値領域に設定可能であるため、フラッシュメモリの容量を用途に応じて変更することができ、効率よく利用することができる。
【００４７】
なお、データの記録形式は２値または４値に限らず、さらに大きい値（多値）であってもよい。
【００４８】
【発明の効果】
本発明に係る第１の半導体記憶装置は、電気的にデータの書き込み、読み出しが可能な不揮発性半導体記憶装置において、データを記録する領域を複数の領域に分割し、該分割した各領域を２値データを記録する２値領域又は多値データを記録する多値領域に設定したメモリセルアレイと、２値データを読み出す際に使用する２値センスアンプと、多値データを読み出す際に使用する多値センスアンプと、データ読み出し時に使用するセンスアンプを、読み出すデータ領域が前記２値領域である場合は前記２値センスアンプに、読み出すデータ領域が前記多値領域である場合は前記多値センスアンプに切り替える２値／多値制御手段と、前記２値データの読み出し時に非同期ランダム読み出しが行われ、前記多値データの読み出し時に同期バースト読み出しが行われるように制御する２値／多値切り替え手段とを備える。これにより、４値データを読み出す際には高速読み出しが可能となる。
【００４９】
本発明に係る第２の半導体記憶装置は、前記メモリセルアレイの各領域に対して、２値か多値かをメモリアドレス空間で任意に設定でき、且つ、前記メモリセルアレイの各領域が２値領域であるか多値領域であるかを判別するための情報を記憶する判別手段を備える。これにより、１つの半導体記憶装置において、メモリアドレス空間で任意に２値または多値の双方でデータ記録が可能となり、自在に容量を変更できるため、記憶領域の使用効率を高め、製造コストを抑制できる半導体記憶装置を実現できる。
【００５０】
本発明に係る第３の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、読み出しデータのアドレスに対応したレイテンシ情報を外部に出力することができる。
【００５１】
本発明に係る第４の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、同期バースト読み出し動作時に、同期バースト読み出しに対する所定のパラメータをアドレスに対応して変更することができる。
【００５２】
本発明に係る第５の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、データ読み出し時において高速にデータ読み出しが可能となる。
【００５３】
本発明に係る第６の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、容易な構成の多値データを読み出すためのセンスアンプを実現できる。
【００５４】
本発明に係る第７の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、容易な構成の多値データを読み出すためのセンスアンプを実現できる。
【００５５】
本発明に係る第８の半導体記憶装置は、第１または第２の半導体記憶装置による効果に加え、さらに、容易な構成の多値データを読み出すためのセンスアンプを実現できる。
【図面の簡単な説明】
【図１】 本発明に係るフラッシュメモリの構成図。
【図２】 （ａ）２値メモリにおけるしきい値の分布を示した図。（ｂ）４値メモリにおけるしきい値の分布を示した図。
【図３】 複数のビット線を接続してメモリセルからデータを読み出す方法を説明するための図。
【図４】 アクセス遅延を利用した４値センスアンプの構成図。
【図５】 アクセス遅延を利用した４値データの読み出しを説明するための図。
【図６】 ４値データの読み出し時において、各値に対する遅延時間を示した図。
【図７】 従来のフラッシュメモリの種々の利用態様を説明した図。
【符号の説明】
１１ メモリセルアレイ
１７ プリデコーダ
１８ カラムデコーダ
２１ ２値／４値判別用メモリ
２９ 高電圧制御回路
３５ａ，３５' ４値用センスアンプ
３５ｂ ２値用センスアンプ
３７ ２値／４値制御回路
３９ 同期バーストリード制御回路
Claims (8)
- 電気的にデータの書き込み、読み出しが可能な不揮発性半導体記憶装置において、
データを記録する領域を複数の領域に分割し、該分割した各領域を２値データを記録する２値領域又は多値データを記録する多値領域に設定したメモリセルアレイと、
２値データを読み出す際に使用する２値センスアンプと、
多値データを読み出す際に使用する多値センスアンプと、
データ読み出し時に使用するセンスアンプを、読み出すデータ領域が前記２値領域である場合は前記２値センスアンプに、読み出すデータ領域が前記多値領域である場合は前記多値センスアンプに切り替える２値／多値制御手段と、
前記２値データの読み出し時に非同期ランダム読み出しが行われ、前記多値データの読み出し時に同期バースト読み出しが行われるように制御する２値／多値切り替え手段とを備えたことを特徴とする半導体記憶装置。 - 前記メモリセルアレイの各領域に対して、２値か多値かをメモリアドレス空間で任意に設定でき、且つ、前記メモリセルアレイの各領域が２値領域であるか多値領域であるかを判別するための情報を記憶する判別手段をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
- 読み出しデータのアドレスに対応したレイテンシ情報を外部に出力するレイテンシ出力手段をさらに備えたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
- 同期バースト読み出し動作時において、同期バースト読み出しに対する所定のパラメータをアドレスに対応して変更する変更手段をさらに備えたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
- データ読み出し時において、複数の所定数のビット線を選択するビット線選択手段をさらに備え、該選択された所定数のビット線及び一のワード線に接続する所定数のメモリセルから、一のデータ値が読み出されることを特徴とする請求項１または請求項２記載の半導体記憶装置。
- 前記多値センスアンプは、一の読み出し電圧が印加されるメモリセルからのデータ読み出し時の遅延を利用して、前記メモリセルが格納するデータが多値データのうちいずれかを読み出すことを特徴とする請求項１または請求項２記載の半導体記憶装置。
- 前記多値センスアンプは、
多値データの第１及び第２しきい値の間の電圧を有する第１基準セルと、
多値データの第２及び第３しきい値の間の電圧を有する第２基準セルと、
多値データの第３及び第４しきい値の間の電圧を有する第３基準セルと、
読み出しセルと前記基準セルの間の電流差により、前記読み出しセルのデータを判別する論理回路とを備えたことを特徴とする請求項１または請求項２記載の半導体記憶装置。 - 前記多値センスアンプは、
読み出しセルの電流量を基準電圧と比較して出力を遷移する感知回路と、
第１ないし第４タイミングにそれぞれ前記感知回路の出力をラッチする第１ないし第４ラッチ回路と、
前記第１ないし第４ラッチ回路にラッチされた値を比較して前記読み出しセルのデータを判別する論理回路とを備えたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
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