以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
[第1の実施形態]
図1は、本発明の第1の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ(情報)の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型anti−fuse記憶素子を利用したone−time programmable メモリを例に説明する。なお、このメモリは、anti−fuse記憶素子の数を「1」とした場合の例である。
図1に示すように、不揮発性記憶素子であるanti−fuse記憶素子11は、PチャネルMOS(Metal Oxide Semiconductor)トランジスタによって構成されている。anti−fuse記憶素子11の一方の端子(ソースおよびドレイン)は、電源電圧VDDに接続されている。記憶ノードSNとなる、anti−fuse記憶素子11の他方の端子(ゲート)は、書き込みゲート13を構成するNチャネルMOSトランジスタのソースまたはドレインの一方(ドレイン)、イコライズゲート15を構成するNチャネルMOSトランジスタのソースまたはドレインの一方(ソース)、および、差動アンプ17の非反転入力端(+)に、それぞれ接続されている。
書き込みゲート13のソースまたはドレインの他方(ソース)は、負電位の電源電圧−VBPに接続されている。書き込みゲート13のゲートは、書き込み動作制御組み合わせ回路20に接続されている。
イコライズゲート15のソースまたはドレインの他方(ドレイン)は、接地(接地電位VSSに接続)されている。イコライズゲート15のゲートは、読み出し動作制御順序回路30に接続されている。
差動アンプ17は、その反転入力端(−)に、図示していない参照電位発生電源からの参照電位VREFが供給されるようになっている。差動アンプ17の出力端は、たとえばフリップフロップによって構成される出力バッファ19に接続されている。
出力バッファ19は、外部入力クロックCLKに同期させて、上記差動アンプ17の出力を出力データDとしてメモリの外部に読み出すものである。
一方、書き込み動作制御組み合わせ回路20は、外部入力クロックCLKに対して非同期に入力される、書き込み動作の開始を指示する書き込み動作指示信号WEの状態に応じて、書き込み動作を制御するものである。この書き込み動作制御組み合わせ回路20は、書き込み動作時に、上記書き込みゲート13のゲートに対して、その書き込みゲート13を制御するための書き込み制御信号SLを供給するようになっている。
読み出し動作制御順序回路30は、外部入力クロックCLKに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号REを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記外部入力クロックCLKに同期させて制御するものである。読み出し動作時、この読み出し動作制御順序回路30は、上記イコライズゲート15のゲートに対して、そのイコライズゲート15を制御するためのイコライズ信号EQLを供給するようになっている。また、読み出し動作制御順序回路30は、上記差動アンプ17に対して、その差動アンプ17を制御するための差動アンプ制御信号SAEを供給するようになっている。また、読み出し動作制御順序回路30は、図示していない参照電位発生電源に対し、参照電位VREFを生成させるための参照電位制御信号REFEを供給するようになっている。
また、この読み出し動作制御順序回路30は、上記書き込み動作指示信号WEの供給に応じて上記読み出し動作制御順序回路30の読み出し動作をリセットするための、非同期リセット端子(リセット回路)resetを有して構成されている。読み出し動作制御順序回路30の詳細な構成については、後述する。
ここで、上記anti−fuse記憶素子11は、データ(たとえば、“1”)が書き込まれる前は高抵抗状態であり、その記憶素子11の両端に高電圧を印加することによりデータが書き込まれ、データが書き込まれた後には低抵抗状態となる。すなわち、書き込み動作時には、書き込み動作制御組み合わせ回路20からの出力(SL)によって、書き込みゲート13が活性化される。すると、anti−fuse記憶素子11の両端に、電源電圧VDD(たとえば、1.5V)と大きな負電位の電源電圧−VBP(たとえば、−5.5V)との差で生じる高電圧(たとえば、7V)が印加される。これにより、その記憶素子11のゲート酸化膜が破壊されることによって、たとえばデータとしての“1”が書き込まれる。これに対し、読み出し動作時には、読み出し動作制御順序回路30からの出力(EQL,SAE)によって、イコライズゲート15および差動アンプ17が活性化される。これにより、anti−fuse記憶素子11を破壊しない程度の電源電圧VDD、たとえば1.5Vが記憶素子11の一方の端子に印加される。その際に、他方の端子(記憶ノードSN)に現れる電圧を差動アンプ17により検知することによって、データの読み出し(判定)が行われる。
anti−fuse記憶素子11に記憶されたデータはメモリの電源を切った後も保存され、電源の再投入にともなって、何度でも読み出すことが可能である。ただし、一度書き込まれたデータを消すことはできない。このような不揮発性の記憶素子としては、ゲートとソースおよびドレインとの間に高電圧ストレスを印加することによりMOSトランジスタのゲート酸化膜を破壊する、ゲート酸化膜破壊型のanti―fuse記憶素子がよく知られている。
次に、anti−fuse記憶素子11からデータを読み出す際の読み出し動作について、さらに詳しく説明する。まず、読み出し動作指示信号REに応じた読み出し動作制御順序回路30からのイコライズ信号EQLにより、イコライズゲート15を活性化させて、あらかじめ記憶ノードSNを接地電位VSS(たとえば、0V)にイコライズする。続いて、イコライズゲート15を非活性状態に戻した後に、図示していない参照電位発生電源を活性化させて参照電位VREFを生成させる。記憶ノードSNの電位が安定するのに必要な時間を経過した後に、読み出し動作制御順序回路30からの差動アンプ制御信号SAEにより、差動アンプ17を活性化させる。こうして、差動アンプ17によって、記憶ノードSNの電位を参照電位VREFと比較する。この比較動作により、anti−fuse記憶素子11のゲート酸化膜が破壊されているか否か、つまり、データとして“1”が記憶されているか、“0”が記憶されているかを判定(検知)することができる。その後、差動アンプ17の出力を、外部入力クロックCLKに同期させて出力バッファ19より出力させることによって、出力データDがメモリの外部に読み出される。
なお、差動アンプ17の出力を、出力バッファ19を介さずに、そのまま外部に出力させるように構成することも可能である。ただし、いずれの場合においても、anti−fuse記憶素子11から読み出されるデータ(電気信号)は非常に微弱なため、記憶されているデータを正確に読み出すためには、イコライズゲート15と参照電位VREFと差動アンプ17の制御のタイミングが重要となる。
図2は、上記した読み出し動作制御順序回路30の構成例を示すものである。本実施形態の場合、読み出し動作制御順序回路30は3つのフリップフロップFF1,FF2,FF3を有して構成されている。3つのフリップフロップFF1,FF2,FF3は、それぞれ、非同期リセット端子resetを有してなる構成とされている。ここでは、この非同期リセット端子resetを、パワーオンリセット信号PORと書き込み動作指示信号WEとのノア出力により制御するように構成した場合について説明する。
すなわち、初段(1つ目)のフリップフロップFF1は、インバータ(ノット回路)30a-1,30a-2、クロックドインバータ30a-3,30a-4,30a-5,30a-6、および、非同期リセット端子30aを構成するナンド回路30a-7,30a-8によって構成されている。より具体的には、インバータ30a-1、クロックドインバータ30a-3,30a-4,30a-5,30a-6、および、インバータ30a-2は直列に接続されている。クロックドインバータ30a-3,30a-4は各出力端が相互に接続され、クロックドインバータ30a-4,30a-5は各入力端が相互に接続され、クロックドインバータ30a-5,30a-6は各出力端が相互に接続されている。ナンド回路30a-7の一方の入力端は、クロックドインバータ30a-3,30a-4の各出力端(相互接続点)に接続され、ナンド回路30a-7の出力端は、クロックドインバータ30a-4,30a-5の各入力端(相互接続点)に接続されている。ナンド回路30a-8の一方の入力端は、クロックドインバータ30a-5,30a-6の各出力端(相互接続点)に接続され、ナンド回路30a-8の出力端は、クロックドインバータ30a-6およびインバータ30a-2の各入力端(相互接続点)に接続されている。上記インバータ30a-1はフリップフロップFF1の入力段に設けられ、その入力端には読み出し動作指示信号REが入力されるようになっている。
次段(2つ目)のフリップフロップFF2は、ナンド回路30b-1、インバータ30b-2、クロックドインバータ30b-3,30b-4,30b-5,30b-6、および、非同期リセット端子30bを構成するナンド回路30b-7,30b-8によって構成されている。より具体的には、ナンド回路30b-1、クロックドインバータ30b-3,30b-4,30b-5,30b-6、および、インバータ30b-2は直列に接続されている。クロックドインバータ30b-3,30b-4は各出力端が相互に接続され、クロックドインバータ30b-4,30b-5は各入力端が相互に接続され、クロックドインバータ30b-5,30b-6は各出力端が相互に接続されている。ナンド回路30b-7の一方の入力端は、クロックドインバータ30b-3,30b-4の各出力端(相互接続点)に接続され、ナンド回路30b-7の出力端は、クロックドインバータ30b-4,30b-5の各入力端(相互接続点)に接続されている。ナンド回路30b-8の一方の入力端は、クロックドインバータ30b-5,30b-6の各出力端(相互接続点)に接続され、ナンド回路30b-8の出力端は、クロックドインバータ30b-6およびインバータ30b-2の各入力端(相互接続点)に接続されている。上記ナンド回路30b-1はフリップフロップFF2の入力段に設けられ、その一方の入力端は反転入力端となっている。一方の入力端(反転入力端)には、読み出し動作指示信号REが入力されるようになっている。他方の入力端(非反転入力端)には、上記フリップフロップFF1の出力が入力されるようになっている(つまり、フリップフロップFF1の出力段に設けられたインバータ30a-2の出力端が接続されている)。
最終段(3つ目)のフリップフロップFF3は、ナンド回路30c-1、インバータ30c-2、クロックドインバータ30c-3,30c-4,30c-5,30c-6、および、非同期リセット端子30cを構成するナンド回路30c-7,30c-8によって構成されている。より具体的には、ナンド回路30c-1、クロックドインバータ30c-3,30c-4,30c-5,30c-6、および、インバータ30c-2は直列に接続されている。クロックドインバータ30c-3,30c-4は各出力端が相互に接続され、クロックドインバータ30c-4,30c-5は各入力端が相互に接続され、クロックドインバータ30c-5,30c-6は各出力端が相互に接続されている。ナンド回路30c-7の一方の入力端は、クロックドインバータ30c-3,30c-4の各出力端(相互接続点)に接続され、ナンド回路30c-7の出力端は、クロックドインバータ30c-4,30c-5の各入力端(相互接続点)に接続されている。ナンド回路30c-8の一方の入力端は、クロックドインバータ30c-5,30c-6の各出力端(相互接続点)に接続され、ナンド回路30c-8の出力端は、クロックドインバータ30c-6およびインバータ30c-2の各入力端(相互接続点)に接続されている。上記ナンド回路30c-1はフリップフロップFF3の入力段に設けられ、その一方の入力端は反転入力端となっている。一方の入力端(反転入力端)には、読み出し動作指示信号REが入力されるようになっている。他方の入力端(非反転入力端)には、上記フリップフロップFF2の出力が入力されるようになっている(つまり、フリップフロップFF2の出力段に設けられたインバータ30b-2の出力端が接続されている)。
各フリップフロップFF1,FF2,FF3の入力の前段には、直列に接続されたインバータ30d-1,30d-2が設けられている。各フリップフロップFF1,FF2,FF3には、インバータ30d-1をそれぞれ介して、外部入力クロックCLKが入力されるとともに、インバータ30d-1,30d-2をそれぞれ介して、外部入力クロックCLKが入力されるようになっている。つまり、外部入力クロックCLKは、1度反転された状態で、各クロックドインバータ30a-3,30a-4の一方の制御端子、および、各クロックドインバータ30a-5,30a-6の他方の制御端子、各クロックドインバータ30b-3,30b-4の一方の制御端子、および、各クロックドインバータ30b-5,30b-6の他方の制御端子、各クロックドインバータ30c-3,30c-4の一方の制御端子、および、各クロックドインバータ30c-5,30c-6の他方の制御端子に、それぞれ供給されるようになっている。また、外部入力クロックCLKは、2度反転された状態で、各クロックドインバータ30a-3,30a-4の他方の制御端子、および、各クロックドインバータ30a-5,30a-6の一方の制御端子、各クロックドインバータ30b-3,30b-4の他方の制御端子、および、各クロックドインバータ30b-5,30b-6の一方の制御端子、各クロックドインバータ30c-3,30c-4の他方の制御端子、および、各クロックドインバータ30c-5,30c-6の一方の制御端子に、それぞれ供給されるようになっている。
また、各フリップフロップFF1,FF2,FF3の入力の前段には、ノア回路30eが設けられている。ノア回路30eの一方の入力端には書き込み動作指示信号WEが、他方の入力端にはパワーオンリセット信号PORが、それぞれ供給されるようになっている。ノア回路30eの出力端は、各フリップフロップFF1,FF2,FF3の非同期リセット端子30a,30b,30cに接続されている。つまり、ノア回路30eの出力端は、フリップフロップFF1のナンド回路30a-7,30a-8の他方の各入力端、フリップフロップFF2のナンド回路30b-7,30b-8の他方の各入力端、および、フリップフロップFF3のナンド回路30c-7,30c-8の他方の各入力端に、それぞれ接続されている。
一方、フリップフロップFF1の出力の後段には、直列に接続されたインバータ30f-1,30f-2が設けられている。このインバータ30f-1,30f-2を介して、上記フリップフロップFF1の出力であるインバータ30a-2の出力が、上記イコライズ信号EQLとして取り出される。
フリップフロップFF2の出力の後段には、直列に接続されたノア回路30g-1およびインバータ30g-2が設けられている。ノア回路30g-1の一方の入力端には、上記フリップフロップFF2の出力であるインバータ30b-2の出力が供給され、他方の入力端には、上記フリップフロップFF3の出力であるインバータ30c-2の出力が供給されるようになっている。これにより、インバータ30g-2の出力端からは、図示していない参照電位発生電源に参照電位VREFを生成させるための参照電位制御信号REFEが取り出される。
フリップフロップFF3の出力の後段には、直列に接続されたインバータ30h-1,30h-2が設けられている。このインバータ30h-1,30h-2を介して、上記フリップフロップFF3の出力であるインバータ30c-2の出力が、上記差動アンプ制御信号SAEとして取り出される。
図3は、上記した構成の読み出し動作制御順序回路30の基本的な読み出し動作を説明するために示すものである。初段のフリップフロップFF1は、外部入力クロックCLKの立ち上がりのタイミングで読み出し動作指示信号REを捕らえて、イコライズゲート15を制御するイコライズ信号EQLを活性状態にする。また、フリップフロップFF1は、外部入力クロックCLKの次の、そのまた次の立ち上がりのタイミングで、イコライズ信号EQLを非活性状態に戻す。それと同時に、次段のフリップフロップFF2は、参照電位VREFの生成を制御するための参照電位制御信号REFEを活性状態にする。最終段のフリップフロップFF3は、外部入力クロックCLKの次の立ち上がりのタイミングで、差動アンプ17を制御するための差動アンプ制御信号SAEを活性状態にする。差動アンプ制御信号SAEおよび参照電位制御信号REFEは、共に、外部入力クロックCLKの次の立ち上がりのタイミングで非活性状態に戻される。
ここで、読み出し動作制御順序回路30に適した回路としては、図2以外にも様々な構成が考えられる。一連の読み出し動作のタイミングを制御するために、一般的には、順序回路を用いて構成するのが望ましい。本実施形態の場合、その順序回路を構成する回路に、3つのフリップフロップFF1,FF2,FF3を採用している。3つのフリップフロップFF1,FF2,FF3には、それぞれ、非同期リセット端子30a(30a-7,30a-8),30b(30b-7,30b-8),30c(30c-7,30c-8)が設けられている。この非同期リセット回路30a,30b,30cには、それぞれ、書き込み動作指示信号WEとパワーオンリセット信号PORとのノア出力(30e)が供給されるようになっている。なお、パワーオンリセット信号PORは、電源の投入中または投入直後に活性状態となり、順序回路(フリップフロップFF1,FF2,FF3)の状態を初期状態にリセットする役割を果たすものである。
すなわち、本実施形態のメモリにおいては、正常な書き込み動作の場合、電源投入後の読み出し動作を実施する前か、事前の読み出し動作が完了してメモリが待機状態にあるときに、書き込み動作指示信号WEが入力される。この場合には、読み出し動作制御順序回路30は待機状態となっており、この状態ならば、書き込み動作を阻害することはない。ところが、読み出し動作中に書き込み動作指示信号WEが誤って入力されるなど、書き込み動作指示信号WEが異常入力された場合には、一般には正常な書き込み動作が保証されない。そればかりか、回路(メモリ)を構成する素子に異常に大きいストレスが印加され、素子が破壊される可能性がある。具体的には、イコライズゲート15が活性化している状態で、書き込みゲート13が活性化されると、anti−fuse記憶素子11に所望の高電圧、たとえば7Vが印加されず、データの書き損じが生じる。また、書き込みゲート13およびイコライズゲート15に対して、大きな負電位の電源電圧−VBP(たとえば、−5.5V)と接地電位VSS(たとえば、0V)との電位差5.5Vが印加され、そのために生じる大電流により、イコライズゲート15が破壊される危険がある。
そこで、本実施形態の場合には、書き込み動作指示信号WEの異常入力による、回路(メモリ)を構成する素子の破壊を防ぐために、順序回路を構成するフリップフロップFF1,FF2,FF3に非同期リセット回路30a,30b,30cが設けられている。そして、この負論理のリセット端子30a,30b,30cに対し、パワーオンリセット信号PORと書き込み動作指示信号WEとのNOR論理の結果(ノア出力)が供給されるようにしている。これにより、たとえ読み出し動作中に書き込み動作指示信号WEが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、素子の破壊の危険を回避できる。
なお、パワーオンリセット信号PORは電源投入後の電源の状態を確定するために存在する方が好ましいが、必須の要件ではない。
図4は、上記した書き込み動作制御組み合わせ回路20の構成例を示すものである。ここでは、最も簡単な構成の書き込み動作制御組み合わせ回路を例に示している。すなわち、この書き込み動作制御組み合わせ回路20は、たとえば図4に示すように、CMOS(Complementary MOS)構造を有する5つのCMOSインバータ20a,20b,20c,20d,20eにより構成されている。
CMOSインバータ20aを構成する、PチャネルMOSトランジスタ20a-1およびNチャネルMOSトランジスタ20a-2の各ゲート(共通接続点)には、書き込み動作指示信号WEが供給されるようになっている。PチャネルMOSトランジスタ20a-1およびNチャネルMOSトランジスタ20a-2の各ドレイン(共通接続点)には、CMOSインバータ20bを構成する、PチャネルMOSトランジスタ20b-1およびNチャネルMOSトランジスタ20b-2の各ゲート(共通接続点)、および、CMOSインバータ20cのPチャネルMOSトランジスタ20c-1のゲートが、それぞれ接続されている。PチャネルMOSトランジスタ20b-1およびNチャネルMOSトランジスタ20b-2の各ドレイン(共通接続点)には、CMOSインバータ20dのPチャネルMOSトランジスタ20d-1のゲートが接続されている。CMOSインバータ20dのNチャネルMOSトランジスタ20d-2のゲートは、CMOSインバータ20cを構成する、PチャネルMOSトランジスタ20c-1およびNチャネルMOSトランジスタ20c-2の各ドレイン(共通接続点)に接続されている。CMOSインバータ20cのNチャネルMOSトランジスタ20c-2のゲートは、CMOSインバータ20dを構成する、PチャネルMOSトランジスタ20d-1およびNチャネルMOSトランジスタ20d-2の各ドレイン(共通接続点)に接続されている。PチャネルMOSトランジスタ20d-1およびNチャネルMOSトランジスタ20d-2の各ドレイン(共通接続点)には、CMOSインバータ20eを構成する、PチャネルMOSトランジスタ20e-1およびNチャネルMOSトランジスタ20e-2の各ゲート(共通接続点)が接続されている。PチャネルMOSトランジスタ20e-1およびNチャネルMOSトランジスタ20e-2の各ドレイン(共通接続点)より、上記書き込み制御信号SLが取り出される。
CMOSインバータ20a,20b,20c,20d,20eの各PチャネルMOSトランジスタ20a-1,20b-1,20c-1,20d-1,20e-1のソースは、それぞれ、電源電圧VDDに接続されている。CMOSインバータ20a,20bの各NチャネルMOSトランジスタ20a-2,20b-2のソースは、それぞれ、接地(接地電位VSSに接続)されている。CMOSインバータ20c,20d,20eの各NチャネルMOSトランジスタ20c-2,20d-2,20e-2のソースは、それぞれ、負電位の電源電圧−VBPに接続されている。
この書き込み動作制御組み合わせ回路20は、書き込み動作指示信号WEを受けて、書き込み制御信号SLを出力する、いわゆる組み合わせ論理回路である。さらに言えば、本実施形態の場合には、書き込み動作状態時が電源電圧VDD(たとえば、1.5V)であり、それ以外の状態時が接地電位VSS(たとえば、0V)となる、書き込み動作指示信号WEを受けて、書き込み動作状態時には電源電圧VDD(たとえば、1.5V)となり、それ以外の状態時には負電位の電源電圧−VBP(たとえば、−5.5V)となる、書き込み制御信号SLを出力する、負のレベルシフタである。このように、書き込み動作制御組み合わせ回路20としては、誤動作を防ぐため、極力、簡単な組み合わせ論理回路によって構成するのが好ましい。
次に、図1に示した構成のメモリにおいて、書き込み動作指示信号WEの異常入力時の動作について簡単に説明する。たとえば、読み出し動作指示信号REを受けると、読み出し動作制御順序回路30は、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを順次活性状態とし、読み出し動作を実施する。
この状態において、書き込み動作指示信号WEが異常入力されると、書き込み動作制御組み合わせ回路20は、VDD(たとえば、1.5V)なる書き込み制御信号SLを出力し、書き込みゲート13を活性化させる。
それと同時に、書き込み動作指示信号WEの入力にともなうNOR論理の結果が、非同期リセット端子30a,30b,30cに入力される。すると、読み出し動作制御順序回路30は、直ちに、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを非活性状態とし、読み出し動作を停止する。これにより、メモリは、書き込み動作指示信号WEが異常入力された場合も、イコライズゲート15などの、素子の破壊を防止することができる。
上記したように、書き込み動作指示信号WEが入力される書き込み動作制御組み合わせ回路20を単純な組み合わせ論理回路により構成し、読み出し動作指示信号REが入力される読み出し動作制御順序回路30は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号WEが与えられる非同期リセット端子30a,30b,30cを備えるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号WEが入力された場合においても、即座に読み出し動作を停止させることが可能となる(リードストール)。したがって、回路を構成する素子が破壊されるのを防止できる。
特に、本実施形態の構成によれば、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号WEを接地電位VSS(たとえば、0V)へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停(瞬間的な停電)が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みによるデータの喪失を防止することが可能となる。
[第2の実施形態]
図5は、この発明の第2の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ(情報)の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型anti−fuse記憶素子を利用したone−time programmable メモリを例に説明する。なお、このメモリは、anti−fuse記憶素子の数を「1」とした場合の例である。また、第1の実施形態に示した構成のメモリを、出力バッファを用いずに構成するようにした場合の例であり、図1に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
すなわち、この第2の実施形態に示すメモリは、たとえば図5に示すように、anti−fuse記憶素子11、書き込みゲート13、イコライズゲート15、差動アンプ17’、書き込み動作制御組み合わせ回路20、非同期リセット端子resetを有する読み出し動作制御順序回路31、および、発振器40を備えて構成されている。発振器40は、読み出し動作の開始を指示する読み出し動作指示信号REが外部入力クロックCLKに同期して入力され、その読み出し動作指示信号REを受けて内部クロックICLKを生成するとともに、その内部クロックICLKに同期させて、読み出し動作を制御する内部読み出し動作指示信号IREを読み出し動作制御順序回路31に出力するものである。また、この発振器40は、外部入力クロックCLKに対して非同期に入力される、書き込み動作の開始を指示する書き込み動作指示信号WEが与えられる非同期リセット端子(リセット回路)resetを有して構成されている。
なお、本実施形態の場合、読み出し動作制御順序回路31は、発振器40からの内部クロックICLKに同期して入力される内部読み出し動作指示信号IREを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記内部クロックICLKに同期させて制御するように構成されている。また、差動アンプ17’の出力が、そのまま出力データDとしてメモリの外部に読み出される構成となっている。この構成は第1の実施形態の場合と異なっているが、その理由は読み出し動作制御順序回路31の構成の違いによる。しかし、この実施形態の場合においても、anti−fuse記憶素子11から出力される微弱なデータ(電気信号)を正確に読み出すためには、イコライズゲート15と参照電位VREFと差動アンプ17’の制御のタイミングが重要であることには変りない。
図6は、上記した読み出し動作制御順序回路31の構成例を示すものである。ここでは、非同期リセット端子resetを、パワーオンリセット信号PORと書き込み動作指示信号WEとのノア出力により制御するように構成した場合について説明する。なお、第1の実施形態に示した読み出し動作制御順序回路30と同一部分には同一符号を付して、その詳しい説明は割愛する。
すなわち、この読み出し動作制御順序回路31は、たとえば図6に示すように、3つのフリップフロップFF1,FF2,FF3を有して構成されている。各フリップフロップFF1,FF2,FF3には、発振器40からの内部読み出し動作指示信号IREが入力されるようになっている。また、各フリップフロップFF1,FF2,FF3には、インバータ31d-1をそれぞれ介して、発振器40からの内部クロックICLKが入力されるとともに、インバータ31d-1,31d-2をそれぞれ介して、発振器40からの内部クロックICLKが入力されるようになっている。また、各フリップフロップFF1,FF2,FF3は、それぞれ、非同期リセット端子30a(ナンド回路30a-7,30a-8),30b(ナンド回路30b-7,30b-8),30c(ナンド回路30c-7,30c-8)を有している。非同期リセット端子30a,30b,30cには、ノア回路31eの出力、つまり、パワーオンリセット信号PORと書き込み動作指示信号WEとのNOR論理の結果が供給されるようになっている。
一方、フリップフロップFF1の出力の後段には、直列に接続されたインバータ30f-1,30f-2が設けられている。このインバータ30f-1,30f-2を介して、上記フリップフロップFF1の出力であるインバータ30a-2の出力が、上記イコライズ信号EQLとして取り出される。
フリップフロップFF2の出力の後段には、ノア回路31g-1が設けられている。ノア回路31g-1の一方の入力端には、上記フリップフロップFF2の出力であるインバータ30b-2の出力が供給され、他方の入力端には、上記フリップフロップFF1の出力であるインバータ30a-2の出力が供給されるようになっている。これにより、ノア回路31g-1の出力端からは、上記差動アンプ制御信号SAEが取り出される。
フリップフロップFF3の出力の後段には、直列に接続されたノア回路31h-1およびインバータ31h-2が設けられている。ノア回路31h-1の一方の入力端には、上記フリップフロップFF3の出力であるインバータ30c-2の出力が供給され、他方の入力端には、上記フリップフロップFF2の出力であるインバータ30b-2の出力が供給されるようになっている。これにより、インバータ31h-2の出力端からは、図示していない参照電位発生電源に参照電位VREFを生成させるための参照電位制御信号REFEが取り出される。
図7は、上記した構成の読み出し動作制御順序回路31の基本的な読み出し動作を説明するために示すものである。初段のフリップフロップFF1は、内部クロックICLKの立ち上がりのタイミングで内部読み出し動作指示信号IREを捕らえて、イコライズゲート15を制御するイコライズ信号EQLを活性状態にする。それと同時に、差動アンプ17’を制御するための差動アンプ制御信号SAEを非活性の状態にする。また、フリップフロップFF1は、内部クロックICLKの次の立ち上がりのタイミングで、イコライズ信号EQLを非活性状態に戻す。それと同時に、次段のフリップフロップFF2は、参照電位VREFの生成を制御するための参照電位制御信号REFEを活性状態にする。フリップフロップFF1,FF2は、内部クロックICLKの次の立ち上がりのタイミングで、差動アンプ制御信号SAEを活性状態にする。参照電位制御信号REFEは、内部クロックICLKの次の立ち上がりのタイミングで非活性状態に戻される。
ここで、読み出し動作制御順序回路31に適した回路としては、図6以外にも様々な構成が考えられる。しかし、本実施形態の特徴として、順序回路を構成するフリップフロップFF1,FF2,FF3に非同期リセット端子30a,30b,30cが設けられ、そのリセット端子30a,30b,30cに対し、書き込み動作指示信号WEとパワーオンリセット信号PORとのNOR論理の結果(ノア出力)が与えられるようにした構成であるならば、上述した第1の実施形態の場合と同じ効果を得ることができる。
すなわち、読み出し動作中に書き込み動作指示信号WEが誤って入力されるなど、書き込み動作指示信号WEが異常入力されたとする。すると、ノア回路31eの出力が、各フリップフロップFF1,FF2,FF3の非同期リセット端子30a,30b,30cに与えられる。これにより、読み出し動作制御順序回路31は、直ちに、イコライズ信号EQL、差動アンプ制御信号SAEおよび参照電位制御信号REFEを初期状態にする。こうすることにより、たとえ読み出し動作中に書き込み動作指示信号WEが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、回路を構成する素子の破壊の危険を回避できる。
図8は、上記した発振器40の構成例を示すものである。ここでは、非同期リセット端子resetを、少なくとも、パワーオンリセット信号PORと書き込み動作指示信号WEとのノア出力により制御するように構成した場合について説明する。たとえば、発振器40は、2つのフリップフロップFF1a,FF1bを有して構成されている。2つのフリップフロップFF1a,FF1bは、それぞれ、非同期リセット端子30a,30aを有してなる構成とされている(本実施形態の場合、2つのフリップフロップFF1a,FF1bは、図2に示した上記フリップフロップFF1と同一の構成とされている)。
すなわち、この発振器40は、たとえば図8に示すように、2つのフリップフロップFF1a,FF1bを有して構成されている。各フリップフロップFF1a,FF1bには、読み出し動作指示信号REが入力されるようになっている。また、各フリップフロップFF1a,FF1bには、インバータ40d-1をそれぞれ介して、外部入力クロックCLKが入力されるとともに、インバータ40d-1,40d-2をそれぞれ介して、外部入力クロックCLKが入力されるようになっている。
一方、フリップフロップFF1aの出力の後段には、発振動作のための、ナンド回路40iおよびインバータ40j,40k,40m,40n,40oが直列に接続されている。ナンド回路40iの一方の入力端には、上記フリップフロップFF1aの出力段に設けられたインバータ30a-2の出力端が接続されている。ナンド回路40iの他方の入力端には、インバータ40nの出力端が接続されている。これにより、インバータ40oの出力端からは、上記内部クロックICLKが取り出される。
フリップフロップFF1bの出力の後段には、インバータ40p,40q,40r,40sが直列に接続されている。これにより、インバータ40sの出力端からは、上記フリップフロップFF1bの出力段に設けられたインバータ30a-2の出力が、内部読み出し動作指示信号IREとして取り出される。
また、各フリップフロップFF1a,FF1bは、非同期リセット端子30a(ナンド回路30a-7,30a-8),30a(ナンド回路30a-7,30a-8)を有している。フリップフロップFF1aの非同期リセット端子30aには、ノア回路40e-1の出力、つまり、パワーオンリセット信号PORと書き込み動作指示信号WEとのNOR論理の結果が供給されるようになっている。フリップフロップFF1bの非同期リセット端子30aには、ノア回路40e-2の出力、たとえば、パワーオンリセット信号PORと書き込み動作指示信号WEとインバータ40oの出力(内部クロックICLK)とのNOR論理の結果が供給されるようになっている。
図9は、上記した構成の発振器40の基本的な動作を説明するために示すものである。発振器40は、外部入力クロックCLKの立ち上がりのタイミングで、読み出し動作指示信号REが電源電圧VDD(たとえば、1.5V)になっていることを検知する。すると、内部読み出し動作指示信号IREを生成して、読み出し動作制御順序回路31に出力する。それと同時に、発振動作を開始し、内部クロックICLKを生成して、読み出し動作制御順序回路31に出力する。内部読み出し動作指示信号IREは、内部クロックICLKの最初の立ち上がりのタイミングでリセットされる。また、発振器40は、外部入力クロックCLKの次の立ち上がりのタイミングで、既に読み出し動作指示信号REが接地電位VSS(たとえば、0V)になっていることを捕らえて、発振動作を停止し、内部クロックICLKを接地電位VSS(たとえば、0V)に落とす。この際、読み出し動作を完結させるために、4回以上は内部クロックICLKを出力させることが必要である。
図10は、上記した差動アンプ17’の構成例を示すものである。ここでは、ダイナミックロードを備えた差動アンプを例に示している。すなわち、この差動アンプ17’は、たとえば図10に示すように、6つのPチャネルMOSトランジスタPQa,PQb,PQc,PQd,PQe,PQf、および、7つのNチャネルMOSトランジスタNQa,NQb,NQc,NQd,NQe,NQf,NQgを有して構成されている。本実施形態の場合、差動アンプ制御信号SAEが接地電位VSS(たとえば、0V)から電源電圧VDD(たとえば、1.5V)に遷移するタイミングで、非反転入力端(plus)17aと反転入力端(minus)17bとの電位差を検知し、参照電位VREFが与えられる反転入力端17bの方が高電位の時には出力データDが接地電位VSS(たとえば、0V)となり、記憶ノードSNの電位が与えられる非反転入力端17aの方が高電位の時には出力データDが電源電圧VDD(たとえば、1.5V)となるように構成されている。
ダイナミックロードは、相互に接続されたNチャネルMOSトランジスタNQb,NQcとPチャネルMOSトランジスタPQc,PQeとから構成され、状態を保持する機能も兼ね備えている。そのため、差動アンプ制御信号SAEが電源電圧VDD(たとえば、1.5V)に保持されている間は、その出力状態(出力データDの電位)を保持し続ける。
次に、図5に示した構成のメモリにおいて、書き込み動作指示信号WEの異常入力時の動作について簡単に説明する。たとえば、発振器40からの内部読み出し動作指示信号IREを受けると、読み出し動作制御順序回路31は、クロック信号ICLKのアップエッジのタイミングにおいて、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを順次活性状態とし、読み出し動作を実施する。この状態において、書き込み動作指示信号WEが異常入力されると、書き込み動作制御組み合わせ回路20は、VDD(たとえば、1.5V)なる書き込み制御信号SLを出力し、書き込みゲート13を活性化させる(図4参照)。
それと同時に、書き込み動作指示信号WEの入力にともなうNOR論理の結果が、読み出し動作制御順序回路31の非同期リセット端子30a,30b,30c、および、発振器40の非同期リセット端子30a,30aに入力される。すると、発振器40は、直ちに、内部読み出し動作指示信号IREをリセットし、内部クロックICLKを接地電位VSS(たとえば、0V)に落とす。また、読み出し動作制御順序回路31は、直ちに、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを初期状態とし、読み出し動作を停止する。これにより、メモリは、書き込み動作指示信号WEが異常入力された場合にも、イコライズゲート15などの、素子が破壊されるのを防止することができる。
上記したように、本実施形態の構成とした場合にも、上述した第1の実施形態の場合と同様の効果を得ることができる。すなわち、書き込み動作指示信号WEが入力される書き込み動作制御組み合わせ回路20を単純な組み合わせ論理回路により構成し、内部読み出し動作指示信号IREおよび内部クロックICLKが与えられる読み出し動作制御順序回路31は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号WEが与えられる非同期リセット端子30a,30b,30cを備えるようにしている。また、発振器40を用意し、読み出し動作指示信号REに応じた上記内部読み出し動作指示信号IREおよび外部入力クロックCLKに応じた上記内部クロックICLKを発生させるとともに、この発振器40に、上記書き込み動作指示信号WEが与えられる非同期リセット端子30a,30aを設けるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号WEが入力された場合においても、即座に、しかも、より確実に読み出し動作を停止させることが可能となる。したがって、回路を構成する素子が破壊されるのを防止できる。
同様に、本実施形態の構成とした場合も、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号WEを接地電位VSS(たとえば、0V)へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停(瞬間的な停電)が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みによるデータの喪失を防止することが可能となる。
[第3の実施形態]
図11は、この発明の第3の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ(情報)の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型anti−fuse記憶素子を利用したone−time programmable メモリを例に説明する。なお、このメモリは、anti−fuse記憶素子の数を「1」とした場合の例である。また、第2の実施形態に示した構成のメモリを、発振器を用いずに構成するようにした場合の例であり、図5に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
この第3の実施形態に示すメモリは、たとえば図11に示すように、anti−fuse記憶素子11、書き込みゲート13、イコライズゲート15、差動アンプ17’、書き込み動作制御組み合わせ回路20、および、非同期リセット端子resetを有する読み出し動作制御順序回路32を備えて構成されている。すなわち、この第3の実施形態においては、読み出し動作制御順序回路の構成をさらに変更するとともに、差動アンプを第2の実施形態で用いたダイナミックロードを備える差動アンプ(図10参照)17’により構成することによって、メモリを発振器なしで構成するようにしたものであって、たとえば、読み出し動作制御順序回路32は、外部入力クロックCLKに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号REを受けて一つ以上のディレイ回路の動作を開始するとともに、そのディレイ回路の出力のタイミングにしたがって読み出し動作を制御するように構成されている。
図12は、上記した読み出し動作制御順序回路32の構成例を示すものである。ここでは、非同期リセット端子resetを、パワーオンリセット信号PORと書き込み動作指示信号WEとのノア出力により制御するように構成した場合について説明する。なお、第2の実施形態に示した読み出し動作制御順序回路31と同一部分には同一符号を付して、その詳しい説明は割愛する。
すなわち、この読み出し動作制御順序回路32は、たとえば図12に示すように、1つのフリップフロップFF1と2つの遅延回路(ディレイ回路)DLY1,DLY2とを有して構成されている。フリップフロップFF1には、上記読み出し動作指示信号REが入力されるようになっている。また、フリップフロップFF1には、インバータ32d-1を介して、外部入力クロックCLKが入力されるとともに、インバータ32d-1,32d-2を介して、外部入力クロックCLKが入力されるようになっている。また、フリップフロップFF1は、非同期リセット端子30a(ナンド回路30a-7,30a-8)を有している。非同期リセット端子30aには、ノア回路32eの出力、つまり、パワーオンリセット信号PORと書き込み動作指示信号WEとのNOR論理の結果(ノア出力)が供給されるようになっている。
遅延回路DLY1は、ディレイ素子(delay)32a-1、ナンド回路32a-2、および、インバータ32a-3により構成されている。遅延回路DLY2は、ディレイ素子32b-1、ナンド回路32b-2、および、インバータ32b-3により構成されている。ナンド回路32a-2,32b-2の一方の入力端には、それぞれ、上記ノア回路32eの出力、つまり、パワーオンリセット信号PORと書き込み動作指示信号WEとのNOR論理の結果が供給されるようになっている。ナンド回路32a-2の他方の入力端には、ディレイ素子32a-1を介して、上記フリップフロップFF1の出力であるインバータ30a-2の出力が供給されるようになっている。ナンド回路32b-2の他方の入力端には、ディレイ素子32b-1を介して、上記遅延回路DLY1の出力であるインバータ32a-3の出力が供給されるようになっている。
一方、フリップフロップFF1の出力の後段には、直列に接続されたナンド回路32f-1およびインバータ32f-2が設けられている。ナンド回路32f-1の非反転入力端には、上記フリップフロップFF1の出力であるインバータ30a-2の出力が供給され、反転入力端には、上記遅延回路DLY1の出力であるインバータ32a-3の出力が供給されるようになっている。これにより、インバータ32f-2の出力端からは、上記イコライズ信号EQLが取り出される。
遅延回路DLY1の出力の後段には、直列に接続されたインバータ32g-1,32g-2が設けられている。このインバータ32g-1,32g-2を介して、上記遅延回路DLY1の出力であるインバータ32a-3の出力が、図示していない参照電位発生電源に参照電位VREFを生成させるための参照電位制御信号REFEとして取り出される。
遅延回路DLY2の出力の後段には、ナンド回路32h-1が設けられている。ナンド回路32h-1の反転入力端には、上記遅延回路DLY2の出力であるインバータ32b-3の出力が供給され、非反転入力端には、上記フリップフロップFF1の出力であるインバータ30a-2の出力が供給されるようになっている。これにより、ナンド回路32h-1の出力端からは、上記差動アンプ制御信号SAEが取り出される。
図13は、上記した構成の読み出し動作制御順序回路32の基本的な読み出し動作を説明するために示すものである。フリップフロップFF1は、外部入力クロックCLKの立ち上がりのタイミングで読み出し動作指示信号REを捕らえて、イコライズゲート15を制御するイコライズ信号EQLを活性状態にする。それと同時に、差動アンプ17’を制御するための差動アンプ制御信号SAEを非活性の状態にする。その後、遅延回路DLY1の立ち上がりのタイミングで、イコライズ信号EQLを非活性状態に戻す。それと同時に、参照電位VREFの生成を制御するための参照電位制御信号REFEを活性状態にする。その後、遅延回路DLY2の立ち上がりのタイミングで、差動アンプ制御信号SAEを、再び、活性状態にする。参照電位制御信号REFEは、遅延回路DLY1の立ち下がりのタイミングで非活性状態に戻される。
本実施形態の構成によっても、上述した第1の実施形態および第2の実施形態の場合と同様の効果が得られる。すなわち、読み出し動作中に書き込み動作指示信号WEが誤って入力されるなど、書き込み動作指示信号WEが異常入力されたとする。すると、ノア回路32eの出力が、フリップフロップFF1の非同期リセット端子30aおよび遅延回路DLY1,DLY2の各ナンド回路32a-2,32b-2に与えられる。これにより、読み出し動作制御順序回路32は、直ちに、イコライズ信号EQL、差動アンプ制御信号SAEおよび参照電位制御信号REFEを非活性状態にする。こうすることにより、たとえ読み出し動作中に書き込み動作指示信号WEが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、回路を構成する素子の破壊の危険を回避できる。
次に、図11に示した構成のメモリにおいて、書き込み動作指示信号WEの異常入力時の動作について簡単に説明する。たとえば、読み出し動作指示信号REを受けると、読み出し動作制御順序回路32は、クロック信号ICLKのアップエッジのタイミングにおいて、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを順次活性状態とし、読み出し動作を実施する。
この状態において、書き込み動作指示信号WEが異常入力されると、書き込み動作制御組み合わせ回路20は、VDD(たとえば、1.5V)なる書き込み制御信号SLを出力し、書き込みゲート13を活性化させる(図4参照)。
それと同時に、書き込み動作指示信号WEの入力にともなうNOR論理の結果が、読み出し動作制御順序回路32の非同期リセット端子30a、および、遅延回路DLY1,DLY2のナンド回路32a-2,32b-2に入力される。すると、読み出し動作制御順序回路32は、直ちに、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを初期状態とし、読み出し動作を停止する。これにより、メモリは、書き込み動作指示信号WEが異常入力された場合にも、イコライズゲート15などの、素子が破壊されるのを防止することができる。
上記したように、本実施形態の構成とした場合にも、上述した第2の実施形態の場合と同様の効果を得ることができる。すなわち、書き込み動作指示信号WEが入力される書き込み動作制御組み合わせ回路20を単純な組み合わせ論理回路により構成し、読み出し動作指示信号REおよび外部入力クロックCLKが与えられる読み出し動作制御順序回路32は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号WEが与えられる非同期リセット端子30aを備えるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号WEが入力された場合においても、即座に読み出し動作を停止させることが可能となる。したがって、回路を構成する素子が破壊されるのを防止できる。
同様に、本実施形態の構成とした場合も、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号WEを接地電位VSS(たとえば、0V)へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停(瞬間的な停電)が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みによるデータの喪失を防止することが可能となる。
[第4の実施形態]
図14は、この発明の第4の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ(情報)の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型anti−fuse記憶素子を利用したone−time programmable メモリを例に説明する。なお、このメモリは、anti−fuse記憶素子(ビット)の数を複数(たとえば、「3」)とした場合の例である。また、図1に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
この第4の実施形態は、読み出し動作を制御する読み出し動作制御順序回路と書き込み動作を制御する複数の書き込み動作制御組み合わせ回路とを備え、上記書き込み動作制御組み合わせ回路にそれぞれ外部入力クロックCLKに対して非同期に入力される書き込み動作の開始を指示する書き込み動作指示信号WEが、上記読み出し動作制御順序回路の非同期リセット端子resetに供給されることにより、その読み出し動作制御順序回路が即座にリセットされて、書き込み待機状態となるように構成されたものである。本実施形態の場合、各書き込み動作制御組み合わせ回路には、anti−fuse記憶素子にデータを書き込むか、書き込まないかを制御するための入力信号SIとクロックSCLKとが、新たに入力されるようになっている。また、次のビットに対して、書き込みデータを送るための出力信号SOが用意されている(たとえば、前段の書き込み動作制御組み合わせ回路の出力信号SOが、次段の書き込み動作制御組み合わせ回路の入力信号SIとなる)。
すなわち、この第4の実施形態に示すメモリは、たとえば図14に示すように、1つの読み出し動作制御順序回路30と3つの書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3とを有している。書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3には、それぞれ、書き込みゲート13-1,13-2,13-3の各ゲートが接続されている。書き込みゲート13-1,13-2,13-3の各ソースには、負電位の電源電圧−VBPがそれぞれ接続されている。各ドレインには、それぞれ、記憶ノードSN0,SN1,SN2となる、anti−fuse記憶素子11-1,11-2,11-3の一方の端子(各ゲート)が接続されている。anti−fuse記憶素子11-1,11-2,11-3の他方の端子(各ソースおよびドレイン)には、電源電圧VDDがそれぞれ接続されている。
上記記憶ノードSN0,SN1,SN2には、それぞれ、イコライズゲート15-1,15-2,15-3の各ドレイン、および、差動アンプ17-1,17-2,17-3の各非反転入力端が接続されている。イコライズゲート15-1,15-2,15-3の各ソースは接地(接地電位VSSに接続)されている。
差動アンプ17-1,17-2,17-3の各反転入力端には、それぞれ、図示していない参照電位発生電源からの参照電位VREFが供給されるようになっている。差動アンプ17-1,17-2,17-3の各出力端には、それぞれ、出力バッファ19-1,19-2,19-3が接続されている。各出力バッファ19-1,19-2,19-3は、それぞれ、外部入力クロックCLKに同期させて、出力データD0,D1,D2をメモリの外部に読み出すためのものである。
一方、読み出し動作制御順序回路30は、外部入力クロックCLKに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号REを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記外部入力クロックCLKに同期させて制御するものである。また、この読み出し動作制御順序回路30は、上記イコライズゲート15-1,15-2,15-3を制御するためのイコライズ信号EQL、上記差動アンプ17-1,17-2,17-3を制御するための差動アンプ制御信号SAE、および、図示していない参照電位発生電源に参照電位VREFを生成させるための参照電位制御信号(REFE)を、それぞれ出力するようになっている。
また、この読み出し動作制御順序回路30は、たとえば、パワーオンリセット信号PORおよび書き込み動作指示信号WEの供給に応じて読み出し動作をリセットするための、非同期リセット端子(リセット回路)resetを有して構成されている(図2参照)。
書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3は、それぞれ、外部入力クロックCLKに対して非同期に入力される、書き込み動作の開始を指示する書き込み動作指示信号WEの状態に応じて、書き込み動作を制御するもので、書き込みゲート13-1,13-2,13-3の各ゲートに書き込み制御信号SL0,SL1,SL2を供給するようになっている。
また、初段の書き込み動作制御組み合わせ回路21a-1は、上記入力信号SIおよび上記クロックSCLKを取り込むとともに、次段の書き込み動作制御組み合わせ回路21a-2に対して、その入力信号SIとなる出力信号SOを供給するようになっている。同様に、次段の書き込み動作制御組み合わせ回路21a-2は、上記入力信号SIおよび上記クロックSCLKを取り込むとともに、次段(最終段)の書き込み動作制御組み合わせ回路21a-3に対して、その入力信号SIとなる出力信号SOを供給するようになっている。ただし、最終段の書き込み動作制御組み合わせ回路21a-3は、上記入力信号SIおよび上記クロックSCLKを取り込むだけになっている(出力信号SOの供給は行わない)。
図15は、上記した書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3の構成例を示すものである。なお、第1の実施形態に示した書き込み動作制御組み合わせ回路20と同一部分には同一符号を付して、その詳しい説明は割愛する。
本実施形態の場合、書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3は、負のレベルシフタ(たとえば、図4参照)としての機能と、入力信号SIの状態をクロックSCLKの立ち上がりのタイミングで検知して、次段の書き込み動作制御組み合わせ回路に書き込みの許可を与えるための出力信号SOを生成するためのフリップフロップ(たとえば、図2のフリップフロップFF1参照)としての機能とを、それぞれ兼ね備えてなる構成とされている。すなわち、この書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3は、たとえば図15に示すように、負のレベルシフタLSとフリップフロップFF1とを有して構成されている。負のレベルシフタLSは、たとえば、CMOSインバータ20aに代わる1つのナンド回路21−11、および、4つのCMOSインバータ20b,20c,20d,20eにより構成されている。ナンド回路21−11の一方の入力端には、上記書き込み動作指示信号WEが供給されるようになっている。ナンド回路21−11の他方の入力端には、上記フリップフロップFF1の出力(出力信号SO)が供給されるようになっている。
一方、フリップフロップFF1の入力の前段には、直列に接続されたインバータ21d-1,21d-2が設けられている。フリップフロップFF1には、インバータ21d-1を介して、上記クロックSCLKが入力されるとともに、インバータ21d-1,21d-2をそれぞれ介して、上記クロックSCLKが入力されるようになっている。また、フリップフロップFF1には、その入力段に設けられたインバータ30a-1の入力端に、上記入力信号SIが与えられる。これにより、フリップフロップFF1からは、その出力段に設けられたインバータ30a-2の出力端より上記出力信号SOが出力される。
また、フリップフロップFF1の入力の前段には、インバータ21eが設けられている。インバータ21eの入力端には、パワーオンリセット信号PORが供給されるようになっている。インバータ21eの出力端は、上記フリップフロップFF1の初期化のための非同期リセット端子30a(ナンド回路30a-7,30a-8)に接続されている。
次に、上記した構成における基本的な書き込み動作について説明する。まず、電源電圧VDD(たとえば、1.5V)を投入し、パワーオンリセット信号PORを、一度、電源電圧VDDの電位まで遷移させる。その後、パワーオンリセット信号PORを、再び、接地電位VSSに戻し、その状態を保持する。この動作により、書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3内の、各フリップフロップFF1の状態が初期化される。
次いで、anti−fuse記憶素子11-1,11-2,11-3にデータの書き込みを行うか否かにより、入力信号SIの電位を電源電圧VDDもしくは接地電位VSSにして、クロックSCLKを投入する。つまり、この状態の入力信号SIが書き込みデータである。入力信号SIにより与えられる書き込みデータは、クロックSCLKの立ち上がりエッジのタイミングで、書き込み動作制御組み合わせ回路21a-1のフリップフロップFF1に取り込まれると同時に、出力信号SOとして次段の書き込み動作制御組み合わせ回路21a-2に出力される。この出力信号SOは、次段の書き込み動作制御組み合わせ回路21a-2の入力信号SIになっている。そのため、初段の書き込み動作制御組み合わせ回路21a-1の入力信号SIとして取り込まれた書き込みデータは、クロックSCLKの立ち上がりエッジのタイミングで、随時、次段の書き込み動作制御組み合わせ回路21a-2,21a-3へと送り込まれていく。
全ての書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3内のフリップフロップFF1に書き込みデータが設定されたところで、クロックSCLKの投入をやめ、入力信号SIの電位を接地電位VSSに保持する。ここまでの動作が書き込みデータの設定動作である。
次いで、anti−fuse記憶素子11-1,11-2,11-3へのデータの書き込みを開始する。その準備として、まず、大きい負の電位である書き込み用の電源電圧−VBP(たとえば、−5.5V)を投入する。この状態を保ちながら、書き込み動作指示信号WEの電位を、接地電位VSSから電源電圧VDDへと遷移させる。フリップフロップFF1が書き込みデータを保持している書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3、つまり、出力信号SOの電位が電源電圧VDDである書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3は、書き込み動作指示信号WEの電位が電源電圧VDDの期間、その書き込み制御信号SL0,SL1,SL2の電位が電源電圧VDDとなる(それ以外の、書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3の書き込み制御信号SL0,SL1,SL2は、負電位の電源電圧−VBPを保持し続ける)。
書き込み制御信号SL0,SL1,SL2の電位が電源電圧VDDとなることによって、対応する書き込みゲート13-1,13-2,13-3が導通状態となる。これにより、anti−fuse記憶素子11-1,11-2,11-3に高電圧ストレスが印加されて、データとしての“1”が記憶される。
次に、図14に示した構成のメモリにおいて、書き込み動作指示信号WEの異常入力時の動作について簡単に説明する。たとえば、読み出し動作指示信号REを受けると、読み出し動作制御順序回路30は、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを活性状態とし、読み出し動作を実施する。
この状態において、書き込み動作指示信号WEが異常入力されると、それにともなうNOR論理の結果が、読み出し動作制御順序回路30の非同期リセット端子30a,30b,30cに入力される。すると、読み出し動作制御順序回路30は、直ちに、イコライズ信号EQL、参照電位制御信号REFE、および、差動アンプ制御信号SAEを非活性状態とし、読み出し動作を停止する(たとえば、第1の実施形態参照)。
一方、書き込み動作指示信号WEが入力されると、書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3は、書き込みゲート13-1,13-2,13-3を活性化させるように制御する。このとき、この書き込み動作指示信号WEが異常入力であった場合、すなわち、読み出し動作時には、メモリの電源投入中において、パワーオンリセット信号PORの反転信号(インバータ21eの出力)が書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3の非同期リセット端子30aに入力されることにより、書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3の、各フリップフロップFF1の出力である出力信号SOの電位が接地電位VSSとなっている。これにより、書き込み動作指示信号WEの電位がたとえ電源電圧VDDの期間内であっても、負のレベルシフタLSの出力である、書き込み制御信号SL0,SL1,SL2は負電位の電源電圧−VBPを維持し続ける。
書き込み動作指示信号WEが異常入力された場合、一般的にはデータが入力されることはないので、データの誤書き込みおよび素子の破壊を防止することができる。
本実施形態の場合も、上述した第1の実施形態の場合と同様に、書き込み動作指示信号WEが、読み出し動作制御順序回路30を構成するフリップフロップFF1,FF2,FF3の非同期リセット端子30a,30b,30cに入力されるように構成されていることが重要である。一般に、ラッチ回路およびフリップフロップなどの順序回路は、その状態が、電源投入の直後および電源の瞬間的な停電(瞬停)後に不定になったり、放射線によって反転したりする(ソフトエラー)といった、不都合が発生することがよく知られている。たとえ、そのような不都合が生じた場合においても、本実施形態の構成によれば、誤書き込みなどという誤動作を防止することができる。すなわち、読み出し動作制御順序回路30に不都合が生じた場合には、読み出し動作を即時に停止し、書き込み動作の準備状態に移行することにより、anti−fuse記憶素子11-1,11-2,11-3に予期しない高電圧ストレスが印加されるのを防いで、データが誤書き込みされるのを防止することが可能となる。
また、anti−fuse記憶素子11-1,11-2,11-3を用いたメモリの場合、その製造の過程、たとえばテスト工程において、データの書き込み動作を実施することが多い。このテスト工程中に、たとえ誤って書き込み動作指示信号WEが入力された場合においても、読み出し動作を即座に停止し、書き込み準備状態に移行することにより、書き込みゲートおよびイコライズゲートに予期しない高電圧ストレスが印加されるのを防いで、素子の破壊という危険を回避することができる。特に、書き込み動作制御順序回路30内のフリップフロップFF1,FF2,FF3に書き込みデータがセットされていない場合には、anti−fuse記憶素子11-1,11-2,11-3に高電圧ストレスが印加されることはない。このように、テスト工程中に書き込み動作を実施するという場合においては、電源投入時にパワーオンリセット信号PORを確実に投入することにより、誤動作の発生確率を非常に低く抑えることができる。
上記したように、本実施形態の構成とした場合にも、上述した第1の実施形態の場合とほぼ同様の効果を得ることができる。すなわち、書き込み動作指示信号WEが入力される書き込み動作制御組み合わせ回路21a-1,21a-2,21a-3を組み合わせ論理回路により構成し、読み出し動作指示信号REおよび外部入力クロックCLKが与えられる読み出し動作制御順序回路30は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号WEが与えられる非同期リセット端子30a,30b,30cを備えるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号WEが入力された場合においても、即座に読み出し動作を停止させることが可能となる。したがって、イコライズゲート15-1,15-2,15-3などの、回路を構成する素子が破壊されるのを防止できる。
しかも、本実施形態の構成とすることにより、書き込み動作指示信号WEが誤入力した場合の、誤書き込みによるデータの喪失をも防止することが可能である。
[第5の実施形態]
図16は、この発明の第5の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ(情報)の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型anti−fuse記憶素子を利用したone−time programmable メモリを例に説明する。なお、このメモリは、anti−fuse記憶素子(ビット)の数を複数(たとえば、「3」)とした場合の例である。また、図14に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
この第5の実施形態は、読み出し動作を制御する読み出し動作制御順序回路と書き込み動作を制御する複数の書き込み動作制御順序回路とを備え、上記書き込み動作制御順序回路にそれぞれ外部入力クロックCLKに対して非同期に入力される書き込み動作の開始を指示する書き込み動作指示信号WEが、上記読み出し動作制御順序回路の非同期リセット端子resetに供給されることにより、その読み出し動作制御順序回路が即座にリセットされて、書き込み待機状態となるように構成されたものであって、しかも、非同期リセット端子にも供給される書き込み動作指示信号WEが活性状態のときのみ、anti−fuse記憶素子へのデータの書き込みに必要な電源(書き込み電位)を供給するための内部電源を動作させるように構成した場合の例である。
すなわち、この第5の実施形態に示すメモリは、たとえば図16に示すように、1つの読み出し動作制御順序回路33と3つの書き込み動作制御順序回路22a-1,22a-2,22a-3とを有している。書き込み動作制御順序回路22a-1,22a-2,22a-3には、それぞれ、書き込みゲート13-1,13-2,13-3の各ゲートが接続されている。書き込みゲート13-1,13-2,13-3の各ソースは接地(接地電位VSSに接続)されている。各ドレインには、それぞれ、記憶ノードSN0,SN1,SN2となる、anti−fuse記憶素子11-1,11-2,11-3の一方の端子(各ゲート)が接続されている。anti−fuse記憶素子11-1,11-2,11-3の他方の端子(各ソースおよびドレイン)は、内部電源50の出力である内部電源電圧(第1の内部電源電位)VBPにそれぞれ接続されている。
上記記憶ノードSN0,SN1,SN2には、それぞれ、イコライズゲート15-1,15-2,15-3の各ドレイン、および、差動アンプ17-1,17-2,17-3の各非反転入力端が接続されている。イコライズゲート15-1,15-2,15-3の各ソースは接地(接地電位VSSに接続)されている。
差動アンプ17-1,17-2,17-3の各反転入力端には、それぞれ、参照電位発生電源60からの参照電位VREFが供給されるようになっている。差動アンプ17-1,17-2,17-3の各出力端は、それぞれ、出力バッファを兼ねる書き込み動作制御順序回路22a-1,22a-2,22a-3に接続されている。つまり、差動アンプ17-1,17-2,17-3の各出力データ(D0,D1,D2)は、それぞれ、入力データDIとして書き込み動作制御順序回路22a-1,22a-2,22a-3の内部に取り込まれた後、出力データDOとして書き込み動作制御順序回路22a-1,22a-2,22a-3の外部(メモリの外部)に取り出される。
一方、読み出し動作制御順序回路33は、外部入力クロックCLKに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号REを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記外部入力クロックCLKに同期させて制御するものである。また、この読み出し動作制御順序回路33は、上記イコライズゲート15-1,15-2,15-3を制御するためのイコライズ信号EQL、上記差動アンプ17-1,17-2,17-3を制御するための差動アンプ制御信号SAE、および、上記参照電位発生電源60に参照電位VREFを生成させるための参照電位制御信号REFEを、それぞれ出力するようになっている。
また、この読み出し動作制御順序回路33は、上記内部電源50に対し、VBPダイレクトドライブ信号VBPDDを出力するように構成されている。
さらに、この読み出し動作制御順序回路33は、たとえば、書き込み動作指示信号WEおよびパワーオンリセット信号PORの供給に応じて読み出し動作をリセットするための、非同期リセット端子(リセット回路)resetを有して構成されている。
書き込み動作制御順序回路22a-1,22a-2,22a-3は、それぞれ、書き込み動作を制御するもので、たとえば、書き込み動作の開始を指示する書き込み動作指示信号WEが“0”であり、シリアルアクセス活性化信号(スキャン活性化信号)SEが“1”のとき、外部入力クロックCLKの立ち上がりのタイミングで入力信号SIを内部レジスタ(詳細については後述する)に取り込むとともに、その内部レジスタの状態が“1”のときに、書き込み動作指示信号WEが“1”になると、外部入力クロックCLKが“1”の期間について、上記書き込みゲート13-1,13-2,13-3を制御するための書き込み制御信号SL0,SL1,SL2として“1”を出力するようになっている。
また、各段の書き込み動作制御順序回路22a-1,22a-2は、後段の書き込み動作制御順序回路22a-2,22a-3に対して、それぞれ、その入力信号SIとなる出力信号SOを供給するようになっている。
さらに、この書き込み動作制御順序回路22a-1,22a-2,22a-3は、たとえばパワーオンリセット信号PORの供給に応じて書き込み動作を待機状態にリセットするための、非同期リセット端子(リセット回路)resetを有して構成されている。
内部電源50は、書き込み動作指示信号WEとVBPダイレクトドライブ信号VBPDDとを受けて、内部電源電圧VBPを生成するものである。すなわち、この内部電源50は、内部電源電圧VBPとして、書き込み動作時にはanti−fuse記憶素子11-1,11-2,11-3にデータを書き込むために必要な高電位(たとえば、7V)を生成し、読み出し動作時にはanti−fuse記憶素子11-1,11-2,11-3に蓄えられたデータを破壊せずに読み出すのに十分な電位(たとえば、1.5V)を生成するように構成されている。
参照電位発生電源60は、上記読み出し動作制御順序回路33からの参照電位制御信号REFEを受けて、上記差動アンプ17-1,17-2,17-3にそれぞれ与えられる参照電位VREFを生成するものである。
図17は、上記した読み出し動作制御順序回路33の構成例を示すものである。なお、第1の実施形態に示した読み出し動作制御順序回路30と同一部分には同一符号を付して、その詳しい説明は割愛する。
すなわち、この第5の実施形態の読み出し動作制御順序回路33は、たとえば図2に示した読み出し動作制御順序回路30の出力段に、さらに、直列に接続されたノア回路30i-1およびインバータ30i-2を設け、フリップフロップFF1,FF2,FF3の各出力を上記ノア回路30i-1の各入力とすることにより、VBPダイレクトドライブ信号VBPDDを生成するようにしたものである。
また、読み出し動作制御順序回路33は、書き込み動作指示信号WEまたはパワーオンリセット信号PORのいずれか一方(ノア出力)が“1”になったときに、内部の順序回路(フリップフロップFF1,FF2,FF3)の動作をリセットして初期状態、つまり、待機状態に戻るように構成されている。
図18は、上記した構成の読み出し動作制御順序回路33の基本的な読み出し動作を説明するために示すものである。初段のフリップフロップFF1は、外部入力クロックCLKの立ち上がりのタイミングで読み出し動作指示信号REを捕らえて、イコライズゲート15-1,15-2,15-3を制御するイコライズ信号EQLと、内部電源50を制御するVBPダイレクトドライブ信号VBPDDとを活性状態にする。これにより、内部電源50は、anti−fuse記憶素子11-1,11-2,11-3にそれぞれ与えられる内部電源電圧VBPとしての、読み出し動作のために必要な電位(たとえば、1.5V)を生成する。
次いで、フリップフロップFF1は、外部入力クロックCLKの次の立ち上がりのタイミングで、上記イコライズ信号EQLを非活性状態に戻す。それと同時に、次段のフリップフロップFF2は、参照電位発生電源60を制御する参照電位制御信号REFEを活性状態にする。
次いで、フリップフロップFF3は、外部入力クロックCLKの次の立ち上がりのタイミングで、差動アンプ17-1,17-2,17-3を制御する差動アンプ制御信号SAEを活性状態にする。VBPダイレクトドライブ信号VBPDD、差動アンプ制御信号SAEおよび参照電位制御信号REFEは、共に、外部入力クロックCLKの次の立ち上がりのタイミングで非活性状態に戻される。
ここで、読み出し動作制御順序回路33に適した回路としては、図17以外にも様々な構成が考えられる。一連の読み出し動作のタイミングを制御するために、一般的には、順序回路を用いて構成するのが望ましい。本実施形態の場合、その順序回路を構成する回路に、3つのフリップフロップFF1,FF2,FF3を採用している。3つのフリップフロップFF1,FF2,FF3には、それぞれ、非同期リセット端子30a(30a-7,30a-8),30b(30b-7,30b-8),30c(30c-7,30c-8)が設けられている。この非同期リセット回路30a,30b,30cには、それぞれ、書き込み動作指示信号WEとパワーオンリセット信号PORとのノア出力(30e)が供給されるようになっている。これにより、たとえ読み出し動作中に書き込み動作指示信号WEが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、素子の破壊の危険を回避できる。特に、読み出し動作中に書き込み動作指示信号WEが誤って入力された場合には、読み出し動作を停止させ、直ちに書き込み動作が可能な状態(データ待ちの待機状態)とすることにより、電源の切断時もしくは再投入時にかかわらず、誤動作によるデータの喪失をも防ぐことが可能である。
図19は、上記した書き込み動作制御順序回路22a-1,22a-2,22a-3の構成例を示すものである。本実施形態の場合、書き込み動作制御順序回路22a-1,22a-2,22a-3は、主に、データを保持するデータフリップフロップ(data FF)22bと、書き込み動作のタイミングを制御するプログラムフリップフロップ(program FF)22cと、を有して構成されている。
データフリップフロップ22bは、たとえば、2つのアンド回路22b-1,22b-2、1つのノア回路22b-3、交互に直列に接続された4つのクロックドインバータ22b-4,22b-5,22b-6,22b-7、および、3つのインバータ22b-8,22b-9,22b-10 からなり、出力バッファを兼ねている。アンド回路22b-1の一方の入力端には、上記差動アンプ17-1,17-2,17-3の各出力データ(入力データDI)が供給され、他方の入力端には、インバータ22dを介して、シリアルアクセス活性化信号SEが供給されるようになっている。アンド回路22b-2の一方の入力端には、上記入力信号SIが供給され、他方の入力端には、直接、上記シリアルアクセス活性化信号SEが供給されるようになっている。アンド回路22b-1,22b-2の各出力端は、上記ノア回路22b-3のそれぞれの入力端に接続されている。
上記ノア回路22b-3の出力がその入力端に供給されるクロックドインバータ22b-4の一方の制御端子、クロックドインバータ22b-4の出力端にその出力端が接続されたクロックドインバータ22b-5の他方の制御端子、クロックドインバータ22b-5の入力端にその入力端が接続されたクロックドインバータ22b-6の他方の制御端子、および、クロックドインバータ22b-6の出力端にその出力端が接続されたクロックドインバータ22b-7の一方の制御端子には、ナンド回路22eの出力端がそれぞれ接続され、上記クロックドインバータ22b-4の他方の制御端子、上記クロックドインバータ22b-5の一方の制御端子、上記クロックドインバータ22b-6の一方の制御端子、および、上記クロックドインバータ22b-7の他方の制御端子には、インバータ22fを介して、上記ナンド回路22eの出力端がそれぞれ接続されている。ナンド回路22eの一方の入力端には外部入力クロックCLKが供給され、他方の入力端には、インバータ22gを介して、上記書き込み動作指示信号WEが供給されるようになっている。
このデータフリップフロップ22bは、その出力段に設けられたインバータ22b-8の出力を上記出力信号SOとして出力するとともに、直列に接続された2つのインバータ22j-1,22j-2を介して、上記出力データDOとして出力するようになっている。
本実施形態においては、データフリップフロップ22bの状態(内部レジスタの状態)を入出力する手段として、前段の書き込み動作制御順序回路22a-1,22a-2の出力信号SOを、後段の書き込み動作制御順序回路22a-2,22a-3の入力信号SIとする、いわゆるスキャンパスが設けられている。このスキャンパスは、上記シリアルアクセス活性化信号SEを“1”にすることによって有効となり、外部入力クロックCLKの立ち上がりのタイミングで、入力信号SIとしてデータを取り込み、また、出力信号SOとしてデータを出力するものである。
プログラムフリップフロップ22cは、たとえば、交互に直列に接続された6つのクロックドインバータ22c-1,22c-2,22c-3,22c-4,22c-5,22c-6と、初期化のための非同期リセット端子(リセット回路)resetを構成する、3つのノア回路22c-7,22c-8,22c-9とからなっている。クロックドインバータ22c-1の入力端には、プログラム信号PIが供給されるようになっている。
上記プログラム信号PIがその入力端に供給されるクロックドインバータ22c-1の一方の制御端子、クロックドインバータ22c-1の出力端にその出力端が接続されたクロックドインバータ22c-2の他方の制御端子、クロックドインバータ22c-2の入力端にその入力端が接続されたクロックドインバータ22c-3の他方の制御端子、クロックドインバータ22c-3の出力端にその出力端が接続されたクロックドインバータ22c-4の一方の制御端子、クロックドインバータ22c-4の入力端にその入力端が接続されたクロックドインバータ22c-5の一方の制御端子、および、クロックドインバータ22c-5の出力端にその出力端が接続されたクロックドインバータ22c-6の他方の制御端子には、ナンド回路22hの出力端がそれぞれ接続され、上記クロックドインバータ22c-1の他方の制御端子、上記クロックドインバータ22c-2の一方の制御端子、上記クロックドインバータ22c-3の一方の制御端子、上記クロックドインバータ22c-4の他方の制御端子、上記クロックドインバータ22c-5の他方の制御端子、および、上記クロックドインバータ22c-6の一方の制御端子には、インバータ22iを介して、上記ナンド回路22hの出力端がそれぞれ接続されている。ナンド回路22hの一方の入力端には外部入力クロックCLKが供給され、他方の入力端には、上記書き込み動作指示信号WEが供給されるようになっている。
また、上記ノア回路22c-7は、一方の入力端が、上記クロックドインバータ22c-1,22c-2の各出力端(相互接続点)に接続され、出力端が、上記クロックドインバータ22c-2,22c-3の各入力端(相互接続点)に接続されている。上記ノア回路22c-8は、一方の入力端が、上記クロックドインバータ22c-3,22c-4の各出力端(相互接続点)に接続され、出力端が、上記クロックドインバータ22c-4,22c-5の各入力端(相互接続点)に接続されている。上記ノア回路22c-9は、一方の入力端が、上記クロックドインバータ22c-5,22c-6の各出力端(相互接続点)に接続され、出力端が、上記クロックドインバータ22c-6の入力端に接続されている。上記ノア回路22c-7,22c-8,22c-9の各他方の入力端には、パワーオンリセット信号PORがそれぞれ供給されるようになっている。
このプログラムフリップフロップ22cの出力である上記ノア回路22c-9の出力は、インバータ22kを介して、その出力段に設けられた、ナンド回路22mの第1の入力端に供給されるようになっている。上記ナンド回路22mの第2の入力端には、上記インバータ22iの出力が供給されるようになっている。上記ナンド回路22mの第3の入力端には、上記ノア回路22c-7の出力が供給されるようになっている。このナンド回路22mの出力がインバータ22nを介して取り出されることにより、上記書き込み制御信号SL0,SL1,SL2となる。
なお、上記データフリップフロップ22bの出力であるインバータ22b-8の出力は、その出力段に設けられた、ナンド回路22pの一方の入力端に供給されるようになっている。上記ナンド回路22pの他方の入力端には、インバータ22rを介して、上記ノア回路22c-8の出力が供給されるようになっている。このナンド回路22pの出力は、ナンド回路22sの一方の入力端に供給されるようになっている。上記ナンド回路22sの他方の入力端には、上記プログラム信号PIが供給されるようになっている。このナンド回路22sの出力がインバータ22tを介して取り出されることにより、プログラム許可信号POとなる。
次に、上記した構成における基本的な書き込み動作について説明する。まず、書き込み動作指示信号WEを“0”に、シリアルアクセス活性化信号SEを“1”にすることにより、スキャンパスを有効にし、外部入力クロックCLK(“1”)を投入するごとに、その立ち上がりのタイミングで、内部レジスタである上記データフリップフロップ22b内に入力信号SIを取り込むとともに、上記データフリップフロップ22bより出力信号SOを出力させる。この動作を繰り返すことにより、初段の書き込み動作制御順序回路22a-1から次段の書き込み動作制御順序回路22a-2,22a-3へと、順次、データが送られる。こうして、書き込み動作を実施する前に、あらかじめスキャンパスを用いて全ての書き込み動作制御順序回路22a-1,22a-2,22a-3内の各データフリップフロップ22b内に、“0”または“1”のデータを設定しておく。
次いで、書き込み動作指示信号WEを“1”に、プログラム信号PIを“0”にして、一発だけ、外部入力クロックCLK(“1”)を投入する。この動作により、全てのプログラムフリップフロップ22cは状態が“0”にリセットされる。引き続き、書き込み動作指示信号WEを“1”に保持した状態で、プログラム信号PIを“1”にして、再び、外部入力クロックCLK(“1”)を投入する。すると、データフリップフロップ22bの状態が“1”である書き込み動作制御順序回路の、先頭のプログラムフリップフロップ22cの状態が“0”から“1”へと遷移する。それと同時に、外部入力クロックCLKが“1”の期間、上記書き込み制御信号SL(SL0,SL1,SL2)が“1”となる。これにより、“1”である書き込み制御信号SLが供給された書き込みゲート13-1,13-2,13-3は導通状態となり、それに接続されたanti−fuse記憶素子11-1,11-2,11-3に内部電源50からの内部電源電圧VBPによる高電圧ストレス(書き込み電位)が印加されて、そのanti−fuse記憶素子11-1,11-2,11-3に対するデータの書き込みが行われる。
また、これと同時に、次の書き込み動作制御順序回路に対し、書き込み動作の許可を与えるプログラム許可信号POが“1”になる。一度、外部入力クロックCLKを“0”にした後、再び、外部入力クロックCLK(“1”)を投入する。これにより、データフリップフロップ22b内に“1”を保持する次の書き込み動作制御順序回路が動作し、その書き込み制御信号SLが活性状態、つまり“1”になる。
一般に、内部電源50によりanti−fuse記憶素子11-1,11-2,11-3に高電圧ストレスをかけてデータを記憶させるメモリの場合、内部電源50の負担を軽減するとともに、anti−fuse記憶素子11-1,11-2,11-3へのデータの書き込みを確実に行うため、1ビットずつ順番に書き込み動作を実施するのが好ましい。その機能が、この第5の実施形態に示したメモリには実装されている。
図20は、上記した内部電源50の構成例を示すものである。この内部電源50は、書き込み動作時に、anti−fuse記憶素子11-1,11-2,11-3にデータを書き込むのに必要な書き込み電位である高電圧(たとえば、内部電源電圧VBP=7V)を、ロジック電源(たとえば、電源電圧VDD=1.5V)から生成するための昇圧電源である。また、この内部電源50は、読み出し動作時に、anti−fuse記憶素子11-1,11-2,11-3、および、そこに蓄えられたデータを破壊することなしに効率よく読み出すのに必要な読み出し電位(たとえば、VBP=1.5V)を発生するように構成されている。
すなわち、内部電源50は、たとえば図20に示すように、上記書き込み電位を発生させるための、チャージポンプ51と、内部電源電圧VBPの電位を制御する電位制御回路52と、上記チャージポンプ51へポンピングタイミングを与えるオッシレータ53と、を有して構成されている。チャージポンプ51は、たとえば、直列に接続された複数(この例では、9個)のダイオード51a、各ダイオード51aの相互接続点に一方の電極が接続された複数(この例では、8個)のキャパシタ51b、および、直列に接続されるとともに、それぞれの出力端が各キャパシタ51bの他方の電極に交互に接続されたインバータ51c,51dからなっている。上記インバータ51cの入力端には、オッシレータ53からの出力(VBPCLK)が与えられるようになっている。初段のダイオード51aの入力端には、ロジック電源(VDD)が供給されるようになっている。これにより、チャージポンプ51からは、その最終段のダイオード51aの出力端より取り出される昇圧電位(書き込み電位)が、上記内部電源電圧VBPとして内部電源50の外部に出力される。
電位制御回路52は、たとえば、差動アンプ52aと、この差動アンプ52aの出力端にその入力端が接続されたインバータ52bと、複数(この例では、5個)の抵抗素子52c,52d,52e,52f,52gとから構成されている。上記差動アンプ52aの非反転入力端は、抵抗素子52c,52dの一端(共通接続点)にそれぞれ接続されている。抵抗素子52cの他端は接地(接地電位VSSに接続)され、抵抗素子52dの他端は、抵抗素子52eを介して、上記チャージポンプ51の出力端に接続されている。上記差動アンプ52aの反転入力端は、抵抗素子52f,52gの一端(共通接続点)にそれぞれ接続されている。抵抗素子52fの他端は接地(接地電位VSSに接続)され、抵抗素子52gの他端はロジック電源(VDD)に接続されている。電位制御回路52は、その出力が、上記インバータ52bの出力端より取り出されるようになっている。
オッシレータ53は、たとえば、1つのナンド回路53aと4つのインバータ53b,53c,53d,53eとが直列に接続されてなり、ナンド回路53aの第1の入力端には書き込み動作指示信号WEが、第2の入力端には上記電位制御回路52の出力が、第3の入力端には上記インバータ53eの出力(VBPCLK)が、それぞれ供給されるように構成されている。
また、内部電源50には、ロジック電源(VDD)と内部電源電圧VBPとを短絡する短絡回路54、および、キャパシタ55が設けられている。短絡回路54は、たとえば、上記読み出し電位を発生させるための最も簡単な回路として、N型MOSトランジスタ54aとインバータ54b,54cとを用いて構成されている。N型MOSトランジスタ54aのソースはロジック電源(VDD)に接続され、ドレインは上記チャージポンプ51の出力端に接続されている。N型MOSトランジスタ54aのゲートには、上記インバータ54b,54cを介して、上記VBPダイレクトドライブ信号VBPDDが与えられるようになっている。
キャパシタ55は、一方の電極が上記チャージポンプ51の出力端に接続され、他方の電極が接地(接地電位VSSに接続)されている。
本実施形態の場合、内部電源50は、書き込み電位の発生と停止とが書き込み動作指示信号WEの状態によって制御されるように構成されている。ここで重要なことは、書き込み動作指示信号WEの状態に応じて書き込み電位を生成するための回路、つまり、内部電源50は組み合わせ論理回路で構成され、順序回路を含んだり、他の順序回路の出力信号を内部電源50の制御に用いたりしていないことである。少なくとも、内部電源50としては、順序回路の出力により書き込み電位を発生するような回路を構成してはならない。このように、内部電源50を、その動作が書き込み動作指示信号WEの状態に応じて制御されるように構成することにより、たとえ電源の瞬停または放射線の影響によって順序回路の状態が予期せぬ状態となった場合においても、内部電源50が不用意に書き込み電位を発生するという事故を防止することができる。
なお、パスワードまたは鍵に相当するような書き込み動作許可回路(図示していない)を、順序回路を使って構成し、その出力が活性化されない限り、内部電源が書き込み電位を発生することがないように構成することも可能である。しかし、そのような書き込み動作許可回路は、電源の瞬停および放射線の影響による誤動作(予期せぬ状態)に対しては完全な保護回路とはなり得ない。
上記したように、メモリにおいて、データを1ビットずつ順番に書き込むように制御する場合、書き込み動作制御回路を、順序回路を用いて構成することになる。一般にフリップフロップなどの順序回路は、電源の瞬停または放射線の影響により予期しない状態となる場合がある。すなわち、たとえ書き込み動作制御順序回路内のフリップフロップが予期しない状態となった場合にも、本実施形態の構成によれば、書き込み動作指示信号WEを“0”に固定させることにより、書き込み制御信号SL(SL0,SL1,SL2)が活性状態になることはない。また、たとえ予期せぬときに書き込み動作指示信号WE(“1”)が入力された場合にも、外部入力クロックCLK(“1”)の投入がない限り、もしくは、プログラムフリップフロップ22cの状態が“0”である限り、書き込み制御信号SLが活性状態になることがないようにしている。これにより、anti−fuse記憶素子11-1,11-2,11-3に対するデータの誤書き込み、および、イコライズゲート15-1,15-2,15-3などの素子の破壊を防止することができる。
[第6の実施形態]
図21は、この発明の第6の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ(情報)の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型anti−fuse記憶素子を利用したone−time programmable メモリを例に説明する。なお、このメモリは、anti−fuse記憶素子(ビット)の数を複数(たとえば、「3」)とした場合の例である。また、図16に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
この第6の実施形態は、上記した第5の実施形態に示した構成のメモリ(図16参照)において、さらに、バリアトランジスタ70を付加するようにした場合の例である。すなわち、バリアトランジスタ70は、anti−fuse記憶素子11-1,11-2,11-3と書き込みゲート13-1,13-2,13-3との間にそれぞれ設けられている。バリアトランジスタ70は、書き込み動作時に、内部電源電圧VBPの書き込み電位(たとえば、7V)が、書き込みゲート13-1,13-2,13-3、イコライズゲート15-1,15-2,15-3、および、差動アンプ17-1,17-2,17-3に印加され、これらを構成する素子が破壊されるのを防ぐ目的で挿入されている。バリアトランジスタ70は、たとえば、高耐圧のトランジスタをソースフォロア接続してなる構成とされており、そのゲートには、内部電源50’の出力である、第2の内部電源電位としての内部電源電圧VBT(たとえば、3V)が接続されている。
ここで、データの書き込みを行った後のanti−fuse記憶素子11-1,11-2,11-3は、一方の端子(ソースおよびドレイン)に与えられる内部電源電圧VBPが、他方の端子(ゲート)側の記憶ノードSN0,SN1,SN2に伝達される。したがって、場合によっては記憶ノードSN0,SN1,SN2の電位が内部電源電圧VBPにまで達することがあり、この高電圧ストレスを受けて、書き込みゲート13-1,13-2,13-3、イコライズゲート15-1,15-2,15-3、および、差動アンプ17-1,17-2,17-3が破壊される危険性がある。その場合、書き込みゲート13-1,13-2,13-3、イコライズゲート15-1,15-2,15-3、および、差動アンプ17-1,17-2,17-3を高耐圧のトランジスタにより構成することが必要となるが、これでも書き込み動作時の内部電源電圧VBPに対して十分な耐圧を確保できるとは限らない。
そこで、このような問題を解決する方法として、バリアトランジスタ70は有効である。つまり、バリアトランジスタ70を挿入することにより、記憶ノードSN0,SN1,SN2への書き込み動作時の内部電源電圧VBPの伝達を阻止でき、記憶ノードSN0,SN1,SN2の電位を内部電源電圧VBT程度に抑えることが可能となる。また、バリアトランジスタ70は、それ自体についても、ゲートの電位を比較的高電位の内部電源電圧VBTに保持することにより、電圧ストレスが緩和され、破壊から保護されている。さらには、バリアトランジスタ70のゲートに内部電源電圧VBTを与えることにより、「Vt落ち」という現象による読み出し信号(出力データ)の劣化をも防止できる。
なお、本実施形態の場合、読み出し動作制御順序回路33’がVBT制御信号VBTEを出力するように構成されており、そのVBT制御信号VBTEを受けることにより、上記内部電源50’が内部電源電圧VBTおよび内部電源電圧VBPを生成するようになっている。
図22は、上記した読み出し動作制御順序回路33’の構成例を示すものである。なお、本実施形態の読み出し動作制御順序回路33’は、その構成が図17に示した第5の実施形態の読み出し動作制御順序回路33とほとんど同じなので、同一部分には同一符号を付して、その詳しい説明は割愛する。すなわち、本実施形態の読み出し動作制御順序回路33’は、たとえば図22に示すように、ノア回路30i-1の出力がインバータ30i-2を介して取り出されることにより、上記VBPダイレクトドライブ信号VBPDDに代えて、VBT制御信号VBTEとして利用されるようになっている。このVBT制御信号VBTEは、たとえば図23に示すように、初段のフリップフロップFF1によって、外部入力クロックCLKの立ち上がりのタイミングで読み出し動作指示信号REが捕らえられることにより、イコライズゲート15-1,15-2,15-3を制御するイコライズ信号EQLとともに、活性状態にされる。また、このVBT制御信号VBTEは、差動アンプ制御信号SAEおよび参照電位制御信号REFEとともに、上記外部入力クロックCLKの次の、その次の、また、その次の立ち上がりのタイミングで非活性状態に戻される。
図24は、上記した内部電源50’の構成例を示すものである。なお、図20に示した内部電源50と同一部分には同一符号を付して、その詳しい説明は割愛する。すなわち、本実施形態の内部電源50’は、たとえば図24に示すように、anti−fuse記憶素子11-1,11-2,11-3にデータを書き込むのに必要な書き込み電位である高電圧(たとえば、内部電源電圧VBP=7V)を、ロジック電源(たとえば、電源電圧VDD=1.5V)から生成するための昇圧電源50aと、バリアトランジスタ70のゲートに与えられる、バリアトランジスタ70の破壊を防止するための内部電源電圧VBTを生成するための昇圧電源50bとを有してなる構成とされている。昇圧電源50aは、上記書き込み電位を発生させるための、チャージポンプ51と、内部電源電圧VBPの電位を制御する電位制御回路52と、上記チャージポンプ51へポンピングタイミングを与えるオッシレータ53と、を有して構成されている。
昇圧電源50bは、上記昇圧電源50aとほぼ同様の構成を有し、たとえば、上記内部電源電圧VBTを発生させるための、チャージポンプ51’と、内部電源電圧VBTの電位を制御する電位制御回路52’と、上記チャージポンプ51’へポンピングタイミングを与えるオッシレータ53’と、を有して構成されている。ただし、この昇圧電源50bの場合、上記オッシレータ53’のナンド回路53aの第1の入力端には、オア回路57を介して、上記書き込み動作指示信号WEと上記VBT制御信号VBTEとのオア出力が供給されるようになっている。これにより、上記VBT制御信号VBTEが“1”であるとき、上記昇圧電源50bによる内部電源電圧VBTの生成が行われる。
また、この内部電源50’は、読み出し動作時に、anti−fuse記憶素子11-1,11-2,11-3、および、そこに蓄えられたデータを破壊することなしに効率よく読み出すのに必要な読み出し電位(たとえば、VBP=1.5V)を発生するように構成されている。なお、読み出し動作時の内部電源電圧VBTは、書き込み動作時と同電位(たとえば、3V)である。
図24に示した構成の内部電源50’では、読み出し動作時に、内部電源電圧VBPとロジック電源(VDD)とを短絡して、読み出し動作に必要な読み出し電位を得るようにしている。すなわち、この内部電源50’には、さらに、短絡回路56が設けられている。この短絡回路56は、たとえば、ソースフォロア接続のN型MOSトランジスタ56a,56bと、P型MOSトランジスタ56c,56dと、N型MOSトランジスタ56e,56fと、インバータ56gとから構成されている。この短絡回路56に対しては、一方の入力端が反転入力端とされたアンド回路58を介して、上記書き込み動作指示信号WEの反転入力と上記VBT制御信号VBTEとのアンド出力が供給されるようになっている。
たとえば、上記アンド回路58の出力端は、N型MOSトランジスタ56eのゲートおよびインバータ56gの入力端に接続されている。N型MOSトランジスタ56eのソースは接地(接地電位VSSに接続)され、ドレインはP型MOSトランジスタ56cのドレインおよびP型MOSトランジスタ56dのゲートに接続されている。上記インバータ56gの出力端は、N型MOSトランジスタ56fのゲートに接続されている。N型MOSトランジスタ56fのソースは接地(接地電位VSSに接続)され、ドレインはP型MOSトランジスタ56cのゲート、P型MOSトランジスタ56dのドレイン、および、N型MOSトランジスタ56bのゲートに接続されている。N型MOSトランジスタ56bのソースはロジック電源(VDD)に接続され、ドレインはN型MOSトランジスタ56aのソースに接続されている。N型MOSトランジスタ56aのドレインは、上記昇圧電源50aの出力端に接続されている。N型MOSトランジスタ56aのゲート、および、P型MOSトランジスタ56c,56dの各ソースは、それぞれ、上記昇圧電源50bの出力端に接続されている。
一般に、N型MOSトランジスタのソースフォロア接続により短絡回路を構成すると、「Vt落ち」という現象により、ソース/ドレイン間の電位を効率的に伝達することができない。そこで、図24の短絡回路56では、ソースフォロア接続のN型MOSトランジスタ56aのゲートの制御に内部電源電圧VBTを用いることにより、「Vt落ち」という現象の発生を防いでいる。
本実施形態の場合も、上述した第5の実施形態の場合と同様に、内部電源50’が、書き込み電位の発生と停止とが書き込み動作指示信号WEの状態によって制御されるように構成されている。ゆえに、たとえ電源の瞬停または放射線の影響によって順序回路の状態が予期せぬ状態となった場合においても、内部電源50’が不用意に書き込み電位を発生するという事故を防止することができる。つまり、たとえ読み出し動作中に誤って書き込み動作指示信号WEが入力されたとしても、書き込み電位の発生を抑えることにより、データの誤書き込みを防ぐことができる。
特に、書き込み動作指示信号WEが“1”のとき、内部電源電圧VBPが書き込み電位(たとえば、7V)になると同時に、必ず、内部電源電圧VBT(たとえば、3V)が生成される。これは、内部電源電圧VBTをバリアトランジスタ70のゲートに与えることにより、高電位の内部電源電圧VBPの印加によるバリアトランジスタ70それ自体の破壊を防ぐためである。たとえば、内部電源電圧VBTが生成されず、バリアトランジスタ70のゲートの電位が“0”Vのままの状態で、内部電源電圧VBPの電位が昇圧されると、バリアトランジスタ70にはゲートとドレインとの間に高電圧ストレス(たとえば、7V)が印加され、バリアトランジスタ70が破壊される危険がある。したがって、内部電源電圧VBPが昇圧されるときには、内部電源電圧VBTも必ず昇圧されなければならない。この動作は何よりも優先され、たとえ読み出し動作中に誤って書き込み動作指示信号WEが入力された場合においても、読み出し動作をリセットするとともに、内部電源電圧VBPが昇圧されると同時に内部電源電圧VBTを昇圧させることにより、バリアトランジスタ70を含め、素子の破壊を防ぐことができる。
上記したように、上述した第5の実施形態の場合と同様に、書き込み動作指示信号WEを非活性の状態(たとえば、0V)に固定することにより、電源の瞬停および放射線の影響によって回路が誤動作して、記憶データを喪失したり、回路を構成する素子を破壊するなどという危険を回避することができる。特に、書き込み動作指示信号WEが誤って入力された場合においても、読み出し動作を即座にリセットし、安定した書き込み動作の準備状態で待機させることにより、記憶データの喪失および素子の破壊という危険を防止することができる。
また、本実施形態の構成によっても、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号WEを接地電位VSS(たとえば、0V)へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停(瞬間的な停電)が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みを防止することができる。
なお、上述した第1〜第6の実施形態においては、いずれも、誤書き込みの防止に対する要求が最も強く、また、その効果を明確に示すことができるという理由から、anti−fuse記憶素子を用いたone−time programmable メモリを例に説明した。これに限らず、不揮発性半導体記憶装置としては単体で販売される半導体チップ、たとえばNAND型フラッシュEPROM(Erasable Programmable Read Only Memory)などにとどまらず、ロジック(Logic)混載型の不揮発性半導体記憶装置においても同様の効果を発揮する。むしろ、チップ面積の制約から高性能なパワーオンリセット回路の実装が難しいLogic混載型の不揮発性半導体記憶装置において、より大きな効果を発揮する。このように、記憶素子の構成、ビット数(素子数)および実装の形態によらず、各種の不揮発性半導体記憶装置において、本実施形態の場合と同様な効果を得ることができる。
特に、複数ビット分の記憶素子を備えるメモリにおいては、書き込み動作制御組み合わせ(順序)回路を素子ごとに設ける場合に限らず、たとえば、複数の記憶素子によって共有させるように構成することも可能である。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
11,11-1,11-2,11-3…anti−fuse記憶素子、13,13-1,13-2,13-3…書き込みゲート、15,15-1,15-2,15-3…イコライズゲート、20,21a-1,21a-2,21a-3…書き込み動作制御組み合わせ回路、22a-1,22a-2,22a-3…書き込み動作制御順序回路、30,31,32,33,33’…読み出し動作制御順序回路、30a…非同期リセット端子、30a-7,30a-8…ナンド回路、70…バリアトランジスタ、FF1,FF2,FF3…フリップフロップ。