JP2010087357A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制する。
【解決手段】ヒューズ素子11のMOSトランジスタのシリサイド層47a、47bは、サイドウォール49a、49bからそれぞれ所定の間隔を隔てて不純物拡散層46a、46b上に形成するとともに、シリサイド層47dは、ゲート酸化膜43上のゲート電極44上を避けるようにしてゲート電極44上のコンタクト領域に形成する。
【選択図】 図4−1
【解決手段】ヒューズ素子11のMOSトランジスタのシリサイド層47a、47bは、サイドウォール49a、49bからそれぞれ所定の間隔を隔てて不純物拡散層46a、46b上に形成するとともに、シリサイド層47dは、ゲート酸化膜43上のゲート電極44上を避けるようにしてゲート電極44上のコンタクト領域に形成する。
【選択図】 図4−1
Description
本発明は不揮発性半導体記憶装置に関し、特に、MOSトランジスタのゲート絶縁膜を破壊することで一度だけ書き込みが可能な絶縁膜破壊型半導体記憶素子に適用して好適なものである。
一度だけ書き込みが可能な不揮発性半導体記憶装置には、MOSトランジスタをヒューズ素子として用いたものがある(非特許文献1)。この不揮発性半導体記憶装置では、情報をヒューズ素子に記憶させる場合、MOS構造のヒューズ素子に対して最大定格を超える高電圧が印加され、絶縁膜が破壊される。そして、絶縁膜破壊前のヒューズ素子にはという情報が記憶され、絶縁膜破壊後のヒューズ素子には“1”という情報が記憶される。
このような不揮発性半導体記憶装置の用途としては、例えば、DRAM、SRAM、EEPROMなどの半導体記憶装置の不良素子救済情報や、LSIを構成する様々な回路の状態を設定するための情報、あるいは各チップの識別情報などを保持するために用いられる。
このような用途では、製造工程内の試験の段階でヒューズ素子のプログラムが行われ、製品出荷後はその状態を長期間維持することが求められる。また、ヒューズ素子の製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もないとはいえないため、ヒューズ素子の信頼性に関する要求は厳しい。また、製品上の使われ方としては、電源投入時にほぼ自動的にヒューズ素子に蓄えられているデータを読み出し、各回路へ転送されるような使い方をされることが多く、ヒューズ素子に不良があった場合の救済が非常に難しく、かつ1ビットでも不良があった場合にその製品にとって致命的なことにもなりかねず、ヒューズ素子の歩留まりが製品の歩留まりに直結してしまう可能性がある。さらに、ゲート酸化膜を破壊することで情報を記憶するヒューズ素子を用いる場合は、デザインルールの微細化の進行に伴ってゲート酸化膜も薄膜化されるため、特に信頼性の保持が厳しくなる。このようなヒューズ素子としては、MOSトランジスタが標準的に用いられ、ゲート、ソースおよびドレインの各領域の表面には、抵抗を下げる目的でシリサイドが形成される。
しかしながら、ヒューズ素子としてMOSトランジスタを用いた場合、ゲート酸化膜を破壊する際のプログラム条件によっては、シリサイドを形成している金属原子が、エレクトロマイグレーションによってゲート酸化膜内に入り込む可能性がある。このような現象が起こると、ヒューズ素子の電流経路の抵抗値が、これらの金属原子の状態によって決められることになる。そして、信頼性試験での熱ストレスや電流ストレスにより、これらの金属原子の状態が影響を受けると、ヒューズ素子の抵抗値が変動し、最悪の場合は誤読み出しが起こる可能性があるという問題があった。
H. Ito et.al., "Pure CMOS One−Time Programmable Memory using Gate−Ox Anti−Fuse",Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, pp.469−472
そこで、本発明の目的は、プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制することが可能な不揮発性半導体記憶装置を提供することである。
上述した課題を解決するために、本発明の一態様によれば、ゲート酸化膜を介して半導体基板上に形成されたゲート電極と、前記ゲート電極の少なくとも一方の側に配置されるようにして前記半導体基板に形成された不純物拡散層と、前記ゲート酸化膜上の前記ゲート電極上を避けるようにして前記不純物拡散層上の少なくとも一部に形成されたシリサイド層と、前記ゲート電極と前記不純物拡散層との間に電圧を印加することで、前記ゲート酸化膜を破壊するための論理回路とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
また、本発明の一態様によれば、MOSトランジスタを用いて構成されたヒューズ素子と、前記MOSトランジスタのゲート電極と不純物拡散層との間に電圧を印加することで、前記MOSトランジスタのゲート酸化膜を破壊する内部電位発生回路と、前記ヒューズ素子に記憶されたデータを読み出すセンスアンプと、前記ゲート酸化膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、前記MOSトランジスタのゲート酸化膜が破壊されるヒューズ素子を選択する選択トランジスタとを備え、前記バリアトランジスタおよび前記選択トランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成され、前記MOSトランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成されていないことを特徴とする不揮発性半導体記憶装置を提供する。
以上説明したように、本発明によれば、プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制することが可能となる。
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図1において、不揮発性半導体記憶装置10には、ヒューズ素子11、バリアトランジスタ12、選択トランジスタ13、センスアンプ14、ヒューズデータレジスタ15、プログラム制御レジスタ16、制御ロジック17およびセレクタ18が設けられている。ここで、ヒューズ素子11は、MOSトランジスタを用いて構成することができ、このMOSトランジスタのソース、ドレインおよびウェルは共通に接続されている。バリアトランジスタ12は、ヒューズ素子11のゲート酸化膜を破壊させる電圧からセンスアンプ14を保護することができる。選択トランジスタ13は、MOSトランジスタのゲート酸化膜が破壊されるヒューズ素子11を選択することができる。センスアンプ14は、ヒューズ素子11に記憶されたデータを読み出すことができる。ヒューズデータレジスタ15は、ヒューズ素子11から読み出されたデータを記憶することができる。プログラム制御レジスタ16は、プログラム時の制御を行うプログラム制御情報を記憶することができる。制御ロジック17は、プログラム時の選択トランジスタ13の動作を制御することができる。セレクタ18は、センスアンプ14にて読み出されたヒューズ素子11のデータまたは前段のヒューズデータレジスタに記憶されているデータを選択し、自段のヒューズデータレジスタ15に出力することができる。
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図1において、不揮発性半導体記憶装置10には、ヒューズ素子11、バリアトランジスタ12、選択トランジスタ13、センスアンプ14、ヒューズデータレジスタ15、プログラム制御レジスタ16、制御ロジック17およびセレクタ18が設けられている。ここで、ヒューズ素子11は、MOSトランジスタを用いて構成することができ、このMOSトランジスタのソース、ドレインおよびウェルは共通に接続されている。バリアトランジスタ12は、ヒューズ素子11のゲート酸化膜を破壊させる電圧からセンスアンプ14を保護することができる。選択トランジスタ13は、MOSトランジスタのゲート酸化膜が破壊されるヒューズ素子11を選択することができる。センスアンプ14は、ヒューズ素子11に記憶されたデータを読み出すことができる。ヒューズデータレジスタ15は、ヒューズ素子11から読み出されたデータを記憶することができる。プログラム制御レジスタ16は、プログラム時の制御を行うプログラム制御情報を記憶することができる。制御ロジック17は、プログラム時の選択トランジスタ13の動作を制御することができる。セレクタ18は、センスアンプ14にて読み出されたヒューズ素子11のデータまたは前段のヒューズデータレジスタに記憶されているデータを選択し、自段のヒューズデータレジスタ15に出力することができる。
ここで、バリアトランジスタ12、選択トランジスタ13、センスアンプ14、ヒューズデータレジスタ15、プログラム制御レジスタ16、制御ロジック17およびセレクタ18に用いられているMOSトランジスタでは、コンタクト抵抗などを低減させるために、このMOSトランジスタのゲート電極や不純物拡散層上にはシリサイド層を形成することができる。また、ヒューズ素子11のMOSトランジスタのゲート電極や不純物拡散層上には、シリサイド層を形成しないようにすることができる。あるいは、ヒューズ素子11のMOSトランジスタのゲート酸化膜上のゲート電極上を避けるようにして、不純物拡散層上の少なくとも一部にシリサイド層を形成するようにしてもよい。
そして、ヒューズ素子11のMOSトランジスタのゲートは、バリアトランジスタ12のドレインに接続され、バリアトランジスタ12のソースは、選択トランジスタ13のドレインおよびセンスアンプ14の入力端子に接続されている。また、センスアンプ14の出力端子は、セレクタ18の一方の入力端子に接続され、セレクタ18の他方の入力端子は、前段のヒューズデータレジスタの出力端子に接続され、セレクタ18の出力端子は、ヒューズデータレジスタ15の入力端子に接続され、ヒューズデータレジスタ15の出力端子は、次段のヒューズデータレジスタの入力端子および制御ロジック17の一方の入力端子に接続されている。また、プログラム制御レジスタ16の入力端子は、前段のプログラム制御レジスタに接続され、プログラム制御レジスタ16の出力端子は、前段のプログラム制御レジスタの入力端子および制御ロジック17の他方の入力端子に接続され、制御ロジック17の出力端子は、選択トランジスタ13のゲートに接続されている。
そして、ヒューズ素子11のMOSトランジスタのゲート酸化膜が破壊される前は、ヒューズ素子11には‘0’というデータが保持される。そして、ヒューズ素子11に‘1’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ16にプログラム制御情報が転送される。
また、プログラム電圧VBPがヒューズ素子11の基板側に印加されるとともに、バリア電圧VBTが、バリアトランジスタ12のゲートに印加される。ここで、ヒューズ素子11のゲート側は、ヒューズ素子11のMOSトランジスタのゲート酸化膜が破壊されない程度の電位に予め充電される。
そして、制御ロジック17は、ヒューズデータレジスタ15に保持されたヒューズ素子11のデータやプログラム制御レジスタ16に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック17は、プログラムを行う時には、選択トランジスタ13のゲートの電位をハイレベルにし、選択トランジスタ13をオンさせることで、ヒューズ素子11のゲートの電位を低電位VSSに引き下げる。この結果、ヒューズ素子11のMOSトランジスタのゲート酸化膜には、ゲート酸化膜が破壊される程度の高電圧が印加され、そのゲート酸化膜が破壊されることで、ヒューズ素子11に‘1’というデータが書き込まれる。
そして、ヒューズ素子11に‘1’というデータが書き込まれると、選択トランジスタ13をオフしてヒューズ素子11に高電圧が印加されるのを中止する。
次に、ヒューズ素子11からデータを読み出す場合、プログラム電圧VBPおよびバリア電圧VBTは、読み出しに適した電圧に設定される。例えば、プログラム電圧VBPは電源電圧VDD、バリア電圧VBTは電源電圧VDDの2倍程度の電圧に設定される。また、センスアンプ14の入力端子は、低電位VSSになるように一旦放電されてから、一定の時間だけ待機される。この間において、ヒューズ素子11に‘0’というデータが書き込まれている場合、センスアンプ14の入力端子の電位は、低電位VSSに維持される。一方、ヒューズ素子11に‘1’というデータが書き込まれている場合、センスアンプ14の入力端子には、ヒューズ素子11の破壊されたゲート酸化膜を介して電荷が充電され、センスアンプ14の入力端子の電位が上昇する。そして、センスアンプ14において、これらの電位差から、ヒューズ素子11のデータが‘0’であるか‘1’であるかが判定され、センスアンプ14自身にラッチされる。
そして、センスアンプ14にラッチされたデータは、ヒューズデータレジスタ15に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。
そして、センスアンプ14にラッチされたデータは、ヒューズデータレジスタ15に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。
このような不揮発性半導体記憶装置10を複数段に渡ってシリアルに接続することにより、ヒューズマクロブロックが構成される。
ここで、ヒューズ素子11のMOSトランジスタのゲート電極や不純物拡散層上にはシリサイド層を形成しないようにすることにより、プログラム時にヒューズ素子11のMOSトランジスタのゲート酸化膜にゲート電極を介して高電圧が印加された場合においても、シリサイド層に含まれる金属原子がゲート酸化膜に侵入するのを抑制することができる。このため、ヒューズ素子11の電流経路の抵抗値が、シリサイド層に含まれる金属原子の状態によって変動するのを抑制することができ、信頼性試験での熱ストレスや電流ストレスを受けた場合においても、誤読み出しが起こるのを防止することができる。
図2は、図1の不揮発性半導体記憶装置を用いて構成されたヒューズマクロブロックの概略構成を示すブロック図である。
図2において、ヒューズマクロブロック20には、内部電位発生回路21、ヒューズブロック22および論理回路23が設けられ、ヒューズブロック22には、不揮発性半導体記憶装置10および制御ロジック24が設けられている。
図2において、ヒューズマクロブロック20には、内部電位発生回路21、ヒューズブロック22および論理回路23が設けられ、ヒューズブロック22には、不揮発性半導体記憶装置10および制御ロジック24が設けられている。
ここで、内部電位発生回路21は、図1のヒューズ素子11に印加されるプログラム電圧VBPやバリアトランジスタ12に印加されるバリア電圧VBTなどを発生することができる。ヒューズブロック22は、図1の不揮発性半導体記憶装置10をシリアルに接続して構成され、これらの不揮発性半導体記憶装置10を制御する制御ロジック24が設けられている。ここで、各ヒューズブロック22は、例えば、64ビット分の不揮発性半導体記憶装置10をシリアルに接続して構成し、ヒューズブロック22は、例えば、16段シリアルに接続することで、64×16=1024ビットのレジスタチェーンを構成することができる。
また、論理回路23は、クロック信号CLKに同期してプログラム用データSIをヒューズブロック22にシリアルに入力するとともに、ヒューズブロック22から読み出したデータSOをシリアルに出力することができる。また、論理回路23は、制御信号CSに基づいて、不揮発性半導体記憶装置10の書き込みや読み出しの制御を行うことができる。
また、論理回路23は、クロック信号CLKに同期してプログラム用データSIをヒューズブロック22にシリアルに入力するとともに、ヒューズブロック22から読み出したデータSOをシリアルに出力することができる。また、論理回路23は、制御信号CSに基づいて、不揮発性半導体記憶装置10の書き込みや読み出しの制御を行うことができる。
このようなヒューズマクロブロック20では、図1のセンスアンプ14や制御ロジック17が不揮発性半導体記憶装置10ごとに設けられるため、広範囲な条件で安定して動作する記憶装置の設計を容易化することができる。
図3−1および図3−2は、図1のバリアトランジスタ12、選択トランジスタ13、センスアンプ14、ヒューズデータレジスタ15、プログラム制御レジスタ16、制御ロジック17およびセレクタ18に用いられているMOSトランジスタの概略構成を示す断面図および平面図である。
図3−1および図3−2において、ウェルが形成された半導体基板31には、素子分離領域32が形成されている。なお、半導体基板31の材質はSiに限定されることなく、例えば、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe、GaInAsPなどの中から選択するようにしてもよい。また、素子分離領域32は、STI構造を用いてもよいし、LOCOS構造を用いてもよい。
図3−1および図3−2において、ウェルが形成された半導体基板31には、素子分離領域32が形成されている。なお、半導体基板31の材質はSiに限定されることなく、例えば、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe、GaInAsPなどの中から選択するようにしてもよい。また、素子分離領域32は、STI構造を用いてもよいし、LOCOS構造を用いてもよい。
そして、素子分離領域32にて分離された半導体基板31上のアクティブ領域には、ゲート酸化膜33を介してゲート電極34が形成され、ゲート電極34の側壁には、サイドウォール39a、39bが形成されている。なお、ゲート電極34の材料としては、例えば、多結晶シリコンを用いることができ、サイドウォール39a、39bの材料としては、例えば、シリコン酸化膜あるいはPSG膜やBPSG膜を用いることができる。
そして、ゲート電極34下の半導体基板31に形成されるチャネル領域の両側には、LDD層35a、35bをそれぞれ介して不純物拡散層36a、36bがそれぞれ形成されている。また、不純物拡散層36bの横には、素子分離領域32を介して不純物拡散層36cが形成され、不純物拡散層36a〜36c上には、シリサイド層37a〜37cがそれぞれ形成されるとともに、ゲート電極34上には、シリサイド層37dが形成されている。
そして、不純物拡散層36a〜36c上には、シリサイド層37a〜37cをそれぞれ介して不純物拡散層36a〜36cとそれぞれ電気的に接続されたコンタクト電極38a〜38cが形成されるとともに、ゲート電極34上には、シリサイド層37dを介してゲート電極34と電気的に接続されたコンタクト電極38dが形成されている。ここで、コンタクト電極38a〜38cは互いに電気的に接続することができる。
なお、不純物拡散層36a、36bの導電型と、半導体基板31に形成されたウェルの導電型とは、互いに異なるように設定し、不純物拡散層36cの導電型と、半導体基板31に形成されたウェルの導電型とは、互いに等しくなるように設定することができる。例えば、不純物拡散層36a、36bの導電型はN型、不純物拡散層36cおよび半導体基板31に形成されたウェルの導電型はP型に設定してもよいし、不純物拡散層36a、36bの導電型はP型、不純物拡散層36cおよび半導体基板31に形成されたウェルの導電型はN型に設定してもよい。また、シリサイド形成用の金属としては、例えば、Ni、Co、W、Moなどを用いることができる。
ここで、図1のバリアトランジスタ12、選択トランジスタ13、センスアンプ14、ヒューズデータレジスタ15、プログラム制御レジスタ16、制御ロジック17およびセレクタ18に用いられているMOSトランジスタでは、図3−1および図3−2の構成を用いることで、コンタクト抵抗などを低減させることができる。
図4−1および図4−2は、図1の不揮発性半導体記憶装置に用いられるヒューズ素子11の概略構成を示す断面図および平面図である。
図4−1および図4−2において、ウェルが形成された半導体基板41には、素子分離領域42が形成されている。そして、素子分離領域42にて分離された半導体基板41上のアクティブ領域には、ゲート酸化膜43を介してゲート電極44が形成され、ゲート電極44の側壁には、サイドウォール49a、49bが形成されている。
図4−1および図4−2において、ウェルが形成された半導体基板41には、素子分離領域42が形成されている。そして、素子分離領域42にて分離された半導体基板41上のアクティブ領域には、ゲート酸化膜43を介してゲート電極44が形成され、ゲート電極44の側壁には、サイドウォール49a、49bが形成されている。
そして、ゲート電極44下の半導体基板41に形成されるチャネル領域の両側には、LDD層45a、45bをそれぞれ介して不純物拡散層46a、46bがそれぞれ形成されている。また、不純物拡散層46bの横には、素子分離領域42を介して不純物拡散層46cが形成され、不純物拡散層46a〜46c上には、シリサイド層47a〜47cがそれぞれ形成されるとともに、ゲート電極44上には、シリサイド層47dが形成されている。
ここで、シリサイド層47a、47bは、サイドウォール49a、49bからそれぞれ所定の間隔を隔てて不純物拡散層46a、46b上に形成するとともに、シリサイド層47dは、ゲート酸化膜43上のゲート電極44上を避けるようにしてゲート電極44上のコンタクト領域に形成することができる。
そして、不純物拡散層46a〜46c上には、シリサイド層47a〜47cをそれぞれ介して不純物拡散層46a〜46cとそれぞれ電気的に接続されたコンタクト電極48a〜48cが形成されるとともに、ゲート電極44上には、シリサイド層47dを介してゲート電極44と電気的に接続されたコンタクト電極48dが形成されている。ここで、コンタクト電極48a〜48cは互いに電気的に接続することができる。
そして、不純物拡散層46a〜46c上には、シリサイド層47a〜47cをそれぞれ介して不純物拡散層46a〜46cとそれぞれ電気的に接続されたコンタクト電極48a〜48cが形成されるとともに、ゲート電極44上には、シリサイド層47dを介してゲート電極44と電気的に接続されたコンタクト電極48dが形成されている。ここで、コンタクト電極48a〜48cは互いに電気的に接続することができる。
なお、不純物拡散層46a、46bの導電型はN型、不純物拡散層46cおよび半導体基板41に形成されたウェルの導電型はP型に設定してもよいし、不純物拡散層46a、46bの導電型はP型、不純物拡散層46cおよび半導体基板41に形成されたウェルの導電型はN型に設定してもよい。
ここで、図1のヒューズ素子11のMOSトランジスタでは、図4−1および図4−2の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層37a〜37dに含まれる金属原子がゲート酸化膜43に侵入するのを抑制することができ、ヒューズ素子11の電流経路の抵抗値が、シリサイド層37a〜37dに含まれる金属原子の状態によって変動するのを抑制することができる。
なお、ゲート酸化膜43上のゲート電極44上を避けるようにしてゲート電極44上の一部にシリサイド層47dを形成する方法としては、例えば、図3−1および図3−2のシリサイド層37dをゲート電極34上の全面に形成した後に、ゲート酸化膜33上のゲート電極34上のシリサイド層37dを選択的にエッチング除去するようにしてもよいし、シリサイド形成用の金属膜をゲート電極44上に形成する前に、シリコン酸化膜やシリコン窒化膜などのシリサイド防止膜をゲート酸化膜43上のゲート電極44に形成し、それからシリサイド化を行うようにしてもよい。
(第2実施形態)
図5−1および図5−2は、本発明の第2実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図5−1および図5−2において、ウェルが形成された半導体基板51には、素子分離領域52が形成されている。そして、素子分離領域52にて分離された半導体基板51上のアクティブ領域には、ゲート酸化膜53を介してゲート電極54が形成され、ゲート電極54の一方の側壁には、サイドウォール59が形成されるとともに、ゲート電極54の他方の側壁は素子分離領域52上にかかるように配置されている。
図5−1および図5−2は、本発明の第2実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図5−1および図5−2において、ウェルが形成された半導体基板51には、素子分離領域52が形成されている。そして、素子分離領域52にて分離された半導体基板51上のアクティブ領域には、ゲート酸化膜53を介してゲート電極54が形成され、ゲート電極54の一方の側壁には、サイドウォール59が形成されるとともに、ゲート電極54の他方の側壁は素子分離領域52上にかかるように配置されている。
そして、ゲート電極44下の半導体基板41に形成されるチャネル領域の一方の側には、LDD層55を介して不純物拡散層56aが形成されている。また、ゲート電極44下の半導体基板41に形成されるチャネル領域の他方の側には、素子分離領域52を介して不純物拡散層56cが形成され、不純物拡散層56a、56c上には、シリサイド層57a、57cがそれぞれ形成されるとともに、ゲート電極54上には、シリサイド層57dが形成されている。
ここで、シリサイド層57aは、サイドウォール59aから所定の間隔を隔てて不純物拡散層56a上に形成するとともに、シリサイド層57dは、ゲート酸化膜53上のゲート電極54上を避けるようにしてゲート電極54上のコンタクト領域に形成することができる。
ここで、シリサイド層57aは、サイドウォール59aから所定の間隔を隔てて不純物拡散層56a上に形成するとともに、シリサイド層57dは、ゲート酸化膜53上のゲート電極54上を避けるようにしてゲート電極54上のコンタクト領域に形成することができる。
そして、不純物拡散層56a、56c上には、シリサイド層57a、57cをそれぞれ介して不純物拡散層56a、56cとそれぞれ電気的に接続されたコンタクト電極58a、58cが形成されるとともに、ゲート電極54上には、シリサイド層57dを介してゲート電極54と電気的に接続されたコンタクト電極58dが形成されている。ここで、コンタクト電極58a、58cは互いに電気的に接続することができる。
なお、不純物拡散層56aの導電型はN型、不純物拡散層56cおよび半導体基板51に形成されたウェルの導電型はP型に設定してもよいし、不純物拡散層56aの導電型はP型、不純物拡散層56cおよび半導体基板51に形成されたウェルの導電型はN型に設定してもよい。
ここで、図1のヒューズ素子11のMOSトランジスタとして、図5−1および図5−2の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層57a、57c、57dに含まれる金属原子がゲート酸化膜53に侵入するのを抑制することが可能となるとともに、MOSトランジスタのソースまたはドレインの片方の領域を除去することができ、セル面積の縮小化を図りつつ、ヒューズ素子11の電流経路の抵抗値が、シリサイド層57a、57c、57dに含まれる金属原子の状態によって変動するのを抑制することができる。
(第3実施形態)
図6は、本発明の第3実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図6において、この不揮発性半導体記憶装置には、図1のヒューズ素子11の代わりにヒューズ素子19が設けられている。そして、このヒューズ素子19としては、MOSトランジスタの代わりにキャパシタが用いられている。
図6は、本発明の第3実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図6において、この不揮発性半導体記憶装置には、図1のヒューズ素子11の代わりにヒューズ素子19が設けられている。そして、このヒューズ素子19としては、MOSトランジスタの代わりにキャパシタが用いられている。
ここで、ヒューズ素子19として、MOSトランジスタの代わりにキャパシタを用いることで、MOSトランジスタのソース層およびドレイン層に接続されるコンタクト電極を形成する必要がなくなり、セル面積を小さくすることがでる。
図7−1および図7−2は、図6の不揮発性半導体記憶装置に用いられるヒューズ素子18の概略構成を示す断面図および平面図である。
図7−1および図7−2において、ウェルが形成された半導体基板61には、素子分離領域62が形成されている。そして、素子分離領域62にて分離された半導体基板61上のアクティブ領域には、ゲート酸化膜63を介してゲート電極64が形成され、ゲート電極64の側壁には、サイドウォール69a、69bが形成されている。
図7−1および図7−2において、ウェルが形成された半導体基板61には、素子分離領域62が形成されている。そして、素子分離領域62にて分離された半導体基板61上のアクティブ領域には、ゲート酸化膜63を介してゲート電極64が形成され、ゲート電極64の側壁には、サイドウォール69a、69bが形成されている。
そして、ゲート電極64下の半導体基板61に形成されるチャネル領域の両側には、LDD層65a、65bをそれぞれ介して不純物拡散層66a、66bがそれぞれ形成されている。また、不純物拡散層66bの横には、素子分離領域62を介して不純物拡散層66cが形成され、不純物拡散層66a〜66c上には、シリサイド層67a〜67cがそれぞれ形成されるとともに、ゲート電極64上には、シリサイド層67dが形成されている。
ここで、シリサイド層67a、67bは、サイドウォール69a、69bからそれぞれ所定の間隔を隔てて不純物拡散層66a、66b上に形成するとともに、シリサイド層67dは、ゲート酸化膜63上のゲート電極64上を避けるようにしてゲート電極64上のコンタクト領域に形成することができる。
そして、不純物拡散層66c上には、シリサイド層67cを介して不純物拡散層66cと電気的に接続されたコンタクト電極68cが形成されるとともに、ゲート電極64上には、シリサイド層67dを介してゲート電極64と電気的に接続されたコンタクト電極68dが形成されている。
そして、不純物拡散層66c上には、シリサイド層67cを介して不純物拡散層66cと電気的に接続されたコンタクト電極68cが形成されるとともに、ゲート電極64上には、シリサイド層67dを介してゲート電極64と電気的に接続されたコンタクト電極68dが形成されている。
ここで、不純物拡散層66a〜66cの導電型と、半導体基板61に形成されたウェルの導電型とは、互いに等しくなるように設定することができる。例えば、不純物拡散層66a〜66cおよび半導体基板61に形成されたウェルの導電型はP型に設定してもよいし、不純物拡散層66a〜66cおよび半導体基板61に形成されたウェルの導電型はN型に設定してもよい。
ここで、図6のヒューズ素子19では、図7−1および図7−2の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層67a〜67dに含まれる金属原子がゲート酸化膜63に侵入するのを抑制することが可能となるとともに、不純物拡散層66a、66b上のコンタクト電極を不要とすることができ、セル面積の縮小化を図りつつ、ヒューズ素子19の電流経路の抵抗値が、シリサイド層67a〜67dに含まれる金属原子の状態によって変動するのを抑制することができる。
(第4実施形態)
図8−1および図8−2は、本発明の第4実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図8−1および図8−2において、ウェルが形成された半導体基板71には、素子分離領域72が形成されている。そして、素子分離領域72にて分離された半導体基板71上のアクティブ領域には、ゲート酸化膜73を介してゲート電極74が形成され、ゲート電極74の側壁には、サイドウォール79a、79bが形成されている。
図8−1および図8−2は、本発明の第4実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図8−1および図8−2において、ウェルが形成された半導体基板71には、素子分離領域72が形成されている。そして、素子分離領域72にて分離された半導体基板71上のアクティブ領域には、ゲート酸化膜73を介してゲート電極74が形成され、ゲート電極74の側壁には、サイドウォール79a、79bが形成されている。
そして、ゲート電極74下の半導体基板71に形成されるチャネル領域の両側には、LDD層75a、75bをそれぞれ介して不純物拡散層76a、76bがそれぞれ形成されている。また、不純物拡散層76bの横には、素子分離領域72を介して不純物拡散層76cが形成され、不純物拡散層76c上には、シリサイド層77cが形成されるとともに、ゲート電極74上には、シリサイド層77dが形成されている。ここで、シリサイド層77dは、ゲート酸化膜73上のゲート電極74上を避けるようにしてゲート電極74上のコンタクト領域に形成することができる。
そして、不純物拡散層76c上には、シリサイド層77cを介して不純物拡散層76cと電気的に接続されたコンタクト電極78cが形成されるとともに、ゲート電極74上には、シリサイド層77dを介してゲート電極74と電気的に接続されたコンタクト電極78dが形成されている。
なお、不純物拡散層76a〜76cおよび半導体基板71に形成されたウェルの導電型はP型に共通に設定してもよいし、不純物拡散層76a〜76cおよび半導体基板71に形成されたウェルの導電型はN型に共通に設定してもよい。
ここで、図6のヒューズ素子19では、図8−1および図8−2の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層77c、77dに含まれる金属原子がゲート酸化膜73に侵入するのを抑制することが可能となるとともに、不純物拡散層76a、76b上のシリサイド層およびコンタクト電極を不要とすることができ、セル面積の縮小化を図りつつ、ヒューズ素子19の電流経路の抵抗値が、シリサイド層77c、77dに含まれる金属原子の状態によって変動するのを抑制することができる。
(第5実施形態)
図9−1および図9−2は、本発明の第5実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図9−1および図9−2において、ウェルが形成された半導体基板81には、素子分離領域82が形成されている。そして、素子分離領域82にて分離された半導体基板81上のアクティブ領域には、ゲート酸化膜83を介してゲート電極84が形成され、ゲート電極84の側壁には、サイドウォール89a、89bが形成されている。
図9−1および図9−2は、本発明の第5実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図9−1および図9−2において、ウェルが形成された半導体基板81には、素子分離領域82が形成されている。そして、素子分離領域82にて分離された半導体基板81上のアクティブ領域には、ゲート酸化膜83を介してゲート電極84が形成され、ゲート電極84の側壁には、サイドウォール89a、89bが形成されている。
そして、ゲート電極84下の半導体基板81に形成されるチャネル領域の両側には、LDD層85a、85bをそれぞれ介して不純物拡散層86a、86bがそれぞれ形成されている。また、不純物拡散層86b上には、シリサイド層87bが形成されるとともに、ゲート電極84上には、シリサイド層87dが形成されている。ここで、シリサイド層87dは、ゲート酸化膜83上のゲート電極84上を避けるようにしてゲート電極84上のコンタクト領域に形成することができる。
そして、不純物拡散層86b上には、シリサイド層87bを介して不純物拡散層86bと電気的に接続されたコンタクト電極88bが形成されるとともに、ゲート電極84上には、シリサイド層87dを介してゲート電極84と電気的に接続されたコンタクト電極88dが形成されている。
なお、不純物拡散層86a、86bおよび半導体基板81に形成されたウェルの導電型はP型に共通に設定してもよいし、不純物拡散層86a、86bおよび半導体基板81に形成されたウェルの導電型はN型に共通に設定してもよい。
ここで、図6のヒューズ素子19では、図9−1および図9−2の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層87b、87dに含まれる金属原子がゲート酸化膜83に侵入するのを抑制することが可能となるとともに、半導体基板81に形成されたウェルに接続される不純物拡散層を個別に設ける必要がなくなり、セル面積の縮小化を図りつつ、ヒューズ素子19の電流経路の抵抗値が、シリサイド層87b、87dに含まれる金属原子の状態によって変動するのを抑制することができる。
(第6実施形態)
図10−1および図10−2は、本発明の第6実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図10−1および図10−2において、ウェルが形成された半導体基板91には、素子分離領域92が形成されている。そして、素子分離領域92にて分離された半導体基板81上のアクティブ領域には、ゲート酸化膜93を介してゲート電極94が形成され、ゲート電極94の側壁には、サイドウォール99a、99bが形成されるとともに、ゲート電極94の一方の側壁は素子分離領域92上にかかるように配置されている。
図10−1および図10−2は、本発明の第6実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図10−1および図10−2において、ウェルが形成された半導体基板91には、素子分離領域92が形成されている。そして、素子分離領域92にて分離された半導体基板81上のアクティブ領域には、ゲート酸化膜93を介してゲート電極94が形成され、ゲート電極94の側壁には、サイドウォール99a、99bが形成されるとともに、ゲート電極94の一方の側壁は素子分離領域92上にかかるように配置されている。
そして、ゲート電極94下の半導体基板91に形成されるチャネル領域の一方の側には、素子分離領域92が配置されるとともに、ゲート電極94下の半導体基板91に形成されるチャネル領域の他方の側には、LDD層95を介して不純物拡散層96が形成されている。また、不純物拡散層96上には、サイドウォール99bから所定の間隔を隔ててシリサイド層97bが形成されるとともに、ゲート電極94上には、シリサイド層97dが形成されている。ここで、シリサイド層97dは、ゲート酸化膜93上のゲート電極94上を避けるようにしてゲート電極94上のコンタクト領域に形成することができる。
そして、不純物拡散層96上には、シリサイド層97bを介して不純物拡散層96と電気的に接続されたコンタクト電極98bが形成されるとともに、ゲート電極94上には、シリサイド層97dを介してゲート電極94と電気的に接続されたコンタクト電極98dが形成されている。
なお、不純物拡散層96および半導体基板91に形成されたウェルの導電型はP型に共通に設定してもよいし、不純物拡散層96および半導体基板91に形成されたウェルの導電型はN型に共通に設定してもよい。
ここで、図6のヒューズ素子19では、図10−1および図10−2の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層97b、97dに含まれる金属原子がゲート酸化膜93に侵入するのを抑制することが可能となるとともに、ゲート電極94の一方の側に不純物拡散層を形成する必要がなくなり、セル面積の縮小化を図りつつ、ヒューズ素子19の電流経路の抵抗値が、シリサイド層97b、97dに含まれる金属原子の状態によって変動するのを抑制することができる。
10 不揮発性半導体記憶装置、11、19 ヒューズ素子、12 バリアトランジスタ、13 選択トランジスタ、14 センスアンプ、15 ヒューズデータレジスタ、16 プログラム制御レジスタ、17、24 制御ロジック、18 セレクタ、20 ヒューズマクロブロック、21 内部電位発生回路、22 ヒューズブロック、23 論理回路、31、41、51、61、71、81、91 半導体基板、32、42、52、62、72、82、92 素子分離領域、33、43、53、63、73、83、93 ゲート酸化膜、34、44、54、64、74、84、94 ゲート電極、35a、35b、45a、45b、55、65a、65b、75a、75b、85a、85b、95 LDD層、36a〜36c、46a〜46c、56a、56c、66a〜66c、76a〜76c、86a、86b、96 不純物拡散層、37a〜37d、47a〜47d、57a、57c、57d、67a〜67d、77c、78c、87b、87d、97b、97d シリサイド層、38a〜38d、48a〜48d、58a、58c、58d、68c、68d、78c、78d、88b、88d、98b、98d コンタクト電極、39a、39b、49a、49b、59、69a、69b、79a、79b、89a、89b、99a、99b サイドウォール
Claims (5)
- ゲート酸化膜を介して半導体基板上に形成されたゲート電極と、
前記ゲート電極の少なくとも一方の側に配置されるようにして前記半導体基板に形成された不純物拡散層と、
前記ゲート酸化膜上の前記ゲート電極上を避けるようにして前記不純物拡散層上の少なくとも一部に形成されたシリサイド層と、
前記ゲート電極と前記不純物拡散層との間に電圧を印加することで、前記ゲート酸化膜を破壊するための論理回路とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記シリサイド層は、前記ゲート電極上を避けるようにして前記ゲート電極上のコンタクト領域に形成されるとともに、前記ゲート電極の両脇を避けるようにして前記不純物拡散層上のコンタクト領域に形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記不純物拡散層は、前記ゲート電極の片側にのみ形成され、前記シリサイド層は、前記ゲート電極上を避けるようにして前記ゲート電極上のコンタクト領域に形成されるとともに、前記不純物拡散層上のコンタクト領域に形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記ゲート酸化膜は、前記不純物拡散層と同一の導電型のウェル上に形成されていることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
- MOSトランジスタを用いて構成されたヒューズ素子と、
前記MOSトランジスタのゲート電極と不純物拡散層との間に電圧を印加することで、前記MOSトランジスタのゲート酸化膜を破壊する内部電位発生回路と、
前記ヒューズ素子に記憶されたデータを読み出すセンスアンプと、
前記ゲート酸化膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、
前記MOSトランジスタのゲート酸化膜が破壊されるヒューズ素子を選択する選択トランジスタとを備え、
前記バリアトランジスタおよび前記選択トランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成され、前記MOSトランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成されていないことを特徴とする不揮発性半導体記憶装置。
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