JP2008090895A

JP2008090895A - 半導体記憶装置

Info

Publication number: JP2008090895A
Application number: JP2006268807A
Authority: JP
Inventors: Toshimasa Namegawa; 敏正行川; Hiroaki Nakano; 浩明中野; Hiroshi Ito; 洋伊藤; Osamu Wada; 修和田; Atsushi Nakayama; 篤中山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2008-04-17
Also published as: US20080080295A1

Abstract

【課題】本発明は、混載型の不揮発性メモリにおいて、保持データの有無にともなう電気特性の変化が微小であっても、保持データを高速に読み出すことができるようにする。
【解決手段】たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。参照ビット線と読み出し対象となるアンチヒューズ素子が接続された通常のビット線とをそれぞれ高電位にプリチャージした後、通常のビット線からはある電流量によって電荷を引き抜き始めると同時に、参照ビット線からは通常のビット線よりも若干小さい電流量で電荷を引き抜き始める。どちらのビット線の電位が先に参照電位よりも低くなったかによって、アンチヒューズ素子に実際に記憶されているデータを読み出す構成とされている。
【選択図】図１

Description

本発明は、半導体記憶装置に関するもので、たとえば、自己タイミング制御センスアンプを備えた混載型の不揮発性メモリに関する。

近年、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｓｓｅｓｓＭｅｍｏｒｙ）またはＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のリダンダンシ情報を蓄える用途、アナログ回路の特性を調整するための制御情報を記憶する用途、情報暗号化のための暗号キーを保持する用途、もしくは、チップを識別するための識別情報を管理する用途などでの使用を目的として、混載型の不揮発性メモリと呼ばれる、半導体集積回路チップ上に実装することが可能な不揮発性メモリが求められている。

現在、これらの用途向けには、ＯＴＰ（ＯｎｅＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅ）メモリと呼ばれる、一度だけデータを書き込むことができる不揮発性メモリが提案されている（たとえば、非特許文献１参照）。ＯＴＰメモリには、配線材料の組成を変えて電気抵抗（値）を不可逆的に変化させることによりデータを蓄える電流ヒューズ素子（ｅ−Ｆｕｓｅ素子）を記憶素子として利用するもの、あるいは、普通のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタ素子を記憶素子として利用し、そのゲート絶縁膜を破壊して絶縁抵抗を不可逆的に変化させることによってデータを蓄えるアンチヒューズ素子を利用したものなどがある。

また、上記の用途には、ＭＴＰ（ＭａｎｙＴｉｍｅｓＰｒｏｇｒａｍｍａｂｌｅ）メモリと呼ばれる、数回だけデータを書き込むことができる不揮発性メモリを利用することも可能である。ＭＴＰメモリには、普通のＭＯＳ構造のトランジスタ素子を記憶素子として利用し、そのゲート配線をフローティング状態（フローティングゲート）にしてホットエレクトロンまたはトンネル現象による電荷の注入に応じて、トランジスタしきい値電圧を変化させることによってデータを記録するＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、または、強誘電体を絶縁膜としてキャパシタ構造を作り、その強誘電体を電圧の印加に応じて自発分極させてキャパシタの容量を変化させることによりデータを記録するＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｓｓｅｓｓＭｅｍｏｒｙ）などが存在する。

ところで、これらの多くの不揮発性メモリは、その記憶素子を構成する材料の物性を変化させることなどにより、データを保持するようになっている。ところが、その保持データの有無にともなう電気特性の変化、たとえば抵抗の変化または容量の変化または電圧の変化などが小さく、読み出し時に得られる電気信号が微小であるという弱点がある。

具体的には、たとえば、アンチヒューズ素子の場合、ゲート絶縁膜を破壊することによってデータを蓄えるようになっており、その破壊の有無による出力電流（電気信号）の差は、最悪の場合、１μＡ程である。これに対して、代表的な揮発性メモリであるＳＲＡＭでは、フリップフロップ回路の電位状態によってデータを保持するようになっており、その出力電流の差は５０μＡ程であり、その差は大きい。

さらに、高集積度メモリ、アナログ回路、および、高速論理回路などとともに、同一チップ上に搭載することが求められる混載型の不揮発性メモリにおいては、製造コスト削減のため、記憶素子を形成するための専用の工程が省略される場合が多い。この場合、データ保持時間および読み出し電流量などといった、記憶素子の電気特性が著しく低下する。たとえば、フローティングゲートに電荷を蓄えることによってデータを保持するＥＰＲＯＭにおいて、汎用の不揮発性メモリと混載型の不揮発性メモリとを比較すると、その電気特性の差は明らかである。特に、ＮＡＮＤ型フラッシュ（ｆｌａｓｈ）と呼ばれる汎用の不揮発性メモリでは、フローティングゲートとコントロールゲートとをスタック構造とするなど、素子構造の最適化および製造工程の最適化により、フローティングゲートに蓄えられた電荷の有無によるトランジスタしきい値電圧の変化量は１Ｖにまで達する。これに対して、ＭＴＰメモリのような混載型の不揮発性メモリでは、そのような最適化がされていないため、寄生容量が増加するなどの影響により、トランジスタしきい値電圧の変化量は上記した汎用の不揮発メモリと比べて半分（０．５Ｖ）以下となる。

これまで説明したように、混載型の不揮発性メモリは、記憶素子から読み出される電気信号が微弱（微小）であるため、小さな出力電流を高精度に増幅して、データを読み出すための技術が不可欠である。その手段として、高精度のアナログ増幅器を利用する方法が考えられる。しかし、その際にも混載型の不揮発性メモリは特有の制約を受けることになる。

一般に、高精度のアナログ増幅器は、その回路規模が大きい。そのため、占有面積が大きくなるという問題がある。また、アナログ回路用に特殊な素子を必要とするようでは、製造工程が複雑になり、製造コストが高騰するという問題が生じる。このような、面積コストの上昇または製造コストの上昇をともなうアナログ増幅器は、混載型の不揮発性メモリでは受け入れられない。

また、通常、小さな出力電流を高精度に増幅するためには、増幅器を構成する素子の特性バラツキを小さく抑える必要がある。そのためには、増幅器を構成する素子のサイズを大きくするという手段が有効であるが、それにともなって、増幅器の内部インピーダンスが高くなるという問題が生じる。つまり、増幅器は高精度になるほど、その動作速度は遅くなる。そこで、増幅器に大電流を流すことによって高速化を図ることが考えられるが、集積度が高いメモリデバイスではノイズの増大が問題となる。したがって、混載型の不揮発性メモリに対して、そのような対策を講じることは難しい。

このように、小さな出力電流しか得られない混載型の不揮発性メモリの場合には、読み出し速度が非常に遅いという問題があった。
Ｈ．Ｉｔｏｅｔａｌ．，"ＰｕｒｅＣＭＯＳＯｎｅ−ｔｉｍｅＰｒｏｇｒａｍｍａｂｌｅＭｅｍｏｒｙｕｓｉｎｇＧａｔｅ−ＯｘＡｎｔｉ−ｆｕｓｅ"，ＰｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅＩＥＥＥ２００４ＣｕｓｔｏｍＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，ｐｐ．４６９−４７２

本発明は、上記の問題点を解決すべくなされたもので、その目的は、保持データの有無にともなう電気特性の変化が微小であっても、保持データを高速に読み出すことが可能な半導体記憶装置を提供することにある。

本願発明の一態様によれば、行方向に敷設された複数の行選択線と、列方向に敷設された複数のビット線と、前記複数の行選択線および前記複数のビット線の交点に選択的に配置され、電気特性を不可逆的に変化させることによってデータを保持する複数の不揮発性記憶素子と、参照ビット線と、前記参照ビット線、および、前記複数のビット線のうち、データ読み出しの対象となる不揮発性記憶素子が接続された選択ビット線を、互いに等しい電位にプリチャージするためのプリチャージ装置と、前記参照ビット線および前記選択ビット線から、互いに等しい電流特性で電荷を引き抜くための電荷引き抜き装置と、前記参照ビット線に接続され、前記電荷引き抜き装置が引き抜く電荷よりも小さな電流量で電荷を補給する電荷補給装置と、前記参照ビット線の電位および前記選択ビット線の電位をそれぞれ参照電位と比較する差動増幅器と、前記差動増幅器の各出力をもとに、前記選択ビット線につながる前記データ読み出しの対象となる不揮発性記憶素子に記憶されたデータを読み出す出力回路とを具備したことを特徴とする半導体記憶装置が提供される。

上記の構成により、保持データの有無にともなう電気特性の変化が微小であっても、保持データを高速に読み出すことが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体記憶装置の基本構成を示すものである。ここでは、自己タイミング制御センスアンプを備えた、混載型の不揮発性メモリを例に説明する。

図１に示すように、この混載型の不揮発性メモリは、抵抗の変化または容量の変化または電圧の変化または電流量の変化といった電気特性を不可逆的に変化させることによりデータを保持するアンチヒューズ素子１１を不揮発性の記憶素子として利用するようにしたものであって、たとえばメモリデバイスを構成するために、高集積度メモリ、アナログ回路、および、高速論理回路などとともに、同一チップ上に搭載されるものである。

この混載型の不揮発性メモリにおいて、メモリセルアレイ１０には、複数（この例の場合、１２個）のアンチヒューズ素子１１が格子状（４行×３列）に配置されている。アンチヒューズ素子１１は、それぞれ、普通のＭＯＳ構造のトランジスタ素子によって構成されている。メモリセルアレイ１０の行方向には、複数（この例の場合、４本）の行選択線（ＷＬ）１２が敷設されている。列方向には、複数（この例の場合、３本）のビット線１３が敷設されている。３本のビット線１３のうちの２本は通常のビット線ＢＬ＜０＞，ＢＬ＜１＞であり、残りの１本は参照ビット線ＲＢＬとなっている。

参照ビット線ＲＢＬには、Ｎ型ＭＯＳトランジスタからなる選択スイッチ１４ａをそれぞれ介して、ある列の所定個（この例の場合、４個）のアンチヒューズ素子１１が接続されている。つまり、上記アンチヒューズ素子１１の一方の各端子（たとえば、ゲート電極）は、それぞれ、上記選択スイッチ１４ａに接続されている。アンチヒュ−ズ素子１１の他方の各端子（たとえば、ソース・ドレインおよびウェルまたは基板）は高電圧源にそれぞれ接続され、プログラム（選択）時に、そのアンチヒューズ素子１１の、たとえばゲート絶縁膜を破壊できるだけの定格外の高電圧ＶＢＰが印加されるようになっている。

ただし、各選択スイッチ１４ａは、導通状態となることがないように、それぞれのゲート電極が接地電位ＶＳＳに共通に接続されている。つまり、本実施形態の場合、参照ビット線ＲＢＬに接続された各アンチヒューズ素子１１は、データを保持するための記憶素子として用いられることはない（いわゆる、ダミーのアンチヒューズ素子）。

通常のビット線ＢＬ＜０＞，ＢＬ＜１＞には、Ｎ型ＭＯＳトランジスタからなる選択スイッチ１４ｂをそれぞれ介して、各列のアンチヒューズ素子１１が所定個（この例の場合、４個）ずつ接続されている。アンチヒューズ素子１１の一方の各端子（たとえば、ゲート電極）は、それぞれ、上記選択スイッチ１４ｂに接続されている。アンチヒュ−ズ素子１１の他方の各端子（たとえば、ソース・ドレインおよびウェルまたは基板）は高電圧源にそれぞれ接続され、プログラム（選択）時に、そのアンチヒューズ素子１１の、たとえばゲート絶縁膜を破壊できるだけの定格外の高電圧ＶＢＰが印加されるようになっている。

各選択スイッチ１４ｂのゲート電極は、対応する行選択線１２に接続されている。行選択線１２は、行選択デコーダ（ｒｏｗｄｅｃｏｄｅｒ）２１により、たとえばメモリの外部から与えられるアドレス信号（ａｄｄｒｅｓｓ）にしたがって選択的に活性化される。

また、参照ビット線ＲＢＬおよび通常のビット線ＢＬ＜０＞，ＢＬ＜１＞のそれぞれには、各ビット線ＲＢＬ，ＢＬ＜０＞，ＢＬ＜１＞の電位をある電圧（たとえば、ＶＤＤ）によりプリチャージするためのプリチャージ装置２２、および、各ビット線ＲＢＬ，ＢＬ＜０＞，ＢＬ＜１＞より互いに等しい電流特性（Ｉｌｏａｄ）で電荷を引き抜くための電荷引き抜き装置２３が接続されている。プリチャージ装置２２は、電源電圧（ＶＤＤ）との間に接続された、たとえばＰ型ＭＯＳトランジスタからなり、メモリの外部から各ゲート電極に与えられるプリチャージ信号（ＰＲＣＨｎ）によって活性状態となる。

さらに、参照ビット線ＲＢＬには、電荷引き抜き装置２３が引き抜く電流量（Ｉ）よりも小さな値の電流量（Ｉｔｈ）で電荷を補給する電荷補給装置２４が接続されている。後に詳しく説明するが、この電荷補給装置２４から供給される電流値（Ｉｔｈ）は、アンチヒューズ素子１１にデータが蓄えられているか否かを判断する際のしきい値となる。

参照ビット線ＲＢＬおよび通常のビット線ＢＬ＜０＞，ＢＬ＜１＞のそれぞれには、ビット線電位を、たとえばメモリの外部から与えられる参照電位（ＶＲＥＦ）と比較する差動増幅器２５が接続されている。差動増幅器２５の出力は、それぞれ増幅器２６によってさらに増幅され、デジタル出力となる。

増幅器２６の各出力端には、フリップフロップ２７ａ，２７ｂが接続されている。すなわち、参照ビット線ＲＢＬからのビット線電位に応じて、増幅器２６より得られるデジタル出力（終了信号）ＥＮＤｐは、フリップフロップ２７ａ，２７ｂの各クロック端子（ＣＫ）に供給される。一方、通常のビット線ＢＬ＜０＞，ＢＬ＜１＞からのビット線電位に応じて、増幅器２６より得られるデジタル出力（出力信号）ＦＤｐ＜０＞，ＦＤｐ＜１＞は、それぞれ、フリップフロップ２７ａ，２７ｂのデータ入力端子（Ｄ）に供給される。そして、各フリップフロップ２７ａ，２７ｂの出力が、この不揮発性メモリの読み出し信号（出力電流または電気信号）ＤＯｐ＜０＞，ＤＯｐ＜１＞となる。

次に、このような構成の不揮発性メモリにおいて、アンチヒューズ素子１１に蓄えられているデータを読み出す際の手順（読み出し動作）について説明する。

図２は動作波形図であり、横軸は時間の経過を示し、それぞれの信号は電位または電流の変化（振る舞い）を表している。また、この動作波形図には２回の読み出し動作が示されており、主要なタイミング（ｔ１-1，ｔ１-2，ｔ１-3，ｔ１-4，ｔ２-1，ｔ２-2，ｔ２-3，ｔ２-4）が一点鎖線により示されている。つまり、図中に示すｔ１-1〜ｔ１-4が一回目の読み出し動作であり、ｔ２-1〜ｔ２-4が二回目の読み出し動作である。なお、この動作波形図は、本実施形態での処理の流れを説明するために作成したものであって、時間および電位または電流などは正確な値を示すものではない。また、理解を容易にするために、行選択線１２の本数を２本（たとえば、ＷＬｐ＜０＞，ＷＬｐ＜１＞）とした場合について説明する。

まず、一回目のアンチヒューズ素子１１に対するデータの読み出し動作が行われる。すなわち、ｔ１-1のタイミングにおいて、行選択デコーダ２１に与えられるアドレス信号ａｄｄｒｅｓｓにしたがって、２本の行選択線１２のうちの１本の行選択線（たとえば、ＷＬｐ＜０＞）１２が選択状態になったとする（他方の行選択線１２、たとえばＷＬｐ＜１＞は非選択状態）。また、同タイミングｔ１-1において、プリチャージ信号ＰＲＣＨｎが与えられる。なお、このプリチャージ信号ＰＲＣＨｎは負論理の信号であり、低電位状態が活性状態である。すると、プリチャージ信号ＰＲＣＨｎをゲート信号とするプリチャージ装置２２が導通状態となり、参照ビット線ＲＢＬおよび通常のビット線ＢＬ＜０＞，ＢＬ＜１＞の各電位が高電位状態となる。

次いで、ｔ１-2のタイミングにおいて、行選択線（ＷＬｐ＜０＞）１２を選択状態に保ったまま、プリチャージ信号ＰＲＣＨｎが非活性状態に戻される。また、同タイミングｔ１-2において、電荷引き抜き装置２３および電荷補給装置２４が活性化される。これにより、電流特性Ｉｌｏａｄを示す波形および電流量Ｉｔｈを示す波形が高くなる。すると、参照ビット線ＲＢＬおよび通常のビット線ＢＬ＜０＞，ＢＬ＜１＞のそれぞれに付加された容量Ｃに蓄えられた電荷が引き抜かれ、それぞれの電位が徐々に低くなっていく。

ここで、選択されたアンチヒューズ素子１１にデータが書き込まれていない状態、つまり、アンチヒューズ素子１１がセル電流（Ｉｃｅｌｌ）をほとんど流さない非導通状態であるとき、ビット線ＢＬ＜０＞，ＢＬ＜１＞の電位の変化は、参照ビット線ＲＢＬの電位の変化に比べて急峻となる。その理由は、通常（読み出し対象）のビット線ＢＬ＜０＞，ＢＬ＜１＞からは、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれるのに対して、参照ビット線ＲＢＬでは、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれると同時に、電荷補給装置２４により電流量Ｉｔｈに応じて電荷が補給されるからである。したがって、読み出し対象のアンチヒューズ素子１１を流れるセル電流Ｉｃｅｌｌが電荷補給装置２４の電流量Ｉｔｈを越えない場合において、ビット線ＢＬ＜０＞，ＢＬ＜１＞の電位は、参照ビット線ＲＢＬの電位に比べて、速く低電位となる。

ただし、電荷補給装置２４の電流量Ｉｔｈは、電荷引き抜き装置２３の電流特性Ｉｌｏａｄよりも小さくなければならない。また、ビット線ＢＬ＜０＞，ＢＬ＜１＞の電位の低下の速度は、電荷引き抜き装置２３の電流特性Ｉｌｏａｄと電荷補給装置２４の電流量Ｉｔｈとビット線ＢＬ＜０＞，ＢＬ＜１＞の容量Ｃとによって決る。容量Ｃとしては、ビット線ＢＬ＜０＞，ＢＬ＜１＞の寄生容量をそのまま用いてもよいし、電位の低下の速度を調整するため、適当な容量素子を付加するようにしてもよい。

やがて、ｔ１-3のタイミングにおいて、参照ビット線ＲＢＬの電位は破線で示す参照電位ＶＲＥＦと等しくなる。この状態が、参照ビット線ＲＢＬの電位と参照電位ＶＲＥＦとを比較する差動増幅器２５により検出される。さらに、その差動増幅器２５の出力が、増幅器２６により増幅されて、終了信号ＥＮＤｐとなる。この終了信号ＥＮＤｐは、フリップフロップ２７ａ，２７ｂのクロック端子ＣＫに供給される。これにより、フリップフロップ２７ａ，２７ｂでは、終了信号ＥＮＤｐのアップエッジのタイミングにおいて、通常のビット線ＢＬ＜０＞，ＢＬ＜１＞に接続された差動増幅器２５の各出力信号を増幅する各増幅器２６の出力信号ＦＤｐ＜０＞，ＦＤｐ＜１＞をそれぞれラッチし、読み出し信号ＤＯｐ＜０＞，ＤＯｐ＜１＞を生成する。

最後に、ｔ１-4のタイミングにおいて、行選択線（ＷＬｐ＜０＞）１２を非活性の状態へと戻すとともに、電荷引き抜き装置２３および電荷補給装置２４を非活性の状態に戻す。

以上が、ｔ１-1からｔ１-4までのタイミングにおける、一行目（一回目）のアンチヒューズ素子１１に対する保持データの読み出し動作である。

続いて、ｔ２-1からｔ２-4のタイミングにかけて、二行目（二回目）のアンチヒューズ素子１１に対するデータの読み出し動作が行われる。二行目のアンチヒューズ素子１１に対するデータの読み出し動作は、一行目のアンチヒューズ素子１１に対するデータの読み出し動作とほぼ同様である。そのため、異なる部分についてのみ説明する。

まず、ｔ２-1のタイミングにおいて、行選択線１２のうち、二行目の行選択線（ＷＬｐ＜１＞）１２が選択される。次いで、ｔ２-2のタイミングにおいて、前回の読み出し動作と同様に、プリチャージ装置２２を非活性状態にするとともに、電荷引き抜き装置２３および電荷補給装置２４を活性化させる。

ここで、今回の読み出し動作で選択されたアンチヒューズ素子１１にはデータが蓄えられており、その電気特性が導通状態であるとする。ただし、従来の問題点で指摘したように、アンチヒューズ素子１１の電気特性の変化は微小である場合が多く、また、アンチヒューズ素子１１によって特性が大きくばらつく。その影響が、ビット線ＢＬ＜０＞，ＢＬ＜１＞の電位の変化として表れている。すなわち、一方のビット線ＢＬ＜０＞に接続されたアンチヒューズ素子１１は比較的良好な電気特性を示しており、多くのセル電流Ｉｃｅｌｌを流すことが可能となっている。その効果により、ビット線ＢＬ＜０＞の電位は破線で示される参照電源ＶＲＥＦに対して、十分に高電位を保っている。

これに対し、他方のビット線ＢＬ＜１＞に接続されたアンチヒューズ素子１１の電気特性はあまり良好ではない。この例の場合、たとえば図２に示すように、アンチヒューズ素子１１を流れるセル電流Ｉｃｅｌｌは非常に微弱であり、電荷引き抜き装置２３の電流特性Ｉｌｏａｄに比して小さい。そのため、ｔ２-3を少し経過したタイミングにおいて、ビット線ＢＬ＜１＞の電位は参照電位ＶＲＥＦよりも低くなっている。たとえ、このように微弱なセル電流Ｉｃｅｌｌしか得られない場合においても、そのセル電流Ｉｃｅｌｌが電荷補給装置２４より補給される電流量Ｉｔｈに比べて大きいならば、ビット線ＢＬ＜１＞の電位の低下の速度は、参照ビット線ＲＢＬの電位の低下の速度に対して遅くなる。したがって、参照ビット線ＲＢＬの電位が破線で示される参照電位ＶＲＥＦと同じになったことを示す終了信号ＥＮＤｐが発生した瞬間に、微弱なセル電流Ｉｃｅｌｌを流すアンチヒューズ素子１１が接続されたビット線ＢＬ＜１＞の電位が参照電位ＶＲＥＦよりも高電位にある場合には、そのことを示す出力信号ＦＤｐ＜１＞は高電位状態となる。要するに、終了信号ＥＮＤｐのアップエッジをクロック信号として、フリップフロップ２７ａ，２７ｂは出力信号ＦＤｐ＜０＞，ＦＤｐ＜１＞をそれぞれラッチし、読み出し信号ＤＯｐ＜０＞，ＤＯｐ＜１＞を生成する。

最後に、ｔ２-4のタイミングにおいて、行選択線（ＷＬｐ＜１＞）１２を非活性の状態へと戻すとともに、電荷引き抜き装置２３および電荷補給装置２４を非活性の状態に戻す。

以上が、ｔ２-1からｔ２-4までのタイミングにおける、二行目（二回目）のアンチヒューズ素子１１に対する保持データの読み出し動作である。

このように、本実施形態の構成によれば、アンチヒューズ素子の記憶データの有無による電気特性の変化が微弱な場合においても、高精度で、かつ、高速に保持データを読み出すことが可能となる。

上記したように、電流量の変化または抵抗の変化または容量の変化または電圧の変化によりデータを保持するアンチヒューズ素子を利用する不揮発性メモリにおいて、ダミーのアンチヒューズ素子が接続された参照ビット線を用意し、その参照ビット線とデータ読み出しの対象となるアンチヒューズ素子が接続された通常のビット線とをそれぞれ高電位にプリチャージした後、通常のビット線からはある電流量によって電荷を引き抜き始めると同時に、参照ビット線からは通常のビット線よりも若干小さい電流量で電荷を引き抜き始める。そして、両者のビット線の電位を、それぞれ、ある参照電位と比較して、どちらのビット線の電位が先に参照電位よりも低くなったかを検出することによって、アンチヒューズ素子に実際に記憶されているデータを読み出すようにしている。したがって、混載型の不揮発性メモリを構成する場合において、特性のばらつきなどによるアンチヒューズ素子の電気信号の変化がたとえ微小であっても、高精度のアナログ増幅器を用いたり、大電流を流したりすることなしに、アンチヒューズ素子に記憶されているデータを高速に読み出すことが可能となる。これにより、自己タイミング制御センスアンプを備えた高精度の、混載型の不揮発性メモリを容易に実現できるものである。

［第２の実施形態］
図３は、本発明の第２の実施形態にしたがった、半導体記憶装置の基本構成を示すものである。ここでは、自己タイミング制御センスアンプを備えた、混載型の不揮発性メモリを例に説明する。なお、第１の実施形態に示した不揮発性メモリと同一箇所には同一符号を付して、詳しい説明は割愛する。

図３に示すように、この混載型の不揮発性メモリは、ビット線を対にして敷設し、ビット線電位のバランスを保つとともに、対のビット線を互いに参照ビット線として用いることによりデータ読み出しの精度の向上を図るようにしている点で、第１の実施形態の場合と大きく相違している。すなわち、メモリセルアレイ１０’には、それぞれ、普通のＭＯＳ構造のトランジスタ素子によって構成され、抵抗の変化または容量の変化または電圧の変化または電流量の変化といった電気特性を不可逆的に変化させることによりデータを保持する、複数のアンチヒューズ素子（不揮発性の記憶素子）１１が格子状に配置されている。また、メモリセルアレイ１０’の行方向には、複数（この例の場合、４本）の行選択線（ＷＬ）１２が敷設され、列方向には、正側および補側からなる複数対（この例の場合、２対）のビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞およびＢＬｔ＜１＞，ＢＬｃ＜１＞）１３が敷設されている。

本実施形態の場合、アンチヒューズ素子１１は、それぞれ、行選択線１２とビット線１３との各交点に１つおきに配置されている。すなわち、各アンチヒューズ素子１１は、奇数番目の行選択線１２と正側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３との交点、および、偶数番目の行選択線１２と補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３との交点に、それぞれ、行選択線１２をゲート信号線とする、Ｎ型ＭＯＳトランジスタからなる選択スイッチ１４を介して接続されている。アンチヒューズ素子１１の一方の各端子（たとえば、ゲート電極）は、それぞれ、上記選択スイッチ１４に接続されている。アンチヒューズ素子１１の他方の各端子（たとえば、ソース・ドレインおよびウェルまたは基板）は高電圧源にそれぞれ接続され、プログラム（選択）時に、そのアンチヒューズ素子１１の、たとえばゲート絶縁膜を破壊できるだけの定格外の高電圧ＶＢＰが印加されるようになっている。

各選択スイッチ１４のゲート電極は、対応する行選択線１２に接続されている。行選択線１２は、行選択デコーダ（ｒｏｗｄｅｃｏｄｅｒ）２１により、たとえばメモリの外部から与えられるアドレス信号（ａｄｄｒｅｓｓ）にしたがって選択的に活性化される。

また、正側および補側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞およびＢＬｃ＜０＞，ＢＬｃ＜１＞）１３のそれぞれには、各ビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞およびＢＬｃ＜０＞，ＢＬｃ＜１＞）１３の電位をある電圧（たとえば、ＶＤＤ）によりプリチャージするためのプリチャージ装置２２、および、各ビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞およびＢＬｃ＜０＞，ＢＬｃ＜１＞）１３より互いに等しい電流特性（Ｉｌｏａｄ）で電荷を引き抜くための電荷引き抜き装置２３が接続されている。プリチャージ装置２２は、電源電圧（ＶＤＤ）との間に接続された、たとえばＰ型ＭＯＳトランジスタからなり、メモリの外部から各ゲート電極に与えられるプリチャージ信号（ＰＲＣＨｎ）によって活性状態となる。

さらに、各ビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞およびＢＬｃ＜０＞，ＢＬｃ＜１＞）１３には、それぞれＰ型ＭＯＳトランジスタからなる電荷補給スイッチ３１を介して、電荷補給装置２４が接続されている。この電荷補給装置２４は、電荷引き抜き装置２３が引き抜く電流量（Ｉ）よりも小さな値の電流量（Ｉｔｈ）で電荷を補給するもので、行選択デコーダ２１からの偶数番目または奇数番目の各アドレス信号に応じた制御信号により、アドレス信号線を介して電荷補給スイッチ３１のゲート電極が制御されることによって活性化される。

以上のような構成を有して、本実施形態にかかる不揮発性メモリのメモリセルアレイ部が実現されている。

本実施形態の不揮発性メモリには、さらに、アナログセンス部が設けられている。すなわち、各ビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞およびＢＬｃ＜０＞，ＢＬｃ＜１＞）１３のそれぞれには、ビット線電位を、たとえばメモリの外部から与えられる参照電位（ＶＲＥＦ）と比較する差動増幅器２５が接続されている。

また、この不揮発性メモリには、アービタ部（第１のＳＲ（セット・リセット）ラッチ）が設けられている。このアービタ部は、差動増幅器２５の各出力ＦＤｔ＜０＞，ＦＤｃ＜０＞、および、差動増幅器２５の各出力ＦＤｔ＜１＞，ＦＤｃ＜１＞に対して、それぞれ、２つのＮＡＮＤゲート３２ａ，３２ｂをたすき掛けにして接続したアービタ３２Ａ，３２Ｂを有してなる構成とされている。各アービタ３２Ａ，３２Ｂは、差動増幅器２５の各出力ＦＤｔ＜０＞，ＦＤｃ＜０＞、および、差動増幅器２５の各出力ＦＤｔ＜１＞，ＦＤｃ＜１＞を比較して、どちらが先に高電位状態になったかを判定するように動作する。

さらに、この不揮発性メモリには、上記アービタ部の出力段に、ラッチ部（第２のＳＲ）が設けられている。このラッチ部は、アービタ３２Ａ，３２Ｂのそれぞれの出力を、ＳＲラッチ３３ａとインバータ３３ｂとにより構成される出力バッファ３３Ａ，３３Ｂによって増幅するもので、各出力バッファ３３Ａ，３３Ｂでの増幅結果が、この不揮発性メモリの読み出し信号（出力電流または電気信号）ＤＯｐ＜０＞，ＤＯｐ＜１＞となる。

図４は動作波形図であり、横軸は時間の経過を示し、それぞれの信号は電位または電流の変化（振る舞い）を表している。また、この動作波形図には２回の読み出し動作が示されており、主要なタイミング（ｔ１-1，ｔ１-2，ｔ１-4，ｔ２-1，ｔ２-2，ｔ２-4）が一点鎖線により示されている。つまり、図中に示すｔ１-1〜ｔ１-4が一回目の読み出し動作であり、ｔ２-1〜ｔ２-4が二回目の読み出し動作である。なお、この動作波形図は、本実施形態での処理の流れを説明するために作成したものであって、時間および電位または電流などは正確な値を示すものではない。また、理解を容易にするために、行選択線１２の本数を２本（たとえば、ＷＬｐ＜０＞，ＷＬｐ＜１＞）とした場合について説明する。

まず、一回目のアンチヒューズ素子１１に対するデータの読み出し動作が行われる。すなわち、ｔ１-1のタイミングにおいて、行選択デコーダ２１に与えられるアドレス信号ａｄｄｒｅｓｓにしたがって、２本の行選択線１２のうちの１本の行選択線（たとえば、ＷＬｐ＜０＞）１２が選択状態になったとする（他方の行選択線１２、たとえばＷＬｐ＜１＞は非選択状態）。また、同タイミングｔ１-1において、プリチャージ信号ＰＲＣＨｎが与えられる。なお、このプリチャージ信号ＰＲＣＨｎは負論理の信号であり、低電位状態が活性状態である。すると、プリチャージ信号ＰＲＣＨｎをゲート信号とするプリチャージ装置２２が導通状態となり、すべてのビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３の各電位が高電位状態となる。

次いで、ｔ１-2のタイミングにおいて、行選択線（ＷＬｐ＜０＞）１２を選択状態に保ったまま、プリチャージ信号ＰＲＣＨｎが非活性状態に戻される。また、同タイミングｔ１-2において、電荷引き抜き装置２３および電荷補給装置２４が活性化される。これにより、電流特性Ｉｌｏａｄを示す波形および電流量Ｉｔｈを示す波形が高くなる。

ここで、偶数番目の行選択線（たとえば、ＷＬｐ＜０＞）１２が選択されている場合には、行選択デコーダ２１からの奇数番目のアドレス信号に応じた制御信号により、奇数番目の行選択線（たとえば、ＷＬｐ＜１＞）１２に対応する電荷補給スイッチ３１が導通状態とされることによって、補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３に接続された電荷補給装置２４だけが活性化される。これ以降、補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３が参照ビット線（ＲＢＬ）として擬似的に動作する。

いずれにしても、各ビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３においては、それぞれに付加された容量Ｃに蓄えられた電荷が引き抜かれ、それぞれの電位が徐々に低くなっていく（その様子を、たとえば図４の動作波形図において、ｔ１-2以降のタイミングに示す各ビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３の電位の振る舞いとして示している）。

ここで、選択されたアンチヒューズ素子１１にデータが書き込まれていない状態、つまり、アンチヒューズ素子１１がセル電流（Ｉｃｅｌｌ）をほとんど流さない非導通状態であるとき、正側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３の電位の変化は、参照ビット線（ＲＢＬ）に相当する、補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３の電位の変化に比べて急峻となる。その理由は、読み出し対象の正側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３からは、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれるのに対して、補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３では、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれると同時に、電荷補給装置２４により電流量Ｉｔｈに応じて電荷が補給されるからである。したがって、読み出し対象のアンチヒューズ素子１１を流れるセル電流Ｉｃｅｌｌが電荷補給装置２４の電流量Ｉｔｈを越えない場合において、選択された正側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３の電位は、補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３に比べて、速く低電位となる。

ただし、電荷補給装置２４の電流量Ｉｔｈは、電荷引き抜き装置２３の電流特性Ｉｌｏａｄよりも小さくなければならない。また、ビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３の電位の低下の速度は、電荷引き抜き装置２３の電流特性Ｉｌｏａｄと電荷補給装置２４の電流量Ｉｔｈとビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３の容量Ｃとによって決る。容量Ｃとしては、ビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３の寄生容量をそのまま用いてもよいし、電位の低下の速度を調整するため、適当な容量素子を付加するようにしてもよい。

やがて、ｔ１-3ａおよびｔ１-3ｂのタイミングにおいて、選択されたビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３の電位は、破線で示す参照電位ＶＲＥＦと等しくなる。この状態（出力ＦＤｃ＜０＞，ＦＤｃ＜１＞）が、補側のビット線（ＢＬｃ＜０＞，ＢＬｃ＜１＞）１３の電位と参照電位ＶＲＥＦとを比較する差動増幅器２５により検出される。一方、正側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３の電位と参照電位ＶＲＥＦとを比較する差動増幅器２５の出力ＦＤｔ＜０＞，ＦＤｔ＜１＞は、高電位となる。これにより、差動増幅器２５の出力ＦＤｔ＜０＞，ＦＤｔ＜１＞の方が、差動増幅器２５の出力ＦＤｃ＜０＞，ＦＤｃ＜１＞よりも先に高電位になったことがアービタ３２Ａ，３２Ｂによって検知されると、その状態が保持される。そして、そのアービタ３２Ａ，３２Ｂの各出力は、出力バッファ３３Ａ，３３Ｂに送られて、読み出し信号ＤＯｐ＜０＞，ＤＯｐ＜１＞となる。なお、この読み出し信号ＤＯｐ＜０＞，ＤＯｐ＜１＞の状態は、次の読み出し動作が完了するまで、出力バッファ３３Ａ，３３Ｂによって保持される。

ここで、今回の読み出し動作において、たとえば奇数番目の行選択線（ＷＬｐ＜１＞）１２につながるアンチヒューズ素子１１が選択されている場合には、偶数番目の行選択線（たとえば、ＷＬｐ＜０＞）１２に対応する電荷補給スイッチ３１が導通状態とされることによって、正側のビット線（ＢＬｔ＜０＞，ＢＬｔ＜１＞）１３に接続された電荷補給装置２４だけが活性化される。つまり、今回の読み出し動作においては、これ以降、正側のビット線（ＢＬｔ＜０，ＢＬｔ＜１＞）１３が参照ビット線（ＲＢＬ）として擬似的に動作する。

いずれにしても、各ビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３においては、それぞれに付加された容量Ｃに蓄えられた電荷が引き抜かれ、それぞれの電位が徐々に低くなっていく（その様子を、たとえば図４の動作波形図において、ｔ２-2以降のタイミングに示す各ビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞，ＢＬｔ＜１＞，ＢＬｃ＜１＞）１３の電位の振る舞いとして示している）。

ここで、今回の読み出し動作で選択されたアンチヒューズ素子１１のうち、ビット線（ＢＬｃ＜０＞）１３に接続されたアンチヒューズ素子１１にはデータが蓄えられておらず、ビット線（ＢＬｃ＜１＞）１３に接続されたアンチヒューズ素子１１にはデータが蓄えられている場合について考える。

まず、データが蓄えられていないアンチヒューズ素子１１、言い換えると、セル電流Ｉｃｅｌｌがほとんど流れないアンチヒューズ素子１１が接続されているビット線（ＢＬｃ＜０＞）１３の読み出し動作は、ビット線（ＢＬｔ＜０＞）１３を参照ビット線（ＲＢＬ）として、前回の読み出し動作に対して、正／補のビット線（ＢＬｔ＜０＞，ＢＬｃ＜０＞）１３があたかも入れ替わっているかのように動作する。すなわち、読み出し対象の補側のビット線（ＢＬｃ＜０＞）１３からは、容量Ｃにしたがって、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれていく。これに対して、正側のビット線（ＢＬｔ＜０＞）１３では、容量Ｃにしたがって、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれると同時に、電荷補給装置２４により電流量Ｉｔｈに応じて電荷が補給される。

よって、ｔ２-3ａのタイミングにおいて、先に、読み出し対象のビット線（ＢＬｃ＜０＞）１３の電位が、破線で示す参照電位ＶＲＥＦと等しくなる。この状態が、補側のビット線（ＢＬｃ＜０＞）１３の電位と参照電位ＶＲＥＦとを比較する差動増幅器２５により検出される。すると、その出力ＦＤｃ＜０＞が高電位状態へと遷移する。これにより、差動増幅器２５の出力ＦＤｃ＜０＞の方が、差動増幅器２５の出力ＦＤｔ＜０＞よりも先に高電位になったことがアービタ３２Ａによって検知されると、その状態が保持される。そして、そのアービタ３２Ａの出力は、出力バッファ３３Ａに送られて、読み出し信号ＤＯｐ＜０＞となる。

一方、データが蓄えられているアンチヒューズ素子１１、言い換えると、セル電流Ｉｃｅｌｌがしきい値電流（電流量Ｉｔｈ）よりも多く流れるアンチヒューズ素子１１が接続されているビット線（ＢＬｃ＜１＞）１３の読み出し動作は、次のようにして行われる。すなわち、読み出し対象の補側のビット線（ＢＬｃ＜１＞）１３からは、容量Ｃにしたがって、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれていく。これに対して、正側のビット線（ＢＬｔ＜１＞）１３では、容量Ｃにしたがって、電荷引き抜き装置２３により電流特性Ｉｌｏａｄに応じて電荷が引き抜かれると同時に、電荷補給装置２４により電流量Ｉｔｈに応じて電荷が補給される。

ここで、読み出し対象の補側のビット線（ＢＬｃ＜１＞）１３には、電気的に接続されたアンチヒューズ素子１１からセル電流Ｉｃｅｌｌに応じて電荷が補給される。このセル電流Ｉｃｅｌｌがしきい値電流Ｉｔｈよりも大きい場合には、読み出し対象の補側のビット線（ＢＬｃ＜１＞）１３よりも速く、正側のビット線（ＢＬｔ＜１＞）１３が低電位になる。

ただし、従来の問題点としても指摘したように、アンチヒューズ素子１１は、保持データの有無にともなう電気特性の変化が微小である場合が多い。つまり、セル電流Ｉｃｅｌｌがしきい値電流Ｉｔｈに対してあまり大きくない場合には、図４に示したように、読み出し対象の補側のビット線（ＢＬｃ＜１＞）１３の電位と、参照ビット線となる正側のビット線（ＢＬｔ＜１＞）の電位との振る舞いに大きな差が出ない。それでも、セル電流Ｉｃｅｌｌがしきい値電流Ｉｔｈよりも少しでも大きいならば、ｔ２-3ｂのタイミングにおいて、読み出し対象の補側のビット線（ＢＬｃ＜１＞）１３よりも先に、正側のビット線（ＢＬｔ＜１＞）の電位は、破線で示す参照電位ＶＲＥＦと等しくなる。この状態が、補側のビット線（ＢＬｃ＜１＞）１３の電位と参照電位ＶＲＥＦとを比較する差動増幅器２５、および、正側のビット線（ＢＬｔ＜１＞）１３の電位と参照電位ＶＲＥＦとを比較する差動増幅器２５により、それぞれ検出される。そして、その各出力ＦＤｔ＜１＞，ＦＤｃ＜１＞が高電位に遷移する。

さらに、その僅かな時間がアービタ３２Ｂにより検知されて、その状態が保持される。そして、そのアービタ３２Ｂの出力は出力バッファ３３Ｂに送られて、読み出し信号ＤＯｐ＜１＞となる。

なお、選択されたアンチヒューズ素子１１は、補側のビット線（ＢＬｃ＜１＞）１３に接続されている。このため、アンチヒューズ素子１１にデータが記憶されていない場合には、その読み出し信号ＤＯｐ＜１＞は高電位となる。逆に、アンチヒューズ素子１１にデータが記憶されている場合には、その読み出し信号ＤＯｐ＜１＞は低電位になる。この状態で使用することも可能だが、アドレス信号によって保持データが反転するのを好まない場合には、奇数番目の行選択線（奇数番地）１２がアクセスされた際には読み出し信号ＤＯｐ＜０＞，ＤＯｐ＜１＞を反転させて出力させるための論理回路を付加すればよい。

このように、本実施形態の構成とした場合においても、アンチヒューズ素子の記憶データの有無による電気特性の変化が微弱な場合においても、高精度で、かつ、高速に保持データを読み出すことが可能となる。すなわち、対のビット線の一方を参照ビット線として利用することにより、混載型の不揮発性メモリを構成する場合において、アンチヒューズ素子の電気信号の変化がたとえ微小であっても、高精度のアナログ増幅器を用いたり、大電流を流したりすることなしに、アンチヒューズ素子に記憶されているデータを高速に読み出すことが可能となる。

特に、本実施形態の構成によれば、外部からのタイミング制御が不要であり、電流量を規定するのみで出力信号を確定させることが容易に可能である。

なお、上記した実施形態においては、いずれも、不揮発性の記憶素子としてアンチヒューズ素子を例に説明したが、これに限らず、たとえば電流ヒューズ素子やレーザヒューズ素子などにも適用できる。

また、各実施形態では、ビット線を電源電圧ＶＤＤにプリチャージし、そのビット線の電位を電荷引き抜き装置により引き抜くようにした場合について説明したが、この場合に限らない。たとえば、ビット線を接地電位にプリチャージして、ヒューズ素子でチャージするように構成することも可能である。言い換えれば、選択ビット線および参照ビット線に対して、それぞれ、同じ負の電流特性Ｉｌｏａｄで電荷を引き抜く電荷引き抜き装置を接続し、参照ビット線に対して、負の電流特性Ｉｌｏａｄよりも小さな負の電流量Ｉｔｈで電荷を補給する電荷補給装置を接続するような構成としてもよい。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、混載型の不揮発性メモリの構成例を示す回路図。図１に示した混載型不揮発性メモリの読み出し動作について説明するために示すタイミングチャート。本発明の第２の実施形態にしたがった、混載型の不揮発性メモリの構成例を示す回路図。図３に示した混載型不揮発性メモリの読み出し動作について説明するために示すタイミングチャート。

符号の説明

１０，１０’…メモリセルアレイ、１１…アンチヒューズ素子、１２…行選択線、１３…ビット線、ＲＢＬ…参照ビット線、２１…行選択デコーダ、２２…プリチャージ装置、２３…電荷引き抜き装置、２４…電荷補給装置、２５…差動増幅器、２６…増幅器、２７ａ，２７ｂ…フリップフロップ、３２Ａ，３２Ｂ…アービタ、３３Ａ，３３Ｂ…出力バッファ。

Claims

行方向に敷設された複数の行選択線と、
列方向に敷設された複数のビット線と、
前記複数の行選択線および前記複数のビット線の交点に選択的に配置され、電気特性を不可逆的に変化させることによってデータを保持する複数の不揮発性記憶素子と、
参照ビット線と、
前記参照ビット線、および、前記複数のビット線のうち、データ読み出しの対象となる不揮発性記憶素子が接続された選択ビット線を、互いに等しい電位にプリチャージするためのプリチャージ装置と、
前記参照ビット線および前記選択ビット線から、互いに等しい電流特性で電荷を引き抜くための電荷引き抜き装置と、
前記参照ビット線に接続され、前記電荷引き抜き装置が引き抜く電荷よりも小さな電流量で電荷を補給する電荷補給装置と、
前記参照ビット線の電位および前記選択ビット線の電位をそれぞれ参照電位と比較する差動増幅器と、
前記差動増幅器の各出力をもとに、前記選択ビット線につながる前記データ読み出しの対象となる不揮発性記憶素子に記憶されたデータを読み出す出力回路と
を具備したことを特徴とする半導体記憶装置。
前記複数のビット線には、列方向に配置された所定個の不揮発性記憶素子が、前記複数の行選択線により選択される選択スイッチを介してそれぞれ接続され、
前記参照ビット線には、列方向に配置された所定個の不揮発性記憶素子が、導通状態となることがない選択スイッチを介してそれぞれ接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
前記出力回路は複数のフリップフロップを有し、
前記プリチャージ装置を活性化させて前記参照ビット線および前記選択ビット線をプリチャージすると同時に、前記データ読み出しの対象となる不揮発性記憶素子が接続された行選択線を選択状態に保持した後、前記プリチャージ装置を非活性化させるとともに、前記電荷引き抜き装置および前記電荷補給装置を活性化させた状態において、
前記参照ビット線の電位が前記参照電位と同じになった瞬間の、前記選択ビット線に接続された前記差動増幅器の出力をラッチするものであることを特徴とする請求項１または２に記載の半導体記憶装置。
前記複数のビット線は、それぞれ正および補からなる対のビット線であり、
前記対のビット線の一方には、列方向に配置された所定個の不揮発性記憶素子が、前記複数の行選択線のうち、偶数番目の行選択線により選択される選択スイッチを介してそれぞれ接続され、
前記対のビット線の他方には、列方向に配置された所定個の不揮発性記憶素子が、前記複数の行選択線のうち、奇数番目の行選択線により選択される選択スイッチを介してそれぞれ接続され、
前記データ読み出しの対象となる不揮発性記憶素子に応じて、前記対のビット線の一方が前記選択ビット線、他方が前記参照ビット線となることを特徴とする請求項１に記載の半導体記憶装置。
前記出力回路は、
前記プリチャージ装置を活性化して前記参照ビット線および前記選択ビット線をプリチャージした後、前記データ読み出しの対象となる不揮発性記憶素子が接続された行選択線を選択状態に保持したまま、前記プリチャージ装置を非活性化させるとともに、前記電荷引き抜き装置および前記電荷補給装置を活性化させた状態において、
前記参照ビット線に接続された前記差動増幅器の出力および前記選択ビット線に接続された前記差動増幅器の出力のうち、どちらの出力が先に前記参照電位よりも低電位になったかを検知する検知回路と、前記検知回路の出力をラッチするラッチ回路とを有して構成されていることを特徴とする請求項１または４に記載の半導体記憶装置。