JP2010211839A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、電気的にプログラム可能なヒューズ素子を用いているにもかかわらず、プログラム動作によるデータの設定を不要とすることを特徴とする。
【解決手段】各チップで同様なデータの設定が必要な場合、単位記憶回路内のヒューズ素子21を電気的にプログラムするのではなく、量産段階において、記憶させるデータに基づいて、配線形成用のマスク層の変更により、ヒューズ素子21を短絡する配線27もしくはヒューズ素子21からデータを読み出す際の信号読み出し経路を遮断する配線28を選択的に形成している。
【選択図】 図５

Description

本発明は、電気的にプログラム可能なヒューズ素子を用いてＲＯＭを構成した半導体記憶装置に関する。

１チップマイコンの動作制御用プログラムデータを格納する用途などで使用される半導体記憶装置としてマスクＲＯＭが知られている。マスクＲＯＭでは、チップの開発初期段階でデータを変更する必要があると、マスクを作り直す必要があり、開発時間が長くなる問題がある。そのため、テスト段階でデータを修正する必要が生じてもマスク修正へのフィードバックが発生しない、電気的にプログラム可能なヒューズ素子（以下、ＥＦＵＳＥと称する）への置き換えが期待されている。

しかし、ＥＦＵＳＥを用いた半導体記憶装置では、量産段階で、各チップで同様なデータの書き込みが必要な場合、各チップにプログラム動作を行ってデータを設定する必要があるために、プログラムに時間がかかる問題がある。また、ＥＦＵＳＥでは、プログラム動作により１度しかデータを設定できないという問題もある。

なお、特許文献１には、最終製品状態で外部より回路内に電気的に出力回路のロジックを変更することで、出力されるデータを反転させることができるマスクＲＯＭが記載されている。

特開平４−２０６０９９号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、電気的にプログラム可能なヒューズ素子を用いているにもかかわらずに、各チップで同様なデータの設定が必要な場合であっても、各チップに対するプログラム動作によるデータの設定が不要な半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、配線形成用のマスク層の変更により選択的に形成され、前記ヒューズ素子を短絡する第１の配線もしくは前記ヒューズ素子からデータを読み出す際の信号読み出し経路を遮断する第２の配線とを具備したことを特徴とする。

本発明の半導体記憶装置は、電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路と、配線形成用のマスク層の変更により選択的に形成され、前記センス回路の出力を読み出しデータとして出力する第１の配線もしくは前記ラッチ回路の出力を読み出しデータとして出力する第２の配線とを具備したことを特徴する。

本発明の半導体記憶装置は、電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路とを有する複数の第１の単位記憶回路が設けられた第１の記憶領域と、電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、配線形成用のマスク層の変更により選択的に形成され、前記ヒューズ素子を短絡する第１の配線もしくは前記ヒューズ素子からデータを読み出す際の信号読み出し経路を遮断する第２の配線とを有する複数の第２の単位記憶回路が設けられた第２の記憶領域とを具備したことを特徴とする。

本発明の半導体記憶装置は、電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路とを有する複数の第１の単位記憶回路が設けられた第１の記憶領域と、電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路と、配線形成用のマスク層の変更により選択的に形成され、前記センス回路の出力を読み出しデータとして出力する第１の配線もしくは前記ラッチ回路の出力を読み出しデータとして出力する第２の配線とを有する複数の第２の単位記憶回路が設けられた第２の記憶領域とを具備したことを特徴する。

本発明によれば、電気的にプログラム可能なヒューズ素子を用いているにもかかわらずに、各チップで同様なデータの設定が必要な場合であっても、各チップに対するプログラム動作によるデータの設定が不要な半導体記憶装置を提供することができる。

本発明に係る半導体記憶装置の概略的な構成を示すブロック図。 図１の半導体記憶装置の開発及び量産手法を示すフローチャート。 図１中のフィールドプログラム可能領域で使用される単位記憶回路の一構成例を示す回路図、及びプログラム動作、データ読み出し動作を説明するための回路図。 図１中のフィールドプログラム可能領域で使用される単位記憶回路の異なる構成例を示す回路図、及びプログラム動作、データ読み出し動作を説明するための回路図。 本発明の第１の実施形態に係る半導体記憶装置で使用される単位記憶回路の回路図。 本発明の第２の実施形態に係る半導体記憶装置で使用される単位記憶回路の回路図。 本発明の第３の実施形態に係る半導体記憶装置で使用される単位記憶回路の回路図。 本発明の第４の実施形態に係る半導体記憶装置で使用される単位記憶回路の回路図。

以下、図面を参照して本発明を実施の形態により説明する。図１は本発明に係る半導体記憶装置の概略的な構成を示すブロック図である。この半導体記憶装置は、例えば１チップマイコンなどの半導体チップ内に集積され、マイコンの動作制御用プログラムデータなどを格納する用途に使用されるものであり、フィールドプログラム可能領域11及びROM領域12を有する。フィールドプログラム可能領域11及びROM領域12にはそれぞれ、電気的にデータがプログラムされるヒューズ素子を含む複数の単位記憶回路が設けられている。フィールドプログラム可能領域11に設けられている単位記憶回路は、チップ製造後にデータのプログラム動作が行われてデータが設定される。ROM領域12に設けられている単位記憶回路は、フィールドプログラム可能領域11に設けられている単位記憶回路を量産時に配線形成用のマスク層を修正（例えばマスク層１層）することでROM化した領域であり、製造時に予めデータが設定される。なお、図１では、半導体記憶装置がフィールドプログラム可能領域11及びROM領域12からなる場合を示したが、ROM領域12のみで半導体記憶装置を構成してもよい。

図１に示す半導体記憶装置は、例えば図２のフローチャートに示す手法により開発及び量産される。すなわち、開発段階においては、多数のチップがウェハ状態で製造される（Wafer make）。次に、プログラム動作により、ROM領域１２内の単位記憶回路に対してデータが設定される（Program）。続いて、プログラムされたデータの評価が行われる（TEST）。正しくプログラムされていない場合（N．G）には、別のチップ、またはウェハに対して再度プログラムされて評価が行われる。そして、正しくプログラムされている場合（OK）には量産段階に入るが、各チップ同様のデータが必要である場合には、後に詳述するが、配線形成用マスクのレイアウトデータの簡単な修正によってマスク層を修正（変更）し（Mask修正）、この修正（変更）されたマスク層を用いて、ROM領域１２に設けられている単位記憶回路内の配線を形成することでデータが設定される。なお、ここでいう簡単な修正とは、例えば上層のマスク層１層を修正するような修正を意味する。

図３は、図１中のフィールドプログラム可能領域11で使用される単位記憶回路の一構成例を示す回路図、及びプログラム動作、データ読み出し動作を説明するための回路図である。この単位記憶回路には、図３（ａ）に示すように、電気的にデータがプログラムされるヒューズ素子21が設けられている。本例では、ヒューズ素子21は、プログラム前は導通しており、プログラム動作時に電流を流すことにより溶断されるポリシリコンヒューズ素子である。ヒューズ素子21の一端には、NMOSトランジスタ22を介して、ヒューズ素子21のデータをセンスするセンス回路（SA）23の入力ノード（センスノード）が接続されている。センス回路23の入力ノードと電源電圧VDDのノードとの間には、ヒューズ素子21のデータをセンスする際にセンス回路23の入力ノードをプリチャージするPMOSトランジスタ24が接続されている。ヒューズ素子21の一端と接地電圧のノードとの間にはNMOSトランジスタ25が接続され、ヒューズ素子21の他端と接地電圧のノードとの間にはNMOSトランジスタ26が接続されている。

図３（ａ）に示す単位記憶回路のプログラム動作は、図３（ｂ）に示すように、トランジスタ22、24、26をオフ（OFF）、トランジスタ25をオン（ON）にし、ヒューズ素子21の他端にプログラム電圧VPGMを供給することにより行われる。すると、図３（ｂ）中に矢印で示すような電流がヒューズ素子21に流れて、ヒューズ素子21が破壊され、データが書き込まれる。

読み出し動作は、まず、図３（ｃ）に示すように、トランジスタ22、25、26をオフ（OFF）にした状態でトランジスタ24をオン（ON）にして、センス回路23の入力ノードをプリチャージする。次に、図３（ｄ）に示すように、トランジスタ24、25をオフにした状態でトランジスタ22、26をオンにする。プログラム動作時に、ヒューズ素子21が破壊されていなければ、ヒューズ素子21に図３（ｃ）中に矢印で示すような電流が流れ、予めプリチャージされたセンス回路23の入力ノードが接地電圧のノードに放電される。プログラム動作時に、ヒューズ素子21が破壊されていれば、ヒューズ素子21には電流が流れず、センス回路23の入力ノードは放電されない。この動作により、ヒューズ素子21のプログラム状態に応じてセンス回路23の入力ノードの電位が異なり、この電位がセンス回路23により増幅されてデータとして読み出される。

図４は、図１中のフィールドプログラム可能領域11で使用される単位記憶回路の異なる構成例を示す回路図、及びプログラム動作、データ読み出し動作を説明するための回路図である。この単位記憶回路には、図４（ａ）に示すように、電気的にデータがプログラムされるヒューズ素子31が設けられている。本例では、このヒューズ素子31は、プログラム前は非導通状態であり、プログラム動作時に高電界が印加されることでゲート酸化膜が破壊されて導通状態になるゲート酸化膜破壊型ヒューズ素子である。ヒューズ素子31の一端は、NMOSトランジスタ32を介して、ヒューズ素子31のデータをセンスするセンス回路（SA）33の入力ノード（センスノード）が接続されている。センス回路33の入力ノードと接地電圧のノードとの間にはNMOSトランジスタ34が接続されている。

図４（ａ）に示す単位記憶回路のプログラム動作は、図４（ｂ）に示すように、トランジスタ32、34をオン（ON）にし、ヒューズ素子31の一端に例えば6.5Vのプログラム電圧VBPを供給することにより行われる。すると、ゲート酸化膜が破壊されてヒューズ素子31の両端間が導通し、図４（ｂ）中に矢印で示すような電流がヒューズ素子31に流れて、データが書き込まれる。

読み出し動作は、図４（ｃ）に示すように、ヒューズ素子31の一端にプログラム動作時よりも低い値の電圧、例えば1.2Vの電圧VBPを供給し、トランジスタ32のゲートに読み出し電圧VBTを供給してトランジスタ32をオン（ON）にし、かつトランジスタ34をオフ（OFF）にすることにより行われる。プログラム動作時に、ヒューズ素子31のゲート酸化膜が破壊されていれば、ヒューズ素子32に図４（ｂ）中に矢印で示すような電流が流れ、センス回路33の入力ノードは電圧VBPに応じた電圧に設定される。プログラム動作時に、ヒューズ素子31のゲート酸化膜が破壊されていなければ、ヒューズ素子32には図４（ｂ）中に矢印で示すような電流が流れない。この動作により、ヒューズ素子31のプログラム状態に応じてセンス回路33の入力ノードの電位が異なり、この電位がセンス回路33により増幅されてデータとして読み出される。

このようにして、フィールドプログラム可能領域11内に設けられている単位記憶回路がプログラムされ、データの読み出しが行われる。

（第１の実施形態）
図５（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置を示し、図１に示すROM領域12に設けられる単位記憶回路の一構成例を示す回路図である。この単位記憶回路は、図３（ａ）に示す単位記憶回路と同様に、電気的にデータがプログラムされるヒューズ素子として、電流を流すことにより溶断されるポリシリコンヒューズ素子を用いた例である。この単位記憶回路は、図３（ａ）に示すものと同様に、ヒューズ素子21、NMOSトランジスタ22、センス回路（SA）23、PMOSトランジスタ24、NMOSトランジスタ25、及びNMOSトランジスタ26を有する。

本実施形態の半導体記憶装置は、各チップで同様なデータの設定が必要な場合、単位記憶回路内のヒューズ素子21を電気的にプログラムするのではなく、先の図２に示すフローチャートに示すように、量産段階において、記憶させるデータに基づいて配線形成用マスクのレイアウトデータの簡単な修正によってマスク層を修正（変更）し、この修正（変更）されたマスク層を用いて、ヒューズ素子21を短絡する配線もしくはヒューズ素子21からデータを読み出す際の信号読み出し経路を遮断する配線を選択的に形成する。

例えば、データ“Ｌ”を記憶させる単位記憶回路では、図５（ａ）に示すように、ヒューズ素子21を短絡する配線27を形成し、データ“Ｈ”を記憶させる単位記憶回路では、図５（ｂ）に示すように、ヒューズ素子21とトランジスタ26との間の信号経路が開放された配線28を形成する。この場合、ヒューズ素子21が誤って溶断されないようにするために、プログラム電圧VPGMの供給ノードがトランジスタ26側に接続されるように配線28を形成することが好ましい。

図５（ａ）の単位記憶回路では、ヒューズ素子21が配線27により常にショートされている。プリチャージ動作後に、トランジスタ24、25をオフにした状態でトランジスタ22、26をオンにしてヒューズ素子21からデータを読み出す際に、ヒューズ素子21の状態に関わらずに、予めプリチャージされたセンス回路23の入力ノードが接地電圧のノードに放電される。従って、図５（ａ）の単位記憶回路からは常にデータ“Ｌ”が読み出される。

一方、図５（ｂ）の単位記憶回路では、ヒューズ素子21の経路は配線28により常にオープン状態にされている。プリチャージ動作後に、トランジスタ24、25をオフにした状態でトランジスタ22、26をオンにしてヒューズ素子21からデータを読み出す際に、ヒューズ素子21の状態に関わらずに、予めプリチャージされたセンス回路23の入力ノードは放電されない。従って、図５（ｂ）の単位記憶回路からは常にデータ“Ｈ”が読み出される。

本実施形態の半導体記憶装置によれば、電気的にプログラム可能なヒューズ素子を用いているにもかかわらずに、各チップで同様なデータの設定が必要な場合であっても、プログラム動作によるデータの設定が不要となる。

（第２の実施形態）
図６（ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置を示し、図１に示すROM領域12に設けられる単位記憶回路の一構成例を示す回路図である。この単位記憶回路は、図４（ａ）に示す単位記憶回路と同様に、電気的にデータがプログラムされるヒューズ素子として、ゲート酸化膜が破壊されるゲート酸化膜破壊型ヒューズ素子を用いた例である。この単位記憶回路は、図４（ａ）に示すものと同様に、ヒューズ素子31、NMOSトランジスタ32、34、及びセンス回路（SA）33を有する。

本実施形態の半導体記憶装置は、各チップで同様なデータの設定が必要な場合、単位記憶回路内のヒューズ素子31を電気的にプログラムするのではなく、先の図２に示すフローチャートに示すように、量産段階において、記憶させるデータに基づいて配線形成用マスクのレイアウトデータの簡単な修正によってマスク層を修正（変更）し、この修正（変更）されたマスク層を用いて、ヒューズ素子31を短絡する配線もしくはヒューズ素子31からデータを読み出す際の信号読み出し経路を遮断する配線を選択的に形成する。

例えば、データ“Ｌ”を記憶させる単位記憶回路では、図６（ａ）に示すように、ヒューズ素子31とトランジスタ32との間の信号経路が開放された配線35を形成し、データ“Ｈ”を記憶させる単位記憶回路では、図６（ｂ）に示すように、ヒューズ素子31を短絡する配線36を形成する。

図６（ａ）の単位記憶回路では、ヒューズ素子31の信号経路が配線35により常にオープン状態にされている。従って、図６（ａ）の単位記憶回路からは常にデータ“Ｌ”が読み出される。

一方、図６（ｂ）の単位記憶回路では、ヒューズ素子31は配線36により常にショートされている。従って、ヒューズ素子31の状態に関わらずに、読み出し動作時に、例えば1.2Vの電圧VBPがセンス回路33のセンスノードに供給され、常にデータ“Ｈ”が読み出される。

本実施形態の半導体記憶装置においても、電気的にプログラム可能なヒューズ素子を用いているにもかかわらずに、各チップで同様なデータの設定が必要な場合であっても、プログラム動作によるデータの設定が不要となる。

（第３の実施形態）
図７（ａ）、（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置を示し、図１に示すROM領域12に設けられる単位記憶回路の一構成例を示す回路図である。この単位記憶回路は、図３（ａ）に示す単位記憶回路に対して、センス回路23の出力をラッチするラッチ回路41を付加したものである。ラッチ回路41は、２個の信号反転回路の入出力ノードを逆並列接続して構成されており、センス回路23の出力の出力反転機能を備えている。なお、図１に示すROM領域12に図７（ａ）、（ｂ）に示される単位記憶回路を設ける場合、図１に示すフィールドプログラム可能領域11でもセンス回路23の出力をラッチするラッチ回路41が付加された単位記憶回路が用いられる。図７（ａ）、（ｂ）に示される単位記憶回路は、図３に示すものと同様に、電気的にデータがプログラムされるヒューズ素子として、電流を流すことにより溶断されるポリシリコンヒューズ素子を用いた例である。

そして、本実施形態の半導体記憶装置は、各チップで同様なデータの設定が必要な場合、単位記憶回路内のヒューズ素子21を電気的にプログラムするのではなく、先の図２に示すフローチャートに示すように、量産段階において、記憶させるデータに基づいて配線形成用マスクのレイアウトデータの簡単な修正によってマスク層を修正（変更）し、この修正（変更）されたマスク層を用いて、センス回路23の出力を読み出しデータとして出力する配線もしくはラッチ回路41の出力を読み出しデータとして出力する配線を選択的に形成する。

例えば、データ“Ｌ”を記憶させる単位記憶回路では、図７（ａ）に示すように、センス回路23の出力Aを読み出しデータOUTとして出力する配線42を形成し、データ“Ｈ”を記憶させる単位記憶回路では、図７（ｂ）に示すように、ラッチ回路41の出力Bを読み出しデータとして出力する配線43を形成する。

図７（ａ）の単位記憶回路では、センス回路23の出力Aが読み出しデータOUTとして出力される。ヒューズ素子21はプログラムされていないので電流を流すことができる。プリチャージ動作後に、トランジスタ24、25をオフにした状態でトランジスタ22、26をオンにしてヒューズ素子21からデータを読み出すことにより、センス回路23から常にデータ“Ｌ”が読み出される。従って、図７（ａ）の単位記憶回路から常にデータ“Ｌ”が読み出される。

一方、図７（ｂ）の単位記憶回路では、ラッチ回路41の出力Bが読み出しデータとして出力される。ラッチ回路41は出力反転機能を備えているので、ラッチ回路41から常にデータ“Ｈ”が読み出される。従って、図７（ｂ）の単位記憶回路から常にデータ“Ｈ”が読み出される。

本実施形態では、第１の実施形態とは異なり、ヒューズ素子21を短絡する配線もしくはヒューズ素子21からデータを読み出す際の信号読み出し経路を遮断する配線が形成されていない。従って、チップ製造後であってもヒューズ素子21をプログラムすることができる。これにより、配線42もしくは43を形成したチップを製造した後に、ヒューズ素子21をプログラムすることにより、記憶データを１度だけ変更することができる。

本実施形態の半導体記憶装置によれば、電気的にプログラム可能なヒューズ素子を用いているにもかかわらずに、各チップで同様なデータの設定が必要な場合であっても、プログラム動作によるデータの設定が不要となる。しかも、チップ製造後に、記憶データを１度だけ変更することができる。

（第４の実施形態）
図８（ａ）、（ｂ）は、本発明の第４の実施形態に係る半導体記憶装置を示し、図１に示すROM領域12に設けられる単位記憶回路の一構成例を示す回路図である。この単位記憶回路は、図４（ａ）に示す単位記憶回路に対して、センス回路33の出力をラッチするラッチ回路51を付加したものである。ラッチ回路51は、２個の信号反転回路の入出力ノードを逆並列接続して構成されており、センス回路33の出力の出力反転機能を備えている。なお、図１に示すROM領域12に図８（ａ）、（ｂ）に示される単位記憶回路を設ける場合、図１に示すフィールドプログラム可能領域11でもセンス回路33の出力をラッチするラッチ回路51が付加された単位記憶回路が用いられる。図８（ａ）、（ｂ）に示される単位記憶回路は、図４に示すものと同様に、電気的にデータがプログラムされるヒューズ素子として、ゲート酸化膜が破壊されるゲート酸化膜破壊型ヒューズ素子を用いた例である。

そして、本実施形態の半導体記憶装置は、各チップで同様なデータの設定が必要な場合、単位記憶回路内のヒューズ素子31を電気的にプログラムするのではなく、先の図２に示すフローチャートに示すように、量産段階において、記憶させるデータに基づいて配線形成用マスクのレイアウトデータの簡単な修正によってマスク層を修正（変更）し、この修正（変更）されたマスク層を用いて、センス回路33の出力を読み出しデータとして出力する配線もしくはラッチ回路51の出力を読み出しデータとして出力する配線を選択的に形成する。

図８（ａ）の単位記憶回路では、センス回路33の出力Aが読み出しデータOUTとして出力される。ヒューズ素子31はプログラムされていないので常に非導通状態となっている。従ってセンス回路33から常にデータ“Ｌ”が読み出され、図８（ａ）の単位記憶回路から常にデータ“Ｌ”が読み出される。

一方、図８（ｂ）の単位記憶回路では、ラッチ回路51の出力Bが読み出しデータとして出力される。ラッチ回路51は出力反転機能を備えているので、ラッチ回路51から常にデータ“Ｈ”が読み出される。従って、図８（ｂ）の単位記憶回路から常にデータ“Ｈ”が読み出される。

本実施形態では、第２の実施形態とは異なり、ヒューズ素子31を短絡する配線もしくはヒューズ素子31からデータを読み出す際の信号読み出し経路を遮断する配線が形成されていない。従って、チップ製造後であってもヒューズ素子31をプログラムすることができる。これにより、配線52もしくは53を形成したチップを製造した後に、ヒューズ素子31をプログラムすることにより、記憶データを１度だけ変更することができる。

本実施形態の半導体記憶装置によれば、電気的にプログラム可能なヒューズ素子を用いているにもかかわらずに、各チップで同様なデータの設定が必要な場合であっても、プログラム動作によるデータの設定が不要となる。しかも、チップ製造後に、記憶データを１度だけ変更することができる。

すなわち、本発明を要約すると以下のようになる。

第１の発明の半導体記憶装置は、第１及び第２の実施形態に対応し、電気的にデータがプログラムされるヒューズ素子21または31と、前記ヒューズ素子のデータをセンスするセンス回路23または33と、配線形成用のマスク層の変更により選択的に形成され、前記ヒューズ素子を短絡する第１の配線27または36もしくは前記ヒューズ素子からデータを読み出す際の信号読み出し経路を遮断する第２の配線28または35とを具備している。

第２の発明の半導体記憶装置は、第３及び第４の実施形態に対応し、電気的にデータがプログラムされるヒューズ素子21または31と、前記ヒューズ素子のデータをセンスするセンス回路23または33と、前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路41または51と、配線形成用のマスク層の変更により選択的に形成され、前記センス回路の出力を読み出しデータとして出力する第１の配線42または52もしくは前記ラッチ回路の出力を読み出しデータとして出力する第２の配線42または53とを具備している。

第３の発明の半導体記憶装置は、第１及び第２の実施形態に対応した単位記憶回路がROM領域12に設けられ、電気的にデータがプログラムされるヒューズ素子21または31と、前記ヒューズ素子のデータをセンスするセンス回路23または33を有する単位記憶回路がフィールドプログラム可能領域11に設けられている。

第４の発明の半導体記憶装置は、第３及び第４の実施形態に対応した単位記憶回路がROM領域12に設けられ、電気的にデータがプログラムされるヒューズ素子21または31と、前記ヒューズ素子のデータをセンスするセンス回路23または33を有する単位記憶回路がフィールドプログラム可能領域11に設けられている。

なお、本発明は上記各実施形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、第１乃至第４の実施形態では図５乃至図８に示した同じ種類の単位記憶回路をROM領域12内に設ける場合を説明したが、図５と図７に示した異なる種類の単位記憶回路を同じROM領域12内に設けるように構成し、かつ、図６と図８に示した異なる種類の単位記憶回路を同じROM領域12内に設けるように構成してもよい。

11…フィールドプログラム可能領域、12…ROM領域、21、31…ヒューズ素子、27、28、42、43、52、53…配線、23、33…センス回路、41、52…ラッチ回路。

Claims (5)

1. 電気的にデータがプログラムされるヒューズ素子と、
   前記ヒューズ素子のデータをセンスするセンス回路と、
   配線形成用のマスク層の変更により選択的に形成され、前記ヒューズ素子を短絡する第１の配線もしくは前記ヒューズ素子からデータを読み出す際の信号読み出し経路を遮断する第２の配線と
   を具備したことを特徴とする半導体記憶装置。
2. 電気的にデータがプログラムされるヒューズ素子と、
   前記ヒューズ素子のデータをセンスするセンス回路と、
   前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路と、
   配線形成用のマスク層の変更により選択的に形成され、前記センス回路の出力を読み出しデータとして出力する第１の配線もしくは前記ラッチ回路の出力を読み出しデータとして出力する第２の配線と
   を具備したことを特徴する半導体記憶装置。
3. 電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路とを有する複数の第１の単位記憶回路が設けられた第１の記憶領域と、
   電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、配線形成用のマスク層の変更により選択的に形成され、前記ヒューズ素子を短絡する第１の配線もしくは前記ヒューズ素子からデータを読み出す際の信号読み出し経路を遮断する第２の配線とを有する複数の第２の単位記憶回路が設けられた第２の記憶領域と
   を具備したことを特徴とする半導体記憶装置。
4. 電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路とを有する複数の第１の単位記憶回路が設けられた第１の記憶領域と、
   電気的にデータがプログラムされるヒューズ素子と、前記ヒューズ素子のデータをセンスするセンス回路と、前記センス回路の出力をラッチする出力反転機能を備えたラッチ回路と、配線形成用のマスク層の変更により選択的に形成され、前記センス回路の出力を読み出しデータとして出力する第１の配線もしくは前記ラッチ回路の出力を読み出しデータとして出力する第２の配線とを有する複数の第２の単位記憶回路が設けられた第２の記憶領域と
   を具備したことを特徴する半導体記憶装置。
5. 前記ヒューズ素子が、電流を流すことにより溶断されるポリシリコンヒューズ素子、及び電流を流すことによりゲート酸化膜が破壊されるゲート酸化膜破壊型ヒューズ素子のいずれか一方であることを特徴する請求項１乃至４のいずれか１項記載の半導体記憶装置。

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