JP6102418B2 - 不揮発性メモリ素子、不揮発性メモリセルおよび不揮発性メモリ - Google Patents
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Description
以下、このSNMへの悪影響について説明する。
好ましい態様において、この発明による不揮発性メモリ素子は、第1メタル層および第2メタル層間に並列に介挿され、互いに逆並列接続された第1および第2のダイオードと、前記第2メタル層および第3メタル層間に介挿された抵抗変化型素子とを具備する。
図1はこの発明の各実施形態による不揮発性メモリセルにおいて使用する不揮発性メモリ素子の構成を示す回路図である。図1に示すように、不揮発性メモリ素子は、抵抗変化型素子Rと、互いに逆並列接続されたダイオードD1およびD2からなる閾素子とをノードVXおよびソース線SL間に直列接続してなるものである。抵抗変化型素子Rとしては、MRAM、PRAM、ReRAM等に用いられるものと同様なバイポーラ型抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子RはMRAMに使用されるMTJ素子である。そして、抵抗変化型素子RであるMTJ素子のフリー層はノードVXに接続され、ピン層はダイオードD1のカソードおよびダイオードD2のアノードの共通接続点に接続されている。そして、ダイオードD1のアノードおよびダイオードD2のカソードがソース線SLに共通接続されている。
図5はこの発明の一実施形態である不揮発性メモリセルの構成を示す回路図である。不揮発性メモリでは、この不揮発性メモリセルを行列状に配列し、例えば不揮発性メモリセルの行毎にワード線WLおよびソース線SLを配線するとともに、不揮発性メモリセルの列毎にビット線BLおよび反転ビット線BLBを配線することにより不揮発性メモリセルアレイを構成する。
以上が揮発性記憶部10の構成である。
以上が不揮発性記憶部20の構成である。
不揮発性記憶部20が“0”を記憶している場合のリコール動作も同様である。
図8はこの発明の一実施形態である不揮発性RAMの構成を示すブロック図である。この不揮発性RAMのメモリ容量は、64Mbit(4M×16bit)である。通常のSRAMの機能ブロックに加えて、抵抗変化型素子へのストア、抵抗変化型素子からのリコールの制御を行うために、制御信号STRおよびRCLを受け付ける機能、昇圧回路、降圧回路を含む電源制御回路500が設けられている。この例では、STR=Hレベルでストア動作を行い、RCL=Hレベルでリコール動作を行う構成となっている。
その後、不揮発性RAMは通常のSRAMと同一の動作を行う。
他の行に対応した行選択回路200−jでも同様な動作が行われる。
他の行に対応した行選択回路200−jでも同様な動作が行われる。
図14は本実施形態における不揮発性メモリ素子の断面構造を示す図である。この図では、前掲図5のダイオードD1a、D1b、抵抗変化型素子R1の断面構造が示されている。図14においてNチャネルトランジスタTRは、図5におけるNチャネルトランジスタTa1であってもよいし、NチャネルトランジスタN1であってもよい。このNチャネルトランジスタTRのドレインの拡散層n+にコンタクトCSを介して第1メタル層1Mが接続されている。この第1メタル層1M上にダイオードD1aのカソードおよびダイオードD1bのアノードが配置されている。そして、ダイオードD1aのアノードとダイオードD1bのカソードは、第1ビアコンタクトV1を各々介して、第2メタル層2Mに接続されている。この第2メタル層2Mの上にMTJ抵抗素子R1のピン層が配置されている。そして、このMTJ素子R1のフリー層は第2ビアコンタクトV2を介して第3メタル層3Mに接続されている。この第3メタル層3Mはソース線SLである。一方、図14の左側には、同じく拡散層から第3メタル層3Mまでを繋ぐ配線が示されている。
図18はこの発明の他の実施形態である不揮発性メモリのストア動作を示すタイムチャートである。また、図19は同実施形態の動作条件を示す図である。本実施形態は、図9に示す不揮発性メモリにおいて、VDC=1.0Vの低電圧でストア動作を行わせるようにしたものである。さらに詳述すると、本実施形態では、電源電圧VDCとソース電圧SLに2ステップでストア電圧を印加して、R1とR2それぞれに、2ステップでストアを行なう方式である。
以上、この発明の各種実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
Claims (11)
- 不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードとソース線との間に介挿された第1の不揮発性メモリ素子と、
前記第2のインバータの出力ノードと前記ソース線との間に介挿された第2の不揮発性メモリ素子とを有し、
前記第1および第2の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
前記第1および第2の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ソース線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、
前記不揮発性メモリセルをSRAMのメモリセルとして動作させる場合には、前記閾素子の閾値電圧VF以下のソース電圧を前記ソース線に与えるとともに、前記ソース電圧の2倍の電源電圧を前記揮発性記憶部のフリップフロップに与え、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、前記閾値電圧以上のソース電圧を前記ソース線に与えるとともに、前記ソース電圧の2倍の電源電圧を前記揮発性記憶部のフリップフロップに与え、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、前記第1および第2のインバータを構成するトランジスタの閾値電圧Vthから前記閾値素子の閾値電圧VFを減算した電圧Vth−VFより低いソース電圧VSLを前記ソース線に設定し、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする不揮発性メモリ。 - 不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードとソース線との間に介挿された第1の不揮発性メモリ素子と、
前記第2のインバータの出力ノードと前記ソース線との間に介挿された第2の不揮発性メモリ素子とを有し、
前記第1および第2の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
前記第1および第2の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ソース線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、
前記不揮発性メモリセルをSRAMのメモリセルとして動作させる場合には、前記閾素子の閾値電圧VF以下の電源電圧を前記揮発性記憶部のフリップフロップに与え、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、前記閾値電圧以上のソース電圧を前記ソース線に与えるとともに、前記ソース電圧の2倍の電源電圧を前記揮発性記憶部のフリップフロップに与え、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、前記第1および第2のインバータを構成するトランジスタの閾値電圧Vthから前記閾値素子の閾値電圧VFを減算した電圧Vth−VFより低いソース電圧VSLを前記ソース線に設定し、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする不揮発性メモリ。 - 行列状に配列された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの中のアクセス対象である不揮発性メモリセルを選択する選択手段とを具備し、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードとソース線との間に介挿された第1の不揮発性メモリ素子と、
前記第2のインバータの出力ノードと前記ソース線との間に介挿された第2の不揮発性メモリ素子とを有し、
前記第1および第2の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
前記第1および第2の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ソース線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、
前記選択手段は、
アクセス対象である不揮発性メモリセルの第1および第2のスイッチをONにする手段と、アクセス対象である不揮発性メモリセルに接続された2本のビット線を書き込み手段または読み出し手段に接続する手段を具備し、
前記選択手段は、前記不揮発性メモリセルアレイ内の指定された不揮発性メモリセルについて、前記第1および第2のスイッチをOFFとし、前記揮発性記憶部の高電位電源ノードおよび前記ソース線間の電圧と、前記ソース線および前記揮発性記憶部の低電位電源ノード間の電圧の両方が前記閾素子の閾値電圧以上となるように、前記揮発性記憶部および前記ソース線に電源電圧およびソース電圧を各々与え、前記揮発性記憶部の記憶データを前記不揮発性記憶部に書き込むストア動作を行わせる手段を有することを特徴とする不揮発性メモリ。 - 行列状に配列された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの中のアクセス対象である不揮発性メモリセルを選択する選択手段とを具備し、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードとソース線との間に介挿された第1の不揮発性メモリ素子と、
前記第2のインバータの出力ノードと前記ソース線との間に介挿された第2の不揮発性メモリ素子とを有し、
前記第1および第2の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
前記第1および第2の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ソース線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、
前記選択手段は、
アクセス対象である不揮発性メモリセルの第1および第2のスイッチをONにする手段と、アクセス対象である不揮発性メモリセルに接続された2本のビット線を書き込み手段または読み出し手段に接続する手段を具備し、
前記選択手段は、前記不揮発性メモリセルアレイ内の指定された不揮発性メモリセルについて、前記第1および第2のスイッチをOFFとし、前記第1および第2のインバータを構成するトランジスタの閾値電圧Vthから前記閾値素子の閾値電圧VFを減算した電圧Vth−VFより低いソース電圧VSLを前記ソース線に与え、前記揮発性記憶部の電源電圧を0Vから所定電圧まで立ち上げることにより、前記不揮発性記憶部の記憶データを前記揮発性記憶部に書き込むリコール動作を行わせる手段を有することを特徴とする不揮発性メモリ。 - 行列状に配列された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの中のアクセス対象である不揮発性メモリセルを選択する選択手段とを具備し、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードとソース線との間に介挿された第1の不揮発性メモリ素子と、
前記第2のインバータの出力ノードと前記ソース線との間に介挿された第2の不揮発性メモリ素子とを有し、
前記第1および第2の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
前記第1および第2の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ソース線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であり、
前記選択手段は、
アクセス対象である不揮発性メモリセルの第1および第2のスイッチをONにする手段と、アクセス対象である不揮発性メモリセルに接続された2本のビット線を書き込み手段または読み出し手段に接続する手段を具備し、
前記選択手段は、前記不揮発性メモリセルアレイ内の指定された不揮発性メモリセルについて、前記第1および第2のスイッチをOFFとし、前記揮発性記憶部に第1の電源電圧を与えるとともに前記ソース線に前記第1の電源電圧よりも高い第1のソース電圧を与え、前記第1および第2の不揮発性メモリ素子の一方に前記揮発性記憶部の記憶データに応じたデータを書き込む第1のストア動作と、前記揮発性記憶部に前記第1の電源電圧よりも高い第2の電源電圧を与えるとともに前記ソース線に前記第1のソース電圧よりも低い第2のソース電圧を与え、前記第1および第2の不揮発性メモリ素子の他方に前記揮発性記憶部の記憶データに応じたデータを書き込む第2のストア動作とを行わせる手段を有することを特徴とする不揮発性メモリ。 - 前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1〜5のいずれか1の請求項に記載の不揮発性メモリ。
- 前記閾素子は、互いに逆並列接続された2個のダイオードからなることを特徴とする請求項1〜6のいずれか1の請求項に記載の不揮発性メモリ。
- 前記閾素子は、ツェナーダイオードからなることを特徴とする請求項1〜6のいずれか1の請求項に記載の不揮発性メモリセル。
- 第1メタル層の第1の配線および第2メタル層の第1の配線間に介挿された第1のダイオードと、
前記第1メタル層の第2の配線および前記第2メタル層の第2の配線間に介挿された第2のダイオードと、
前記第2メタル層および第3メタル層間に配置された抵抗変化型素子と、を具備し、
前記第1のダイオードおよび前記第2のダイオードは、前記第1メタル層および前記第2メタル層間において半導体基板の深さ方向に沿ったP型拡散層およびN型拡散層の並び方向が互いに同じであり、前記第1メタル層の第1の配線と前記第2メタル層の第2の配線とが接続され、前記第1メタル層の第2の配線と前記第2メタル層の第1の配線とが接続されることで互いに逆並列接続されたことを特徴とする不揮発性メモリ素子。 - 第1メタル層の第1の配線および第2メタル層の第1の配線間に介挿された第1のダイオードと、
前記第1メタル層の第2の配線および前記第2メタル層の第2の配線間に介挿された第2のダイオードと、
前記第1メタル層および前記第2メタル層間に配置された抵抗変化型素子と、を具備し、
前記第1のダイオードおよび前記第2のダイオードは、前記第1メタル層および前記第2メタル層間において半導体基板の深さ方向に沿ったP型拡散層およびN型拡散層の並び方向が互いに同じであり、前記第1メタル層の第1の配線と前記第2メタル層の第2の配線とが接続され、前記第1メタル層の第2の配線と前記第2メタル層の第1の配線とが接続されることで互いに逆並列接続されており、
前記抵抗変化型素子の一端が前記第1メタル層の第2の配線に接続されるとともに他端が前記第2メタル層の第3の配線に接続され、または、前記抵抗変化型素子の一端が前記第2メタル層の第3の配線に接続されるとともに他端が前記第1メタル層の第1の配線に接続されたことを特徴とする不揮発性メモリ素子。 - 揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1および第2のインバータの各出力ノードと2本のビット線との間に各々介挿され、前記2本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記2本のビット線を介してデータ読み出しを行う場合にONとされる第1および第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードとソース線との間に介挿された第1の不揮発性メモリ素子と、
前記第2のインバータの出力ノードと前記ソース線との間に介挿された第2の不揮発性メモリ素子とを有し、
前記第1および第2の不揮発性メモリ素子の各々は、請求項9または10に記載の不揮発性メモリ素子であることを特徴とする不揮発性メモリセル。
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