JP6163817B2 - 不揮発性メモリセルおよび不揮発性メモリ - Google Patents

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリセルと、この不揮発性メモリセルを備えた不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図１４（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセルの構成と動作を示す図である。また、図１４（ｃ）は、図１４（ａ）および（ｂ）に示す回路を利用した不揮発性メモリセルの等価回路を示す図である。

図１４（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜（絶縁膜）と、磁気の方向が変化するフリー層とからなる。図１４（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１４（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。

このようなＭＴＪ素子により不揮発性メモリセルを構成する場合には、図１４（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、Ｎチャネル選択トランジスタＴ１がＭＴＪ素子に直列接続される。図１４（ｃ）に示す不揮発性メモリセルは、抵抗変化型素子Ｒ１とＮチャネル選択トランジスタＴ１とにより構成されている。ここで、抵抗変化型素子Ｒ１は、図１４（ａ）および（ｂ）のＭＴＪ素子である。この抵抗変化型素子Ｒ１では、矢印の先端側にフリー層があり、後端側はピン層がある。従って、図１４（ｃ）において矢印と逆方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は低抵抗化し、矢印と同方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は高抵抗化する。

図１４（ｃ）に示す例では、ＭＴＪ素子である抵抗変化型素子Ｒ１のフリー層にビット線ＢＬが接続され、Ｎチャネル選択トランジスタＴ１のソースにソース線ＳＬが接続されている。そして、ビット線ＢＬおよびソース線ＳＬ間に書き込みデータに対応した電圧を印加し、かつ、Ｎチャネル選択トランジスタＴ１にワード線ＷＬを介して所定の行選択電圧を与え、Ｎチャネル選択トランジスタＴ１をＯＮさせることにより、抵抗変化型素子Ｒ１に電流を流し、抵抗変化型素子Ｒ１に対するデータ“１”または“０”の書き込みが行われる。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

図１５は、図１４（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来の不揮発性メモリセルアレイの断面構造を例示する図である。図１５に示す例では、半導体基板に図１４（ａ）および（ｂ）に示すＮチャネル選択トランジスタＴ１が２個形成されている。そして、１不揮発性メモリセルを構成する２つのＮチャネル選択トランジスタＴ１のゲートがワード線ＷＬとなっている。これらのＮチャネル選択トランジスタＴ１のソースは、コンタクトホールＣＳと第１メタル層１Ｍと第１層および第２層間のビアＶ１を介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネル選択トランジスタＴ１の共用のドレインは、コンタクトホールＣＳを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はビアＶ１を介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図１６は、図１４および図１５に示す不揮発性メモリセルの動作例を示している。ＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネル選択トランジスタのゲートにワード線ＷＬを介して１．２Ｖの選択電圧を与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。

なお、このような不揮発性メモリセルアレイの構成および不揮発性メモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。

特開２００９−１８７６３１号公報 特開２００２−８３６９号公報 特表２００７−５３６６８０号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

さて、メモリ容量を増大させるためには、不揮発性メモリセルの素子数を減らすのが効果的である。そこで、特許文献２は、面積を縮小するために、選択用のトランジスタを省略して１個の抵抗のみでメモリセルを構成したクロスポイント型メモリを提案している（特許文献２の図３（ａ）（ｂ）（ｃ）参照）。また、特許文献３も、同様なクロスポイント型メモリを提案している（特許文献３の図４６〜図４８参照）。しかし、特許文献２に記載の構成は、不揮発性メモリセルへのアクセス時に、不必要な回り込みの電流が他の不揮発性メモリセルに流れ、消費電流が多くなるという問題がある。また、不揮発性メモリセルの記憶素子としてＭＴＪ素子のようなバイポーラ型抵抗素子を使用した場合、書き込み時に不揮発性メモリセルに対して双方向電流を流す必要があるが、このような書き込み方法を実現するための技術が特許文献２には開示されていない。特許文献３も同様であり、不揮発性メモリセルの記憶素子としてバイポーラ型抵抗素子を使用することを可能にする技術を開示していない。

この発明は、以上説明した事情に鑑みてなされたものであり、選択用のトランジスタが不要であって占有面積が少なくて済み、ＭＴＪ素子のようなバイポーラ型抵抗素子により構成可能な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。

この発明は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなることを特徴とする不揮発性メモリセルを提供する。

この不揮発性メモリセルおよびこの不揮発性メモリセルを利用した不揮発性メモリによれば、直列接続された抵抗変化型素子および閾素子に印加する電圧の絶対値を閾素子の閾電圧以上であり、かつ、閾電圧の２倍以下に選ぶことにより、不揮発性メモリ内の所望の不揮発性メモリセル以外の不揮発性メモリへの電流の回り込みを回避し、所望の不揮発性メモリセルのみに対するデータ書き込みおよびデータ読み出しを実現することができる。

この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。 同不揮発性メモリセルの閾素子の電圧−電流特性を例示する図である。 同不揮発性メモリセルの動作条件を示す図である。 この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。 この発明の第３実施形態である不揮発性メモリセルアレイの構成および動作を示す回路図である。 同実施形態の“０”書き込みの動作条件を示す図である。 同実施形態の“１”書き込みの動作条件を示す図である。 この発明の第４実施形態である不揮発性メモリセルアレイの構成および動作を示す回路図である。 同実施形態の“０”書き込みの動作条件を示す図である。 同実施形態の“１”書き込みの動作条件を示す図である。 この発明の第５実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態における行デコーダの構成を示す回路図である。 この発明の第６実施形態である不揮発性メモリの構成を示す回路図である。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。 同不揮発性メモリセルの動作条件を示す図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜第１実施形態＞
図１はこの発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。この不揮発性メモリセルは、不揮発性メモリの不揮発性メモリセルアレイに行列状に配列されるものであり、行列の各行に沿って各々配線されたソース線ＳＬと各列に沿って各々配線されたビット線ＢＬとの交点に配置される。図１に示すように、不揮発性メモリセルは、抵抗変化型素子Ｒと、互いに逆並列接続されたダイオードＤ１およびＤ２からなる閾素子とをビット線ＢＬおよびソース線ＳＬ間に直列接続してなるものである。抵抗変化型素子Ｒとしては、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様なバイポーラ型抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子ＲはＭＲＡＭに使用されるＭＴＪ素子である。そして、抵抗変化型素子ＲであるＭＴＪ素子のフリー層はビット線ＢＬに接続され、ピン層はダイオードＤ１のカソードおよびダイオードＤ２のアノードの共通接続点に接続されている。そして、ダイオードＤ１のアノードおよびダイオードＤ２のカソードがソース線ＳＬに共通接続されている。

図２はダイオードＤ１およびＤ２からなる閾素子の電圧−電流特性を示す図である。この図２において、横軸は抵抗変化型素子Ｒおよび閾素子間のノードＮの電位ＶＮからソース線ＳＬの電位ＶＳＬを減算した電圧ＶＮ−ＶＳＬを示しており、縦軸はノードＮからソース線ＳＬに向けて流れる電流を示している。この例では、ダイオードＤ１およびＤ２の順方向電圧が閾素子の閾値電圧となる。電圧ＶＮ−ＶＳＬの絶対値がこの閾値電圧（図示の例では約０．６Ｖ）以下の領域では、電流Ｉは０である。しかし、電圧ＶＮ−ＶＳＬが正であり、かつ、閾値電圧（この場合、ダイオードＤ２の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ２の順方向電流が流れる。また、電圧ＶＮ−ＶＳＬが負であり、かつ、その絶対値が閾値電圧（この場合、ダイオードＤ１の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ１の順方向電流が流れる。

図３は本実施形態による不揮発性メモリセルの動作条件を示す図である。図３に示すように、“０”書き込みの場合は、ビット線ＢＬに１．２Ｖ、ソース線ＳＬに０Ｖを印加する。この場合、ダイオードＤ２がオンし、ノードＮおよびソース線ＳＬ間に略０．７Ｖの電圧が印加され、ビット線ＢＬおよびノードＮ間の抵抗変化型素子Ｒには略０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにフリー層からピン層に向かう順方向の電流が流れて低抵抗となり、“０”が書き込まれた状態となる。一方、“１”書き込みの場合は、ビット線ＢＬに０Ｖ、ソース線ＳＬに１．２Ｖを印加する。この場合、ダイオードＤ１がオンし、ノードＮおよびソース線ＳＬ間に略−０．７Ｖの電圧が印加され、ビット線ＢＬおよびノードＮ間の抵抗変化型素子Ｒに略−０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにピン層からフリー層に向かう逆方向の電流が流れ、高抵抗化し、“１”が書き込まれた状態となる。

データ読み出しを行う場合には、ビット線ＢＬに０．７Ｖ、ソース線ＳＬに０Ｖを印加する。この場合、ダイオードＤ２がオンし、ノードＮおよびソース線ＳＬ間に略０．７Ｖの電圧が印加され、ビット線ＢＬおよびノードＮ間の抵抗変化型素子Ｒには略０．１Ｖの電圧が印加される。このときビット線ＢＬおよびソース線ＳＬ間に流れる電流を検出し、所定の閾値と比較することにより抵抗変化型素子Ｒに記憶されたデータを判定する。すなわち、ビット線ＢＬおよびソース線ＳＬ間に流れる電流が閾値よりも大きい場合は、抵抗変化型素子Ｒの抵抗が低く、データ“０”を記憶した状態であると判定し、ビット線ＢＬおよびソース線ＳＬ間に流れる電流が閾値よりも小さい場合は、抵抗変化型素子Ｒの抵抗が高く、データ“１”を記憶した状態であると判定する。

図３において、“０”非書き込み、“１”非書き込みとは、不揮発性メモリセルアレイ内の当該不揮発性メモリセル以外の不揮発性メモリセルが例えば書き込み対象となっている場合の当該不揮発性メモリセルの動作条件である。“０”非書き込みでは“０”書き込みの場合と同じ極性の電圧がビット線ＢＬおよびソース線ＳＬ間に印加されるが、印加電圧の絶対値が閾素子の閾値電圧を越えないため、当該不揮発性メモリセルに電流が流れず、“０”書き込みが行われない。“１”非書き込みも同様である。なお、この“０”非書き込みおよび“１”非書き込みについては、後述する第３実施形態において、その詳細を明らかにする。

以上のように、本実施形態によればトランジスタ等の選択用のスイッチング素子を用いなくても、抵抗変化型素子Ｒに対するデータの書き込み、抵抗変化型素子Ｒからのデータの読み出しを行うことが可能である。

＜第２実施形態＞
図４はこの発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。上記第１実施形態では、ダイオードＤ１およびＤ２を逆並列接続したものにより閾素子を構成したが、本実施形態ではツェナーダイオードＤＺにより閾素子を構成した。本実施形態においても、ツェナーダイオードＤＺの降伏電圧をダイオードの順方向電圧である０．６Ｖ程度にすることにより上記第１実施形態と同様な効果が得られる。

＜第３実施形態＞
図５は、この発明の第３実施形態である不揮発性メモリセルアレイの構成および動作を示す回路図である。この不揮発性メモリセルアレイは、上記第１実施形態の不揮発性メモリセル（図１）により構成されている。ここでは、説明を簡略化するために、４ビットの不揮発性メモリセルＭ００、Ｍ０１、Ｍ１０およびＭ１１により構成された不揮発性メモリセルアレイを例に説明する。この不揮発性メモリセルアレイには、ビット線ＢＬ０、ＢＬ１、ソース線ＳＬ０、ＳＬ１が配線されている。不揮発性メモリセルＭ００はソース線ＳＬ０とビット線ＢＬ０の交差部に、不揮発性メモリセルＭ０１はソース線ＳＬ０とビット線ＢＬ１の交差部に、不揮発性メモリセルＭ１０はソース線ＳＬ１とビット線ＢＬ０の交差部に、不揮発性メモリセルＭ１１はソース線ＳＬ１とビット線ＢＬ１の交差部に各々配置されている。

図５（ａ）は、不揮発性メモリセルＭ００に“０”を書き込む場合、図５（ｂ）は不揮発性メモリセルＭ００に“１”を書き込む場合、図５（ｃ）は不揮発性メモリセルＭ００からデータを読み出す場合の各部の状態を示している。また、図６は“０”書き込みの動作条件を、図７は“１”書き込みの動作条件を各々示している。

不揮発性メモリセルＭ００に“０”を書き込む場合は、次のような電圧印加を行う。
ａ．書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０およびソース線ＳＬ０間に不揮発性メモリセルの閾素子の閾値電圧ＶＦ以上であり、かつ、閾値電圧ＶＦの２倍以下の正の電圧を印加する。
ｂ．書き込み対象である不揮発性メモリセルＭ００に接続されたソース線ＳＬ０以外のソース線ＳＬ１には書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０に与えるものと同じ電圧を印加する。
ｃ．書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０以外のビット線ＢＬ１はオープンとし、あるいは書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０の電圧およびソース線ＳＬ０の電圧の中間の電圧であって、当該ビット線ＢＬ０の電圧との電圧差が閾値電圧ＶＦ以下であり、かつ、当該ソース線ＳＬ０の電圧との電圧差が閾値電圧ＶＦ以下である電圧を印加する。

具体的には、図５（ａ）および図６に示すように、不揮発性メモリセルＭ００に“０”を書き込む場合は、ビット線ＢＬ０を１．２Ｖ、ビット線ＢＬ１をオープンまたは０．６Ｖとし、ソース線ＳＬ０を０Ｖ、ソース線ＳＬ１を１．２Ｖとする。

ここで、不揮発性メモリセルＭ００に注目すると、ＢＬ０＝１．２Ｖ、ＳＬ０＝０Ｖなので、実線矢印により示すようにビット線ＢＬ０→抵抗変化型素子Ｒ→ダイオードＤ２→ソース線ＳＬ０という電流パスに沿って電流が流れ、抵抗変化型素子Ｒには正の電圧０．５Ｖが印加される。この結果、不揮発性メモリセルＭ００の抵抗変化型素子Ｒは、フリー層からピン層に順方向に電流が流れて低抵抗となり、“０”が書き込まれた状態となる。

一方、不揮発性メモリセルＭ０１、Ｍ１１に注目すると、ＳＬ１＝１．２Ｖ、ＳＬ０＝０Ｖなので、破線矢印によって示すように、ソース線ＳＬ１→不揮発性メモリセルＭ１１のダイオードＤ１および抵抗変化型素子Ｒ→ビット線ＢＬ１→不揮発性メモリセルＭ０１の抵抗変化型素子ＲおよびダイオードＤ２→ソース線ＳＬ０という電流パスを電流が流れようとする。

しかし、ビット線ＢＬ１がオープンである場合、この電流パスにおける不揮発性メモリセルＭ１１のダイオードＤ１の順方向電圧ＶＦ＝０．６Ｖと不揮発性メモリセルＭ０１のダイオードＤ２の順方向電圧ＶＦ＝０．６Ｖの和がソース線ＳＬ１およびＳＬ０間の電圧１．２Ｖと一致するので、不揮発性メモリセルＭ１１のダイオードＤ１および不揮発性メモリセルＭ０１のダイオードＤ２はいずれもオフとなり、この電流パスに電流は流れない。

この場合、不揮発性メモリセルＭ１１は、“１”書き込みの場合と同様にソース線ＳＬ１の電圧がビット線ＢＬ１の電圧よりも高くなっているにも拘わらず、ソース線ＳＬ１およびビット線ＢＬ１間の電圧が不足するために“１”の書き込みが行われない。これを“１”の非書き込みという。また、不揮発性メモリセルＭ０１は、“０”書き込みの場合と同様にビット線ＢＬ１の電圧がソース線ＳＬ０の電圧よりも高くなっているにも拘わらず、ビット線ＢＬ１およびソース線ＳＬ０間の電圧が不足するために“０”の書き込みが行われない。これを“０”の非書き込みという。

不揮発性メモリセルＭ１０については、ＳＬ１＝１．２Ｖ、ＢＬ０＝１．２Ｖであるため、ダイオードＤ１およびＤ２がオフとなり、非選択となる。

以上の例では、書き込み対象である不揮発性メモリセルのビット線ＢＬおよびソース線ＳＬ間に与える電圧Ｖ（ＢＬ−ＳＬ）を１．２Ｖとして“０”書き込みを行った。しかし、書き込み対象でない不揮発性メモリセルへの回り込み電流の発生を回避し、書き込み対象の不揮発性メモリセルのみに“０”書き込みを行うためには、ＶＦ≦Ｖ（ＢＬ−ＳＬ）≦２ＶＦとなるように電圧Ｖ（ＢＬ−ＳＬ）を定めればよい。

不揮発性メモリセルＭ００に“１”を書き込む場合は、次のような電圧印加を行う。
ａ．書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０およびソース線ＳＬ０間に不揮発性メモリセルの閾素子の閾値電圧ＶＦ以上であり、かつ、閾値電圧ＶＦの２倍以下の絶対値を持った負の電圧を印加する。
ｂ．書き込み対象である不揮発性メモリセルＭ００に接続されたソース線ＳＬ０以外のソース線ＳＬ１には書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０に与えるものと同じ電圧を印加する。
ｃ．書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０以外のビット線ＢＬ１はオープンとし、あるいは書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０の電圧およびソース線ＳＬ０の電圧の中間の電圧であって、当該ビット線ＢＬ０の電圧との電圧差が閾値電圧ＶＦ以下であり、かつ、当該ソース線ＳＬ０の電圧との電圧差が閾値電圧ＶＦ以下である電圧を印加する。

具体的には、図５（ｂ）および図７に示すように、ビット線ＢＬ０を０Ｖ、ソース線ＳＬ０を１．２Ｖ、ビット線ＢＬ１をオープン、ソース線ＳＬ１を０Ｖとする。この場合、不揮発性メモリセルＭ００には電流が流れ、その抵抗変化型素子Ｒには−０．５Ｖの電圧が印加されるので、“１”書き込みが行われる。

一方、不揮発性メモリセルＭ０１に注目すると、ＳＬ０＝１．２Ｖ、ＳＬ１＝０Ｖなので、破線矢印によって示すように、不揮発性メモリセルＭ０１およびＭ１１を経由した電流パスがソース線ＳＬ０およびＳＬ１間に生じるが、この電流パスにおける不揮発性メモリセルＭ０１のダイオードＤ１の順方向電圧と不揮発性メモリセルＭ１１のダイオードＤ２の順方向電圧の和がソース線ＳＬ０およびＳＬ１間の電圧１．２Ｖと一致するため、両ダイオードＤ１およびＤ２がオフとなる。このため、不揮発性メモリセルＭ０１およびＭ１１に電流が流れず、不揮発性メモリセルＭ０１は“１”の非書き込み、不揮発性メモリセルＭ１１は“０”の非書き込みとなる。

また、不揮発性メモリセルＭ１０については、ＢＬ０＝０Ｖ、ＳＬ１＝０Ｖであるため、非選択となる。

以上の例では、“１”書き込みの対象である不揮発性メモリセルのソース線ＳＬおよびビット線ＢＬ間に与える電圧Ｖ（ＳＬ−ＢＬ）を１．２Ｖとして“０”書き込みを行った。しかし、書き込み対象でない不揮発性メモリセルへの誤書き込みを行うことなく、書き込み対象の不揮発性メモリセルのみに“１”書き込みを行うためには、ＶＦ≦Ｖ（ＳＬ−ＢＬ）≦２ＶＦとなるように電圧Ｖ（ＳＬ−ＢＬ）を定めればよい。

不揮発性メモリセルＭ００からのデータ読み出しを行う場合は、次のような電圧印加を行う。
ａ．読み出し対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０およびソース線ＳＬ０間に不揮発性メモリセルの閾素子の閾値電圧ＶＦ以上であり、かつ、閾値電圧ＶＦの２倍以下の絶対値を持った正の電圧を印加する。
ｂ．読み出し対象である不揮発性メモリセルＭ００に接続されたソース線ＳＬ０以外のソース線ＳＬ１には、読み出し対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０の電圧およびソース線ＳＬ０の電圧の中間の電圧であって、当該ビット線ＢＬ０の電圧との電圧差が閾値電圧ＶＦ以下であり、かつ、当該ソース線ＳＬ０の電圧との電圧差が閾値電圧ＶＦ以下である電圧を印加する。
ｃ．書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０以外のビット線ＢＬ１はオープンとする。
具体的には図５（ｃ）に示すように、ビット線ＢＬ０を０．７Ｖ、ソース線ＳＬ０を０Ｖ、ビット線ＢＬ１をオープン、ソース線ＳＬ１を０．６Ｖとする。この場合、不揮発性メモリセルＭ００の抵抗変化型素子Ｒの両端に印加される電圧は、略０．１Ｖとなり、抵抗変化型素子の“０”、“１”の記憶状態に対応した電流が流れる。

この例では、読み出し対象である不揮発性メモリセルに接続されたビット線ＢＬおよびソース線ＳＬ間の電圧Ｖ（ＢＬ−ＳＬ）を０．７Ｖとしたが、読み出し対象でない不揮発性メモリセルのダイオードをオンさせず、読み出し対象である不揮発性メモリセルに流れる電流のみを正確に検知するためには、ＶＦ≦Ｖ（ＢＬ−ＳＬ）≦２ＶＦを満たすように電圧Ｖ（ＢＬ−ＳＬ）を定めればよい。

なお、以上の説明では非選択の不揮発性メモリセルに接続されたビット線（以上の例ではビット線ＢＬ１）をオープンにしたが、オープンにする代わりに、書き込み対象または読み出し対象である不揮発性メモリセルに接続されたビット線ＢＬおよびソース線ＳＬ間の電圧Ｖ（ＢＬ−ＳＬ）の１／２に相当するバイアス電圧（書き込みの例では０．６Ｖ）を非選択のビット線に与えても同様の動作が得られる。また、ビット線ＢＬ１を０．６Ｖに固定した場合、オープンにするよりも電圧が安定するので不揮発性メモリセルアレイを高速化することができる利点がある。

以上のように、本実施形態によれば、ＭＲＡＭのような双方向の抵抗変化型素子を用いた不揮発性メモリでも、ダイオードを用いたクロスポイントメモリを提供することができる。

＜第４実施形態＞
図８は、この発明の第４実施形態である不揮発性メモリセルアレイの構成および動作を示す回路図である。さらに詳述すると、図８（ａ）は、不揮発性メモリセルＭ００に“０”を書き込む場合、図８（ｂ）は不揮発性メモリセルＭ００に“１”を書き込む場合、図８（ｃ）は不揮発性メモリセルＭ００からデータを読み出す場合の各部の状態を示している。また、図９は“０”書き込みの動作条件を、図１０は“１”書き込みの動作条件を各々示している。

上記第３実施形態では、書き込みデータ“０”と“１”とで、非選択のソース線をそれぞれ１．２Ｖあるいは０Ｖに充放電する必要があり、このソース線の充放電の電力消費が大きい。この発明の第４実施形態では、このソース線の充放電の電力消費を削減する。

上記第３実施形態とこの第４実施形態との相違はデータ書き込み時に非選択のソース線ＳＬ１に印加するバイアス電圧にある。本実施形態では、不揮発性メモリセルＭ００に“０”を書き込む場合は、不揮発性メモリセルＭ００に接続されたビット線ＢＬ０に与える電圧およびソース線ＳＬ０に与える電圧の中間の電圧を非選択のソース線に与える。具体的には、書き込み対象である不揮発性メモリセルＭ００に接続されたビット線ＢＬ０に与える電圧をＶＢＬ、ソース線ＳＬ０に与える電圧をＶＳＬとした場合、バイアス電圧ＶＣＯＭ＝（ＶＢＬ＋ＶＳＬ）／２を非選択のソース線に与える。そして、例えば図８（ａ）および図９に示すようにＢＬ０＝１．２Ｖ、ＢＬ１＝０．６Ｖ、ＳＬ０＝０Ｖ、ＳＬ１＝０．６Ｖとする。

この場合、不揮発性メモリセルＭ００には、実線矢印で示す電流パスに沿ってビット線ＢＬ０からソース線ＳＬ０へ電流が流れ、不揮発性メモリセルＭ００に“０”が書き込まれる。

非選択の不揮発性メモリセルＭ０１、Ｍ１０、Ｍ１１については、破線矢印で示す電流パスに沿って電流が流れようとするが、いずれも不揮発性メモリセルに０．６Ｖしか印加されないので、各不揮発性メモリセルのダイオードＤ１およびＤ２がオフとなり、不揮発性メモリセルＭ０１、Ｍ１０については“０”の非書き込み、不揮発性メモリセルＭ１１については、“１”の非書き込みとなる。

次に、不揮発性メモリセルＭ００に“１”を書き込む場合は、ＶＦ≦ＶＣＯＭ≦２ＶＦなる条件を満たす範囲で、非選択のソース線を固定する電圧を定め、例えば図８（ｂ）および図１０に示すようにＢＬ０＝０Ｖ、ＢＬ１＝０．６Ｖ、ＳＬ０＝１．２Ｖ、ＳＬ１＝０．６Ｖとする。この場合、不揮発性メモリセルＭ００には、実線矢印で示す電流パスに沿ってソース線ＳＬ０からビット線ＢＬ０へ電流が流れ、不揮発性メモリセルＭ００に“１”が書き込まれる。

不揮発性メモリセルＭ０１、Ｍ１０、Ｍ１１については、破線矢印に沿った電流パスに沿って電流が流れようとするが、いずれも各不揮発性メモリセルに０．６Ｖしか電圧が印加されないので、各不揮発性メモリセルのダイオードＤ１およびＤ２がオフとなる。この結果、不揮発性メモリセルＭ０１およびＭ１０は“１”の非書き込み、不揮発性メモリセルＭ１１は“０”の非書き込みとなる。

次に不揮発性メモリセルＭ００からデータを読み出す場合は、ＢＬ０＝０．７Ｖ、ＳＬ０＝０Ｖ、ＢＬ１＝０．６Ｖ、ＳＬ１＝０．６Ｖとする。この場合、不揮発性メモリセルＭ００の抵抗変化型素子Ｒの両端に印加される電圧は、略０．１Ｖとなり、抵抗変化型素子Ｒに記憶された“０”または“１”に対応した電流が不揮発性メモリセルＭ００に流れる。

この例では、不揮発性メモリセルＭ００に接続されたビット線ＢＬ０およびソース線ＳＬ０間の電圧Ｖ（ＢＬ−ＳＬ）を０．６Ｖとしたが、電圧Ｖ（ＢＬ−ＳＬ）は、ＶＦ≦Ｖ（ＢＬ−ＳＬ）≦２ＶＦという条件を満たす範囲内で決定すればよい。

以上のように、本実施形態によれば、非選択のソース線、非選択のビット線を常時０．６Ｖの定電圧にバイアスすることで、１つの不揮発性メモリセルに対する選択的な書き込みおよび選択的な読み出しが可能であり、かつ、非選択のソース線の充放電電流を大幅に削減することができる。

＜第５実施形態＞
図１１はこの発明の第５実施形態である不揮発性メモリの構成例を示す回路図である。図１１において、不揮発性メモリセルアレイ１００は、上記第１実施形態による不揮発性メモリセルにより構成されたメモリアレイである。この不揮発性メモリセルアレイ１００は、ｍ＋１行からなるソース線ＳＬｊ（ｊ＝０〜ｍ）と、ｎ＋１列からなるビット線ＢＬｋ（ｋ＝０〜ｎ）と、これらのソース線およびビット線の各交点に対応させて配置された不揮発性メモリセルＭｊｋ（ｊ＝０〜ｍ、ｋ＝０〜ｎ）により構成されている。

行デコーダ２００は、行アドレスに基づき、不揮発性メモリセルアレイ１００の各ソース線ＳＬｊ（ｊ＝０〜ｍ）に対応した行選択信号ＳＥＬｊおよび行選択反転信号ＳＥＬｊＢ（ｊ＝０〜ｍ）を出力する回路である。

図１２は、行デコーダ２００の１行分の回路構成を示す図である。図１２に示すように、行デコーダ２００における１つの行ｊに対応した回路は、行アドレスが行ｊを示す場合にＬレベル、それ以外の場合にＨレベルの信号を出力する一致検出回路２０１と、この一致検出回路２０１の出力信号を反転して出力するインバータ２０２によって構成されている。そして、一致検出回路２０１の出力信号が行選択反転信号ＳＥＬｊＢ、インバータ２０２の出力信号が行選択信号ＳＥＬｊとなる。

選択スイッチ３００は、行デコーダ２００が出力する行選択信号ＳＥＬｊおよび行選択反転信号ＳＥＬｊＢ（ｊ＝０〜ｍ）に従ってソース線ＳＬｊを選択するスイッチである。この選択スイッチ３００は、各ソース線ＳＬｊ（ｊ＝０〜ｍ）に各々接続されたソース線選択トランジスタＳＳｊおよびＳＳｊＢ（ｊ＝０〜ｍ）を有している。これらのソース線選択トランジスタＳＳｊおよびＳＳｊＢ（ｊ＝０〜ｍ）は、Ｎチャネルトランジスタであり、行選択信号ＳＥＬｊおよび行選択反転信号ＳＥＬｊＢ（ｊ＝０〜ｍ）が各々のゲートに与えられる。ある行ｊに対応したソース線選択トランジスタＳＳｊは、選択信号ＳＥＬｊがＨレベルである場合にオンとなって当該行ｊに対応したソース線ＳＬｊに書き込み電圧ＶＤＩＮを与える。また、ある行ｊに対応したソース線選択トランジスタＳＳｊＢは、行選択反転信号ＳＥＬｊＢがＨレベルである場合にオンとなって当該行ｊに対応したソース線ＳＬｊにバイアス電圧ＶＣＯＭを与える。

列デコーダ４００は、列アドレスに基づき、不揮発性メモリセルアレイ１００の各列ｋ（ｋ＝０〜ｎ）に対応した列選択信号ＣＯＬｋおよび列選択反転信号ＣＯＬｋＢ（ｋ＝０〜ｎ）を出力する。

カラムゲートスイッチ５００は、ビット線ＢＬｋ（ｋ＝０〜ｎ）に各々接続されたビット線選択トランジスタＣＧＮｋおよびＣＧＰｋ（ｋ＝０〜ｎ）により構成される。ここで、ビット線選択トランジスタＣＧＮｋ（ｋ＝０〜ｎ）は、Ｎチャネルトランジスタであり、それらの各ゲートには、列選択信号ＣＯＬｋ（ｋ＝０〜ｎ）が与えられる。また、ビット線選択トランジスタＣＧＰｋ（ｋ＝０〜ｎ）は、Ｐチャネルトランジスタであり、それらの各ゲートには列選択反転信号ＣＯＬｋＢ（ｋ＝０〜ｎ）が与えられる。

列デコーダ４００は、列アドレスが示す列ｋに対応した列選択信号ＣＯＬｋをＨレベル、選択反転信号ＣＯＬｋＢをＬレベルとし、その列ｋに対応したビット線選択トランジスタＣＧＮｋおよびＰチャネルトランジスタＣＧＰｋをオンとし、その列ｋに対応したビット線ＢＬｋをデータ線ＤＬに接続する。また、列デコーダ４００は、列アドレスに対応した列ｋ以外の列ｋ’（≠ｋ）については、列選択信号ＣＯＬｊ’をＬレベル、列選択反転信号ＣＯＬｋ’ＢをＨレベルとし、その列ｋ’に対応したビット線選択トランジスタＣＧＮｋ’およびＣＧＰｋ’をオフにする。

バイアス回路６００は、ビット線をバイアスするバイアス回路である。このバイアス回路６００は、ビット線ＢＬｋ（ｋ＝０〜ｎ）に各々接続されたＮチャネルトランジスタＰＲｋ（ｋ＝０〜ｎ）と、インバータ５０２およびレベルシフト機能を有するインバータ５０３とを含む。ＮチャネルトランジスタＰＲｋ（ｋ＝０〜ｎ）の各ゲートには、インバータ５０２および５０３を介してプリチャージ信号ＰＲＥが与えられる。ＮチャネルトランジスタＰＲｋ（ｋ＝０〜ｎ）は、プリチャージ信号ＰＲＥがＨレベルとなることによりオンとなり、バイアス電圧ＶＣＯＭ（０．６Ｖ）をビット線ＢＬｋ（ｋ＝０〜ｎ）に供給する。電源回路７００は、このバイアス電圧ＶＣＯＭ（＝０．６Ｖ）を発生する回路である。

書き込み制御回路８００は、書き込み制御信号ＷＥと入力データＤｉｎを受けて、この不揮発性メモリの書き込みおよび読み出し制御を行う回路である。書き込みドライバ９００は、書き込みデータＤｉｎに応じた電圧をデータ線ＤＬおよびこれに接続されたビット線に供給する回路である。この書き込みドライバ９００は、出力ディセーブル機能を備えた３ステートドライバである。データ読み出し時、この書き込みドライバ９００は、出力ディセーブル状態とされ、データ線ＤＬから切り離される。ソースドライバ１０００は、ソース線ＳＬｊ（ｊ＝０〜ｍ）に書き込みデータＤｉｎに対応した書き込み電圧ＶＩＮを供給するための回路である。センスアンプ１１００は、読み出し時にデータ線ＤＬの微小な電流差を検知し増幅するアンプである。出力回路１２００は、センスアンプ１１００の出力信号に基づいて、チップの外部に出力データＤｏｕｔを出力する回路である。
以上が本実施形態の構成である。

次に本実施形態の動作を説明する。
まず、不揮発性メモリセルＭ００に“０”を書き込む場合の動作を説明する。初期状態では、ＷＥ＝Ｌとなっている。また、プリチャージ信号ＰＲがＨレベルとなっており、ＮチャネルトランジスタＰＲｋ（ｋ＝０〜ｎ）が全てオンとなり、全てのビット線ＢＬｋ（ｋ＝０〜ｎ）が略０．６Ｖにプリチャージされている。また、初期状態では、行デコーダ２００は、全ての選択信号ＳＥＬｊ（ｊ＝０〜ｍ）をＬレベル、全ての選択反転信号ＳＥＬｊＢ（ｊ＝０〜ｍ）をＨレベルとしている。このため、全てのソース線ＳＬｊ（ｊ＝０〜ｍ）にはバイアス電圧ＶＣＯＭ（＝０．６Ｖ）が印加される。

書き込みモードになると、書き込み制御信号ＷＥがＨレベルとされる。また、“０”書き込みの場合は、書き込みデータＤｉｎ＝“０”が書き込み制御回路８００に与えられる。書き込み制御回路８００は、書き込みデータＤｉｎ＝“０”に基づき、ソースドライバＳＤから書き込み電圧ＶＤＩＮ＝０Ｖを出力させ、書き込みドライバＷＤから電圧１．２Ｖをデータ線ＤＬに出力させる。

行アドレスおよび列アドレスにより不揮発性メモリセルＭ００が選択された場合、行デコーダ２００は、行選択信号ＳＥＬ０をＨレベル、行選択反転信号ＳＥＬ０ＢをＬレベルとする。これによりソース線ＳＬ０に書き込み電圧ＶＤＩＮが与えられ、ＳＬ０＝０Ｖとなる。また、行デコーダ２００は、非選択の行ｊ＝１〜ｍについて、行選択信号ＳＥＬｊをＬレベル、行選択反転信号ＳＥＬｊＢをＨレベルとする。これにより非選択の行のソース線ＳＬｊ（ｊ＝１〜ｍ）にバイアス電圧ＶＣＯＭ＝０．６Ｖが印加される。

一方、列デコーダ４００は列選択信号ＣＯＬ０をＨレベル、列選択反転信号ＣＯＬ０ＢをＬレベルとする。これにより、ビット線ＢＬ０が選択されてデータ線ＤＬに接続され、ビット線ＢＬ０に１．２Ｖが供給される。

このようにして不揮発性メモリセルＭ００が接続されたビット線ＢＬ０に１．２Ｖ、ソース線ＳＬ０に０Ｖが供給され、不揮発性メモリセルＭ００の抵抗変化型素子Ｒに電流が流れる。この結果、不揮発性メモリセルＭ００の抵抗変化型素子Ｒが低抵抗となり、“０”が書き込まれた状態となる。

このとき、非選択のソース線ＳＬｋ（ｋ＝１〜ｍ）には、０．６Ｖが印加され、非選択のビット線ＢＬｋ（ｋ＝１〜ｎ）に接続されたビット線選択トランジスタＣＧＮｋおよびＣＧＰｋ（ｋ＝１〜ｎ）はオフしている。ここで、書き込みモードとなる前、全てのビット線はプリチャージ電圧ＶＣＯＭ＝０．６Ｖが印加されている。そして、書き込みモードにおいて、不揮発性メモリセルＭ００以外の不揮発性メモリセルに接続された各ビット線はオープンとされる。このため、書き込みモードにおいて、不揮発性メモリセルＭ００以外の不揮発性メモリセルは非書き込み状態となる。

不揮発性メモリセルＭ００に“１”を書き込む場合、書き込み制御回路８００は、書き込みデータＤｉｎ＝“１”に基づき、ソースドライバＳＤから書き込み電圧ＶＤＩＮ＝１．２Ｖを出力させ、書き込みドライバＷＤから電圧０Ｖをデータ線ＤＬに出力させる。このため、不揮発性メモリセルＭ００の接続されたビット線ＢＬ０が０Ｖ、ソース線ＳＬ０が１．２Ｖとなる。この結果、不揮発性メモリセルＭ００に“１”が書き込まれる。

次に、不揮発性メモリセルＭ００からのデータ読み出しの動作を説明する。読み出しモードでは、書き込み制御ＷＥがＬレベルとなる。書き込み制御回路８００は、この書き込み制御ＷＥがＬレベルとなるのに応じて、ソースドライバＳＤから０Ｖを出力させ、書き込みドライバＷＤをデータ線ＤＬから切り離す。

読み出し対象が不揮発性メモリセルＭ００である場合、ソースドライバＳＤの出力する電圧０Ｖがソース線ＳＬ０に与えられ、ビット線ＢＬ０がデータ線ＤＬに接続される。このデータ線ＤＬには、センスアンプ１１００内にある図示しないバイアス回路により、０．７Ｖが供給される。

ここで、不揮発性メモリセルＭ００の抵抗変化型素子Ｒが“０”を記憶している場合、すなわち、低抵抗である場合は、不揮発性メモリセルＭ００に流れる電流が多く、センスアンプ１１００は読み出しデータが“０”であると判断する。また、不揮発性メモリセルＭ００の抵抗変化型素子Ｒが“１”を記憶しており、高抵抗の場合は、流れる電流が少ないので、センスアンプ１１００は読み出しデータが“１”であると判断する。出力回路１２００は、このセンスアンプ１１００の判断結果を読み出しデータＤｏｕｔとして出力する。

以上の書き込み動作および読み出し動作において、非選択のソース線は０．６Ｖ、非選択のビット線は０．６Ｖに設定されるので、非選択の不揮発性メモリセルＭ０１〜ＭｍｎのダイオードＤ１およびＤ２はオフとなり、不揮発性メモリセルＭ０１〜Ｍｍｎは非書き込み状態となる。

以上のように、本実施形態によれば、非選択のソース線、ビット線は常に０．６Ｖが印加されているので、アドレスを切り替える都度の充放電電流をなくすことができ、低消費電力を実現することができる。

＜第６実施形態＞
図１３はこの発明の第６実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリは、上記第５実施形態（図１１）において、プリチャージ回路６００を削除して、カラムゲートスイッチ５５０から非選択ビット線にバイアス０．６Ｖを供給するようにしたものである。

カラムゲートスイッチ５５０は、ビット線ＢＬｋ（ｋ＝０〜ｎ）とデータ線ＤＬとの間に各々介挿されたＮチャネルトランジスタＣＧｋ（ｋ＝０〜ｎ）と、ビット線ＢＬｋ（ｋ＝０〜ｎ）と電源回路７００の出力端との間に各々介挿されたＮチャネルトランジスタＣＧｋＢ（ｋ＝０〜ｎ）とを有している。ここで、ＮチャネルトランジスタＣＧｋ（ｋ＝０〜ｎ）の各ゲートには列デコーダ４００が出力する列選択信号ＣＯＬｋ（ｋ＝０〜ｎ）が各々与えられる。また、ＮチャネルトランジスタＣＧｋＢ（ｋ＝０〜ｎ）の各ゲートには列デコーダ４００が出力する列選択反転信号ＣＯＬｋＢ（ｋ＝０〜ｎ）が各々与えられる。

初期状態において、列デコーダ４００は、全ての列選択信号ＣＯＬｋ（ｋ＝０〜ｎ）をＬレベル、全ての列選択反転信号ＣＯＬｋＢ（ｋ＝０〜ｎ）をＨレベルとする。これによりＮチャネルトランジスタＣＧｋ（ｋ＝０〜ｎ）がオフ、ＮチャネルトランジスタＣＧｋＢ（ｋ＝０〜ｎ）がオンとなり、電源回路７００の出力するバイアス電圧ＶＣＯＭ＝０．６ＶがＮチャネルトランジスタＣＧｋＢ（ｋ＝０〜ｎ）を介してビット線ＢＬｋ（ｋ＝０〜ｎ）に印加される。

例えば不揮発性メモリセルＭ００に対する書き込み動作時、列デコーダ４００は、列選択信号ＣＯＬ０をＨレベル、列選択信号ＣＯＬｋ（ｋ＝１〜ｎ）をＬレベル、列選択反転信号ＣＯＬ０ＢをＬレベル、列選択反転信号ＣＯＬｋＢ（ｋ＝１〜ｎ）をＨレベルとする。これによりビット線選択トランジスタＣＧ０がオン、ビット線選択トランジスタＣＧｋ（ｋ＝１〜ｎ）がオフ、ビット線選択トランジスタＣＧ０Ｂがオフ、ＮチャネルトランジスタＣＧｋＢ（ｋ＝１〜ｎ）がオンとなる。この結果、ビット線ＢＬ０がデータ線ＤＬに接続され、ビット線ＢＬｋ（ｋ＝１〜ｎ）に電源回路７００の出力するバイアス電圧ＶＣＯＭ＝０．６Ｖが印加され、不揮発性メモリセルＭ００に対するデータ書き込みが行われる。

上記第５実施形態（図１１）では、非選択のビット線にプリチャージ回路からバイアス電圧を供給したが、書き込み動作中、読み出し動作中は非選択のビット線をフローティングとした。ここで、不揮発性メモリセルＭｊｋ内のダイオードＤ１およびＤ２がメタル配線上に製造したダイオード（ショットキーダイオードやアモルファスダイオード等）である場合、この種のダイオードは欠陥も多く、図２に示すようなしっかりしたダイオード特性が得られず、印加電圧が順方向電圧ＶＦ以下である場合でもリーク電流が流れる可能性がある。従って、第５実施形態のように、ビット線のプリチャージを行い、書き込み動作時および読み出し動作時には非選択ビット線をオープンにする方式では、ダイオードＤ１およびＤ２のリーク電流により０．６Ｖにバイアスされたビット線の電圧が下がる懸念もある。しかしながら、本実施形態では、書き込み動作時および読み出し動作時に非選択のビット線にバイアス電圧ＶＣＯＭを印加する。従って、書き込み動作時および読み出し動作時にダイオードＤ１およびＤ２のリーク電流が発生したとしても、このリーク電流により非選択のビット線の電圧が低下することはなく、動作上の問題は生じない。

なお、第６実施形態（図１３）では、デコーダ３００およびカラムスイッチ５５０をＮチャネルトランジスタからなるアナログスイッチにより構成したが、第５実施形態（図１１）のカラムゲートスイッチ５００のようにＮチャネルトランジスタおよびＰチャネルトランジスタからなるＣＭＯＳアナログスイッチにより構成してもよい。この場合、Ｎチャネルトランジスタの閾値による電圧降下が生じない利点がある。

Ｒ……抵抗変化型素子、Ｄ１，Ｄ２……ダイオード、ＤＺ……ツェナーダイオード、Ｍｊｋ（ｊ＝０〜ｍ、ｋ＝０〜ｎ）……不揮発性メモリセル、ＳＬｊ（ｊ＝０〜ｍ）……ソース線、ＢＬｋ（ｋ＝０〜ｎ）……ビット線、１００……不揮発性メモリセルアレイ、２００……行デコーダ、３００……選択スイッチ、ＳＳｊおよびＳＳｊＢ（ｊ＝０〜ｍ）……ソース線選択トランジスタ、４００……列デコーダ、５００，５５０……カラムゲートスイッチ、ＣＧＮｋ（ｋ＝０〜ｎ），ＣＧｋ（ｋ＝０〜ｎ），ＣＧｋＢ（ｋ＝０〜ｎ）……Ｎチャネルトランジスタ、ＣＧＰｋ（ｋ＝０〜ｎ）……Ｐチャネルトランジスタ、６００……プリチャージ回路、７００……電源回路、８００……書込制御回路、９００……書き込みドライバ、１０００……ソースドライバ、１１００……センスアンプ、１２００……出力回路。

Claims (1)

1. 不揮発性メモリセルアレイと、制御手段と、プリチャージ回路とを具備し、
   前記不揮発性メモリセルアレイは、
   複数のソース線と、
   前記複数のソース線と交差する複数のビット線と、
   前記複数のソース線と前記複数のビット線との各交差部に各々対応して設けられた複数の不揮発性メモリセルであって、各々、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを有し、当該交差部において交差するビット線およびソース線間に前記抵抗変化型素子および前記閾素子を直列接続してなる複数の不揮発性メモリセルとを有し、
   前記制御手段は、前記不揮発性メモリセルアレイ内の１つの不揮発性メモリセルにデータを書き込む場合、書き込み対象である不揮発性メモリセルに接続されたビット線およびソース線間に、書き込みデータに対応した極性を有し、かつ、前記閾素子の閾値電圧をＶＦとした場合にＶＦ≦｜Ｖ（ＢＬ−ＳＬ）｜≦２ＶＦなる条件を満たす絶対値を有する電圧Ｖ（ＢＬ−ＳＬ）を設定し、前記不揮発性メモリセルアレイ内の１つの不揮発性メモリセルからデータを読み出す場合、読み出し対象である不揮発性メモリセルに接続されたビット線およびソース線間に、所定の極性を有し、かつ、ＶＦ≦｜Ｖ（ＢＬ−ＳＬ）｜≦２ＶＦなる条件を満たす絶対値を有する電圧Ｖ（ＢＬ−ＳＬ）を設定し、書き込み時または読み出し時において、書き込み対象または読み出し対象である不揮発性メモリに接続されたソース線およびビット線以外のソース線およびビット線を、書き込み対象または読み出し対象である不揮発性メモリセルに接続されたビット線の電圧とソース線の電圧との中間のバイアス電圧であって、当該ビット線の電圧との電圧差が前記閾値電圧ＶＦ以下であり、かつ、当該ソース線の電圧との電圧差が前記閾値電圧ＶＦ以下である電圧に固定し、
   前記プリチャージ回路は、書き込み動作または読み出し動作が行われない期間、前記不揮発性メモリセルアレイの全てのビット線に前記バイアス電圧を印加し、
   前記制御手段は、書き込み動作時または読み出し動作時において、書き込み対象または読み出し対象である不揮発性メモリセルに接続されたビット線以外の全てのビット線をオープン状態にすることにより、それらのビット線を前記バイアス電圧に固定する不揮発性メモリであって、
   前記複数のビット線に各々接続された複数のビット線選択スイッチを有し、
   前記プリチャージ回路は、前記複数のビット線に各々接続された複数のプリチャージスイッチを含み、
   前記制御手段は、書き込み動作または読み出し動作が行われない期間、前記複数のプリチャージスイッチを全てオンにして前記不揮発性メモリセルアレイの全てのビット線に前記バイアス電圧を印加し、書き込み動作時または読み出し動作時において、書き込み対象または読み出し対象である不揮発性メモリセルに接続されたビット線に接続されたビット線選択スイッチをオンとし、書き込み対象または読み出し対象である不揮発性メモリセルに接続されたビット線以外のビット線に接続されたビット線選択スイッチをオフとし、その状態で全てのプリチャージスイッチをオフとし、書き込み対象または読み出し対象である不揮発性メモリセルに接続されたビット線以外の全てのビット線をオープン状態にすることにより、それらのビット線を前記バイアス電圧に固定することを特徴とする不揮発性メモリ。

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