JP6218353B2 - 不揮発性デュアルポートメモリ - Google Patents

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリセルと、この不揮発性メモリセルを備えた不揮発性メモリセルアレイおよび不揮発性デュアルポートメモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに変わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図１５（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセルの構成と動作を示す図である。図１５（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図１５（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１５（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子により不揮発性メモリセルを構成する場合には、図１５（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、ＮチャネルトランジスタＴｓがＭＴＪ素子に直列接続される。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

図１６は、図１５（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来の不揮発性メモリセルアレイの断面構造を例示する図である。図１６に示す例では、半導体基板に図１５（ａ）および（ｂ）に示す選択用のＮチャネルトランジスタＴｓが形成されている。そして、１つの不揮発性メモリセルを構成する２つのＮチャネルトランジスタＴｓのゲートに選択電圧ＷＬが与えられる。これらのＮチャネルトランジスタＴｓのソースは、スルーホールと第１メタル層１Ｍとを介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネルトランジスタＴｓの共用のドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図１７は従来の不揮発性メモリセルアレイの回路構成を示す図、図１８は同不揮発性メモリセルアレイのレイアウト例を示す図である。図１７および図１８において、破線により囲った領域は１個分の不揮発性メモリセルを示している。不揮発性メモリセルアレイは、この不揮発性メモリセルを行列状に配列したものである。図１７および図１８に示すように、不揮発性メモリセルアレイでは、ポリシリコン層による行選択線ＷＬ００、ＷＬ０１、ＷＬ１０、ＷＬ１１、ＷＬ２０、ＷＬ２１が水平方向に配線されている。不揮発性メモリセルアレイには、垂直方向に延びた矩形のＮ型不純物領域が水平方向に複数並列に形成されている。そして、ポリシリコン層である行選択線とこれらのＮ型不純物層との交差部分が図１５および図１６に示すＮチャネルトランジスタＴｓのゲートとなり、このゲートの両側のＮ型不純物層がＮチャネルトランジスタＴｓのソースまたはドレインとなる。

不揮発性メモリセルアレイでは、垂直方向に延びた第２メタル層２Ｍによるソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３と、第２メタル層２Ｍによるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３とが水平方向に交互に配列されている。図示の例において、破線で囲まれた不揮発性メモリセルでは、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタのソースと、行選択線ＷＬ１１をゲートとするＮチャネルトランジスタのソースにソース線ＳＬ１が接続されている。また、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタと行選択線ＷＬ１１をゲートとするＮチャネルトランジスタの共通のドレインと、第２メタル層Ｍ２によるビット線ＢＬ１との間にＭＴＪ素子が介挿されている。

所望の不揮発性メモリセルのＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。なお、このような不揮発性メモリセルアレイの構成および不揮発性メモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。

特開２００９−１８７６３１号公報 特開２００５−１０８４０３号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 非特許文献 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

ところで、ＭＲＡＭは、非常に高速であり、例えば１０ｎｓで書き込みおよび読み出しを行うことができる。また、ＭＲＡＭは、不揮発性メモリであり、かつ、不揮発性メモリセルの所要面積がＳＲＡＭのメモリセルよりも小さいことから、ＳＲＡＭからの置き換えとして有望視されている。

図１９は一般的なＳＲＡＭのメモリセルの構成を示す回路図である。図示のＳＲＡＭのメモリセルは、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２、Ｔ１およびＴ２により構成されている。このメモリセルでは、ワード線ＷＬを介して選択電圧が与えられることによりトランジスタＴ１およびＴ２がＯＮとなり、トランジスタＰ１、Ｎ１、Ｐ２およびＮ２からなるフリップフロップがビット線ＢＬおよび反転ビット線ＢＬＢに接続され、ビット線ＢＬおよび反転ビット線ＢＬＢを介したメモリセルへのデータ書き込み、メモリセルからのデータ読み出しが行われる。

一般的なＳＲＡＭのメモリセルが図１９に示すように６個のトランジスタにより構成されるのに対し、非特許文献２に開示されたＭＲＡＭでは、不揮発性メモリセルが２トランジスタ１抵抗素子により構成されている。従って、ＭＲＡＭは、不揮発性メモリセルの所要面積を一般的なＳＲＡＭのメモリセルの半分以下にすることができ、ＳＲＡＭからの置き換えとして期待されているのである。

上述した特許文献１、非特許文献１および２は、シングルポートのＳＲＡＭからの置き換えとして好適なＭＲＡＭの構成を提案している。しかしながら、ＳＲＡＭの用途としては、特許文献２に示されているようなデュアルポートＳＲＡＭの用途も多く、ＭＲＡＭにおいても、デュアルポート機能が必要となる。

図２０は特許文献２に開示された一般的な８トランジスタ構成のデュアルポートＳＲＡＭのメモリセルの構成を示す回路図である。このデュアルポートＳＲＡＭのメモリセルは、シングルポートＳＲＡＭのメモリセル（図１９）に対し、第２ポート用のトランジスタＴ３、Ｔ４が追加されている。ここで、第１ポート用ビット線ＢＬ１および第１ポート用反転ビット線ＢＬ１Ｂに接続された第１ポート用トランジスタＴ１およびＴ２は第１ポート用ワード線ＷＬＡを介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる。また、第２ポート用ビット線ＢＬ２および第２ポート用反転ビット線ＢＬ２Ｂに接続された第２ポート用トランジスタＴ３およびＴ４は第２ポート用ワード線ＷＬＢを介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる。そして、同一メモリセルにおいて、第１ポート用のビット線ＢＬ１および反転ビット線ＢＬ１Ｂと、第２ポート用のビット線ＢＬ２および反転ビット線ＢＬ２Ｂは完全に独立して使用される。このデュアルポートＳＲＡＭでは、第１ポート用ワード線ＷＬＡ、第１ポート用のビット線ＢＬ１および反転ビット線ＢＬ１Ｂにより１つのメモリセルを選択してデータ書き込みを行っている間に、第２ポート用ワード線ＷＬＢ、第２ポート用のビットＢＬ２および反転ビット線ＢＬ２Ｂにより他のメモリセルを選択し、この選択した他のメモリセルに対するデータ読み出しまたはデータ書き込みを行うことができる。

この発明の目的は、抵抗変化型素子を用いて、上記のようなデリュアルポートＳＲＡＭからの置き換えとなり得る面積の小さな不揮発性デュアルポートメモリを提供することにある。

この発明は、第１ポート用ビット線と共通ノードとの間に介挿され、第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第１ポート用選択トランジスタと、第２ポート用ビット線と前記共通ノードとの間に介挿され、第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第２ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルを提供する。

この不揮発性メモリセルでは、第１ポート用選択トランジスタをＯＮさせ、第１ポート用ビット線およびソース線を介して抵抗変化型素子に書き込みデータに応じた適切な電圧を与えることにより抵抗変化型素子の抵抗値を変化させ、データ書き込みを行うことができる。また、第２ポート用選択トランジスタをＯＮさせ、第２ポート用ビット線およびソース線を介して抵抗変化型素子に書き込みデータに応じた適切な電圧を与えることにより抵抗変化型素子の抵抗値を変化させ、データ書き込みを行うことができる。また、第１ポート用選択トランジスタをＯＮさせ、第１ポート用ビット線を介して抵抗変化型素子の抵抗値を判定することにより抵抗変化型素子に記憶されたデータを判定することができる。また、第２ポート用選択トランジスタをＯＮさせ、第２ポート用ビット線を介して抵抗変化型素子の抵抗値を判定することにより抵抗変化型素子に記憶されたデータを判定することができる。以上のように、この不揮発性メモリセルでは、２個のトランジスタと１個の抵抗変化型素子からなる少ない素子数で、第１ポートを介したデータ書き込みおよびデータ読み出しと、第２ポートを介してデータ書き込みおよびデータ読み出しを行うことができる。従って、この発明によれば、面積の小さな不揮発性デュアルポートメモリを提供することができる。

この発明による不揮発性メモリセルの基本形態を示す回路図である。 この発明の第１実施形態である不揮発性メモリセルの動作条件を示す図である。 この発明の第２実施形態である不揮発性メモリセルの動作条件を示す図である。 この発明の第３実施形態である不揮発性メモリセルの動作条件を示す図である。 この発明の第４実施形態である不揮発性メモリセルの動作条件を示す図である。 この発明の第５実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。 同実施形態の電源回路の構成を示すブロック図である。 同実施形態の動作を示す波形図である。 この発明の第６実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。 この発明の第７実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。 この発明の第８実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。 この発明の第９実施形態である不揮発性メモリセルアレイのレイアウト例を示す平面図である。 図１２のＡ−Ａ’線断面図である。 図１２のＢ−Ｂ’線断面図である。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。 同不揮発性メモリセルを利用した不揮発性メモリセルアレイの回路構成を例示する図である。 同不揮発性メモリセルアレイのレイアウト例を示す図である。 一般的なシングルポートＳＲＡＭのメモリセルの構成を示す回路図である。 一般的なデュアルポートＳＲＡＭのメモリセルの構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜基本形態＞
図１は、この発明の基本形態である２Ｔ１Ｒ構成の不揮発性メモリセルの構成を示す回路図である。この不揮発性メモリセルは、各々Ｎチャネルトランジスタである第１ポート用選択トランジスタＴＡおよび第２ポート用選択トランジスタＴＢと、抵抗変化型素子Ｒ１とを有する。ここで、第１ポート用選択トランジスタＴＡは、第１ポート用ビット線ＢＬＡと共通ノードＣＮとの間に介挿され、第２ポート用選択トランジスタＴＢは、第２ポート用ビット線ＢＬＢと共通ノードＣＮとの間に直列に介挿されている。第１ポート用選択トランジスタＴＡのゲートには第１ポート用ワード線ＷＬＡが、第２ポート用選択トランジスタＴＢのゲートには第２ポート用ワード線ＷＬＢが接続されている。そして、第１ポート用選択トランジスタＴＡおよび第２ポート用選択トランジスタＴＢ間の共通ノードＣＮとソース線ＳＬとの間に抵抗変化型素子Ｒ１が介挿されている。この抵抗変化型素子Ｒ１は、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様な抵抗変化型素子である。

第１ポート用選択トランジスタＴＡは、第１ポート用ワード線ＷＬＡを介して選択電圧が供給されたときにＯＮとなり、抵抗変化型素子Ｒ１の一端を第１ポート用ビット線ＢＬＡに接続する。これにより第１ポート用ビット線ＢＬＡを介した抵抗変化型素子Ｒ１へのデータ書き込みおよび抵抗変化型素子Ｒ１からのデータ読み出しが可能となる。また、第２ポート用選択トランジスタＴＢは、第２ポート用ワード線ＷＬＢを介して選択電圧が供給されたときにＯＮとなり、抵抗変化型素子Ｒ１の一端を第２ポート用ビット線ＢＬＢに接続する。これにより第２ポート用ビット線ＢＬＢを介した抵抗変化型素子Ｒ１へのデータ書き込みおよび抵抗変化型素子Ｒ１からのデータ読み出しが可能となる。なお、基本的に、同一不揮発性メモリセルに対して第１ポート用選択トランジスタＴＡをＯＮさせる選択電圧および第２ポート用選択トランジスタＴＢをＯＮさせる選択電圧が同時に出力されることはない。

＜第１実施形態＞
図２はこの発明の第１実施形態である不揮発性メモリセルの動作条件を示す図である。本実施形態では、図１に示す不揮発性メモリセルを、ＭＲＡＭのように抵抗変化型素子に双方向に電流を流す方式（バイポーラ方式）の不揮発性メモリセルとして機能させる。

第１ポートに注目すると、“０”書き込みの場合は、ソース線ＳＬに０．６Ｖを、第１ポート用ワード線ＷＬＡに１．５Ｖを、第１ポート用ビット線ＢＬＡに０Ｖを与える。これにより、ソース線ＳＬから抵抗変化型素子Ｒ１および第１ポート用選択トランジスタＴＡを介して第１ポート用ビット線ＢＬＡへ向けて順方向に電流が流れ、抵抗変化型素子Ｒ１はデータ“０”を記憶した状態である低抵抗となる。“１”書き込みの場合は、ソース線ＳＬに０．６Ｖを、第１ポート用ワード線ＷＬＡに１．５Ｖを、第１ポート用ビット線ＢＬＡに１．２Ｖを与える。これにより、第１ポート用ビット線ＢＬＡから第１ポート用選択トランジスタＴＡおよび抵抗変化型素子Ｒ１を介してソース線ＳＬへ向けて逆方向に電流が流れ、抵抗変化型素子Ｒ１はデータ“１”を記憶した状態である高抵抗となる。

第１ポート用ワード線ＷＬＡに与える選択電圧を１．５Ｖとしたのは、高速書き込みを目指して第１ポート用選択トランジスタＴＡの抵抗を下げるためである。しかし、選択電圧を１．２Ｖとしても抵抗変化型素子Ｒ１へのデータ書き込みは可能である。

読み出しの場合は、ソース線ＳＬに０．６Ｖを、第１ポート用ワード線ＷＬＡに１．２Ｖを、第１ポート用ビット線ＢＬＡに０．４Ｖを与える。ここで、抵抗変化型素子Ｒ１がデータ“０”を記憶しており、低抵抗である場合、第１ポート用ビット線ＢＬＡに多くの電流が流れ、図示しないセンスアンプにより、読み出しデータが“０”であると判定される。一方、抵抗変化型素子Ｒ１がデータ“１”を記憶しており、高抵抗である場合、データ“０”の読み出し時よりもビット線ＢＬＡに流れる電流が少なくなり、図示しないセンスアンプにより、読み出しデータが“１”であると判定される。

第１ポート用ビット線ＢＬＡに与える電圧を０．４Ｖとしたのは、ソース線ＳＬの電位との電位差を小さくして、抵抗変化型素子Ｒ１にあまり大きな読み出し電流を流さないようにするためである。読み出し電流が大きいと、長時間読み出しが続いたときに誤書き込みを起こす可能がある。このような誤書き込みの発生を防止するため、読み出し電流はあまり大きくせず、その大きさは、信頼性評価を経て最終的に決定される。

第１ポート用選択トランジスタＴＡをＯＮさせて、第１ポートを介した不揮発性メモリセルへのアクセスが行われるとき、同一不揮発性メモリセルでは、第２ポート用選択トランジスタＴＢがＯＦＦとされる。従って、第２ポート用ビット線ＢＬＢの電圧が不揮発性メモリセルの記憶内容に影響を与えることはない。

第２ポートを経由した不揮発性メモリセルへのアクセスも、以上説明した第１ポートを経由した不揮発性メモリセルへのアクセスと全く同様の動作となる。

第１ポートを経由した不揮発性メモリセルへのアクセスと、第２ポートを経由した不揮発性メモリセルへのアクセスは、独立して動作させることが可能である。ただし、同一の不揮発性メモリセルに対して、第１ポートを経由したアクセスと第２ポートを経由したアクセスセルとを同時に行わせることはできない。

本実施形態の動作の特徴は、抵抗変化型素子Ｒ１がバイポーラ型抵抗素子であっても、ソース線ＳＬに対する電圧を０．６Ｖに固定した状態で、ワード線に対する電圧、ビット線に対する電圧を切り換えるのみにより、データ書き込みの動作からデータ読み出しの動作へ、あるいはデータ読み出しの動作からデータ書き込みの動作へ容易に切り換えることができる点にある。

＜第２実施形態＞
図３はこの発明の第２実施形態である不揮発性メモリセルの動作条件を示す図である。本実施形態では、図１に示す不揮発性メモリセルの抵抗変化型素子Ｒ１を、ＰＲＡＭまたはある種のＲｅＲＡＭに用いられているものように、モノポーラ型の抵抗変化型素子として機能させる。なお、ＲｅＲＡＭは、抵抗変化型素子の組成によっては、バイポーラ型の特性を示したり、モノポーラ型の特性を示すものがある。

図３に示す例では、ソース線ＳＬを０Ｖに固定した状態で不揮発性メモリセルに対するアクセスが行われる。第１ポートを経由したアクセスを例に説明すると、“０”書き込み時は、第１ポート用ワード線ＷＬＡに１．２Ｖを印加し、第１ポート用ビット線ＢＬＡに１．０Ｖの書き込み電圧を第１の通電時間だけ印加する。その際、第１の通電時間は長めにする。この場合、書き込み電圧が１．０Ｖなので、抵抗変化型素子Ｒ１にはあまり多く電流が流れない。従って、抵抗変化型素子Ｒ１は、徐々に熱せられ、徐々に冷却される。この結果、抵抗変化型素子Ｒ１では結晶化が起こり、抵抗変化型素子Ｒ１は低抵抗になる。“１”書き込みの場合は、第１ポート用ビット線ＢＬＡに対し、第１の通電時間よりも短い第２の通電時間だけ書き込み電圧１．２Ｖを印加する。この場合、抵抗変化型素子Ｒ１に大電流が流れ、抵抗変化型素子Ｒ１は急速に熱せられ、急速に冷却される。このため、抵抗変化型素子Ｒ１では、結晶化が起こらず、抵抗変化型素子Ｒ１は、非結晶になり、高抵抗となる。

読み出しの場合は、ソース線ＳＬに０Ｖを、第１ポート用ワード線ＷＬＡに１．２Ｖを、第１ポート用ビット線ＢＬＡに０．２Ｖを与える。ここで、抵抗変化型素子Ｒ１が“０”を記憶しており、低抵抗である場合、第１ポート用ビット線ＢＬＡに電流が多く流れ、図示しないセンスアンプにより、読み出しデータが“０”であると判定される。一方、抵抗変化型素子Ｒ１が“１”を記憶しており、高抵抗である場合、第１ポート用ビット線ＢＬＡに電流があまり流れず、図示しないセンスアンプにより、読み出しデータが“１”であると判定される。

第１ポート用ビット線ＢＬＡに与える電圧を０．２Ｖとするのは、ＭＲＡＭと同様、あまり多く電流を抵抗変化型素子Ｒ１に流すと、誤書き込みが発生するためである。
以上、第１ポートを経由した不揮発性メモリセルへのアクセスの動作を説明したが、第２ポートを経由した不揮発性メモリセルへのアクセスも同様な動作である。

＜第３実施形態＞
図４はこの発明の第３実施形態である不揮発性メモリセルの動作条件を示す図である。上記第２実施形態と同様、本実施形態でも、図１に示す不揮発性メモリセルの抵抗変化型素子Ｒ１をモノポーラ型の抵抗変化型素子として機能させる。

本実施形態では、ソース線ＳＬに対する電圧を１．２Ｖとする。第１ポートを経由したアクセスを例に説明すると、“０”書き込み時は、第１ポート用ワード線ＷＬＡに１．２Ｖを与え、第１ポート用ビット線ＢＬＡに第１の通電時間だけ０．２Ｖの書き込み電圧を与える。この場合、ソース線ＳＬと第１ポート用ビット線ＢＬＡとの電位差が１．０Ｖとなるので、上記第２実施形態と同様に、抵抗変化型素子Ｒ１は結晶化され、低抵抗となる。“１”書き込み時は、第１ポート用ビット線ＢＬＡに対して、第１の通電時間よりも短い第２の通電時間だけ書き込み電圧０Ｖを印加する。この場合、ソース線ＳＬと第１ポート用ビット線ＢＬＡとの電位差が１．２Ｖとなるので、上記第２実施形態と同様、抵抗変化型素子Ｒ１は非結晶となり、高抵抗となる。

読み出しを行う場合、第１ポート用ビット線ＢＬＡに１．０Ｖを与える。ここで、抵抗変化型素子Ｒ１が“０”を記憶しており、低抵抗である場合、第１ポート用ビット線ＢＬＡに電流が多く流れ、図示しないセンスアンプは、読み出しデータが“０”であると判定する。一方、抵抗変化型素子Ｒ１が“１”を記憶しており、高抵抗である場合、第１ポート用ビット線ＢＬＡに電流があまり流れず、図示しないセンスアンプは、読み出しデータが“１”であると判定する。

上記第２実施形態と異なり、ソース線ＳＬに対する電圧を１．２Ｖとするのは、データ書き込み時および読み出し時における選択トランジスタＴＡおよびＴＢの駆動能力を高めるためである。

さらに詳述すると、次の通りである。まず、例えば第１ポート用選択トランジスタＴＡをＯＮさせて、第１ポート用ビット線ＢＬＡを抵抗変化型素子Ｒ１に接続してデータ書き込みを行う場合を考える。この場合、第１ポート用選択トランジスタＴＡのゲートに接続された第１ポート用ワード線ＷＬＡの電圧（１．２Ｖ）と第１ポート用ビット線ＢＬＡの電圧（０．２Ｖ）との差分に相当する大きなゲート−ソース間電圧（１．０Ｖ）を第１ポート用選択トランジスタＴＡに与えることができる。その際、抵抗変化型素子Ｒ１の電圧降下が第１ポート用選択トランジスタＴＡのゲート−ソース間電圧に影響を与えることはない。また、第１ポート用選択トランジスタＴＡは、バックゲートがかからず、線形領域で動作する。このため、第１ポート用選択トランジスタＴＡの実質的な抵抗が少なくなり、駆動能力が向上するのである。データ読み出しの場合も同様であり、抵抗変化型素子Ｒ１の電圧降下が第１ポート用選択トランジスタＴＡのゲート−ソース間電圧に影響を与えることがなく、第１ポート用選択トランジスタＴＡは、バックゲートバイアスが掛からず、線形領域で動作する。従って、高い駆動能力が得られる。

＜第４実施形態＞
図５はこの発明の第４実施形態である不揮発性メモリセルの動作条件を示す図である。上記第２実施形態および第３実施形態と同様、本実施形態でも、図１に示す不揮発性メモリセルの抵抗変化型素子Ｒ１をモノポーラ型の抵抗変化型素子として機能させる。また、上記第３実施形態と同様、本実施形態でも、ソース線ＳＬに対する電圧を１．２Ｖとする。

本実施形態と上記第２および第３実施形態との相違は、本実施形態では、ソース線ＳＬに１．２Ｖを、ビット線ＢＬＡおよびＢＬＢに０Ｖを与え、“０”書き込み時と“１”書き込み時とで、ワード線ＷＬＡまたはＷＬＢに与える選択電圧の大きさを変えて、選択トランジスタＴＡまたはＴＢに流す電流を変化させる点である。

さらに詳述すると、本実施形態では、“１”書き込み時には、ワード線ＷＬＡまたはＷＬＢに１．２Ｖを与えることにより抵抗変化型素子Ｒ１に流れる電流を大きくし、抵抗変化型素子Ｒ１の非結晶化を行う。一方、“０”書き込み時には、ワード線ＷＬＡまたはＷＬＢに１．０Ｖを与えることにより抵抗変化型素子Ｒ１に流れる電流を抑え、抵抗変化型素子Ｒ１の結晶化を行う。読み出し時は、ワード線ＷＬＡまたはＷＬＢに対する電圧を０．５Ｖとすることにより、書き込み時と同様、抵抗変化型素子Ｒ１に流す電流を抑え、誤書き込みを防ぐ。

＜第５実施形態＞
図６はこの発明の第５実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。本実施形態による不揮発性デュアルポートメモリにおいて、不揮発性メモリセルアレイ１００は、行列状に配列された不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）によって構成されている。これらの不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）は、各々前掲図１の不揮発性メモリセルである。本実施形態では、この不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）を上記第１実施形態（図２）の動作条件に従って動作させ、ＭＲＡＭとして機能させる。

不揮発性メモリセルアレイ１００では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各行ｋに沿って、第１ポート用ワード線ＷＬＡｋ（ｋ＝０〜ｍ）および第２ポート用ワード線ＷＬＢｋ（ｋ＝０〜ｍ）が各々配線されている。ここで、行ｋに対応した第１ポート用ワード線ＷＬＡｋは、行ｋに属する不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の第１ポート用選択トランジスタＴＡの各ゲートに接続されている。また、行ｋに対応した第２ポート用ワード線ＷＬＢｋは、行ｋに属する不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の第２ポート用選択トランジスタＴＢの各ゲートに接続されている。また、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各ソース線ＳＬは共通ソース線ＣＯＭＳＬに接続されている。

また、不揮発性メモリセルアレイ１００では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに沿って、第１ポート用ビット線ＢＬＡｊ（ｊ＝０〜ｎ）および第２ポート用ビット線ＢＬＢｊ（ｊ＝０〜ｎ）が各々配線されている。ここで、列ｊに対応した第１ポート用ビット線ＢＬＡｊおよび第２ポート用ビット線ＢＬＢｊには、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の第１ポート用選択トランジスタＴＡおよび第２ポート用選択トランジスタＴＢが各々接続されている。

図６において、第１ポート用行デコーダ２００Ａは、第１ポートを経由した不揮発性メモリセルアレイ１００へのアクセス時に、アクセス対象である不揮発性メモリセルの行アドレスをデコードし、第１ポート用ワード線ＷＬＡｋ（ｋ＝０〜ｍ）のうち行アドレスが示す行ｋの第１ポート用ワード線ＷＬＡｋに第１ポート用選択トランジスタＴＡをＯＮさせる行選択電圧を出力する。

第２ポート用行デコーダ２００Ｂは、第２ポートを経由した不揮発性メモリセルアレイ１００へのアクセス時に、アクセス対象である不揮発性メモリセルの行アドレスをデコードし、第２ポート用ワード線ＷＬＢｋ（ｋ＝０〜ｍ）のうち行アドレスが示す行ｋの第２ポート用ワード線ＷＬＢｋに第２ポート用選択トランジスタＴＢをＯＮさせる行選択電圧を出力する。

カラムゲート部４００は、第１ポート用カラム選択トランジスタＣＧＡｊ（ｊ＝０〜ｎ）および第２ポート用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）を有する。ここで、第１ポート用カラム選択トランジスタＣＧＡｊ（ｊ＝０〜ｎ）は、第１ポート用データ線ＤＬＡと、第１ポート用ビット線ＢＬＡｊ（ｊ＝０〜ｎ）との間に各々介挿されている。また、第２ポート用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）は、第２ポート用データ線ＤＬＢと、第２ポート用ビット線ＢＬＢｊ（ｊ＝０〜ｎ）との間に各々介挿されている。そして、第１ポート用カラム選択トランジスタＣＧＡｊ（ｊ＝０〜ｎ）の各ゲートには第１ポート用列選択線ＣＯＬＡｊ（ｊ＝０〜ｎ）が各々接続され、第２ポート用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）の各ゲートには第２ポート用列選択線ＣＯＬＢｊ（ｊ＝０〜ｎ）が各々接続されている。

第１ポート用列デコーダ３００Ａは、第１ポートを経由した不揮発性メモリセルアレイ１００へのアクセス時に、アクセス対象である不揮発性メモリセルの列アドレスをデコードし、第１ポート用カラム選択トランジスタＣＧＡｊ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊの第１ポート用カラム選択トランジスタＣＧＡｊをＯＮさせる選択電圧を第１ポート用列選択線ＣＯＬＡｊに出力する。第２ポート用列デコーダ３００Ｂは、第２ポートを経由した不揮発性メモリセルアレイ１００へのアクセス時に、アクセス対象である不揮発性メモリセルの列アドレスをデコードし、第２ポート用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊの第２ポート用カラム選択トランジスタＣＧＢｊをＯＮさせる選択電圧を第２ポート用列選択線ＣＯＬＢｊに出力する。

プリチャージ回路５００は、不揮発性メモリセルへのアクセスに先立って、全てのビット線ＢＬＡｊ（ｊ＝０〜ｎ）およびＢＬＢｊ（ｊ＝０〜ｎ）をソース電圧ＶＳＬにプリチャージする回路である。

この例において、プリチャージ回路５００は、インバータ５０１と、レベルシフタ５０２と、プリチャージ用トランジスタＰＧＡｊ（ｊ＝０〜ｎ）およびＰＧＢｊ（ｊ＝０〜ｎ）とを有する。

ここで、プリチャージ用トランジスタＰＧＡｊ（ｊ＝０〜ｎ）は、共通ソース線ＣＯＭＳＬと第１ポート用ビット線ＢＬＡｊ（ｊ＝０〜ｎ）との間に各々介挿されている。また、プリチャージ用トランジスタＰＧＢｊ（ｊ＝０〜ｎ）は、共通ソース線ＣＯＭＳＬと第２ポート用ビット線ＢＬＢｊ（ｊ＝０〜ｎ）との間に各々介挿されている。共通ソース線ＣＯＭＳＬには、ソース電圧ＶＳＬが与えられる。インバータ５０１は、プリチャージ信号ＰＲＥを反転して出力する。レベルシフタ５０２には、行選択用電源電圧ＶＷＬが高電位側電源電圧として与えられる。

レベルシフタ５０２は、インバータ５０１の出力信号を反転し、反転結果が“０”（すなわち、ＰＲＥ＝“０”）の場合は０Ｖをプリチャージ用トランジスタＰＧＡｊ（ｊ＝０〜ｎ）およびＰＧＢｊ（ｊ＝０〜ｎ）の各ゲートに出力し、プリチャージ用トランジスタＰＧＡｊ（ｊ＝０〜ｎ）およびＰＧＢｊ（ｊ＝０〜ｎ）をＯＦＦさせる。

また、レベルシフタ５０２は、インバータ５０１の出力信号の反転結果が“１”（すなわち、ＰＲＥ＝“１”）の場合は行選択用電源電圧ＶＷＬをプリチャージ用トランジスタＰＧＡｊ（ｊ＝０〜ｎ）およびＰＧＢｊ（ｊ＝０〜ｎ）の各ゲートに出力する。この結果、プリチャージ用トランジスタＰＧＡｊ（ｊ＝０〜ｎ）およびＰＧＢｊ（ｊ＝０〜ｎ）は、ＯＮとなる。これによりソース電圧ＶＳＬが全てのビット線ＢＬＡｊ（ｊ＝０〜ｎ）およびＢＬＢｊ（ｊ＝０〜ｎ）に与えられる。

第１ポート用書き込みドライバ６００Ａおよび第２ポート用書き込みドライバ６００Ｂは、Ｈｉｇｈレベル出力、Ｌｏｗレベル出力および出力ハイインピーダンス状態の３状態をとりうる３ステートバッファである。書き込みドライバ６００Ａ（６００Ｂ）は、第１ポート（第２ポート）を経由したライトアクセス時、第１ポート（第２ポート）用書き込みデータに応じた電圧を第１ポート（第２ポート）用データ線ＤＬＡ（ＤＬＢ）に出力する。また、書き込みドライバ６００Ａ（６００Ｂ）は、第１ポート（第２ポート）を経由したリードアクセス時には出力ハイインピーダンス状態となって第１ポート（第２ポート）用データ線ＤＬＡ（ＤＬＢ）をフローティング状態にする。

第１ポート用センスアンプ７００Ａは、第１ポートを経由したリードアクセス時に、前掲図２の条件に従って、第１ポート用データ線ＤＬＡを介して接続された第１ポート用ビット線ＢＬＡに０．４Ｖの電圧を与え、このとき第１ポート用データ線ＤＬＡに発生する信号に基づき、アクセス先である不揮発性メモリセルからの読み出しデータを判定する回路である。また、第２ポート用センスアンプ７００Ｂは、第２ポートを経由したリードアクセス時に、前掲図２の条件に従って、第２ポート用データ線ＤＬＡを介して接続された第２ポート用ビット線ＢＬＢに０．４Ｖの電圧を与え、このとき第２ポート用データ線ＤＬＢに発生する信号に基づき、アクセス先である不揮発性メモリセルからの読み出しデータを判定する回路である。

第１ポート用出力回路８００Ａは、第１ポート用センスアンプ７００Ａの出力を増幅して第１ポートから出力する回路である。また、第２ポート用出力回路８００Ｂは、第２ポート用センスアンプ７００Ｂの出力を増幅して第２ポートから出力する回路である。

書き込み制御回路９００には、書き込み信号ＷＥＡおよびＷＥＢと入力データＤｉｎＡおよびＤｉｎＢが与えられる。書き込み制御回路８００は、書き込み信号ＷＥＡがアクティブレベルであるとき、入力データＤｉｎＡを第１ポート用書き込みデータとして書き込みドライバ６００Ａに供給する。また、書き込み制御回路８００は、書き込み信号ＷＥＢがアクティブレベルであるとき、入力データＤｉｎＢを第２ポート用書き込みデータとして書き込みドライバ６００Ｂに供給する。

電源回路１０００は、不揮発性デュアルポートメモリに対する電源電圧ＶＤＤに基づき、行選択用電源電圧ＶＷＬ、列選択用電源電圧ＶＣＯＬ、ソース電圧ＶＳＬ等の各種の電圧を発生する回路である。

図７は電源回路１０００の構成例を示すブロック図である。図７において、制御回路１００１は、書き込み制御回路９００から供給される信号ＷＥＡ、ＷＥＢ、ＤｉｎＡ、ＤｉｎＢにより電源回路１０００内の各回路を制御する回路である。昇圧回路１００２は、不揮発性デュアルポートメモリに対する電源電圧ＶＤＤを昇圧することにより、出力調整回路１００６を介して行選択用電源電圧ＶＷＬを出力する。昇圧回路１００３は、同電源電圧ＶＤＤを昇圧することにより、出力調整回路１００７を介して列選択用電源電圧ＶＣＯＬを出力する。昇圧回路１００４は、同電源電圧ＶＤＤを昇圧することにより、出力調整回路１００８を介して書き込み用電源電圧ＶＷＤを出力する。降圧回路１００５は、同電源電圧ＶＤＤを降圧することにより、出力調整回路１００９を介して共通ソース線ＣＯＭＳＬに与えるソース電圧ＶＳＬを出力する。

以上の構成において、第１ポートを経由したライトアクセスを行う場合、書き込み信号ＷＥＡがアクティブレベルとされる。これにより書き込み制御回路９００は、入力データＤｉｎＡを第１ポート用書き込みデータとして書き込みドライバ６００Ａに供給する。書き込みドライバ６００Ａは、第１ポート用書き込みデータが“０”であれば０Ｖを、“１”であれば１．２Ｖを第１ポート用データ線ＤＬＡに出力する。このとき書き込み制御回路９００は、電源回路１０００に必要な電圧ＶＣＯＬ、ＶＷＬ、ＶＳＬを出力させる。また、第１ポート用行デコーダ２００Ａは、行アドレスが示す行ｋに対応したワード線ＷＬＡｋに行選択電圧ＶＷＬ＝１．５Ｖを出力し、行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の選択用トランジスタＴＡをＯＮさせる。また、第１ポート用列デコーダ３００Ａは、列アドレスをデコードし、第１ポート用カラム選択トランジスタＣＧＡｊ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊの第１ポート用カラム選択トランジスタＣＧＡｊをＯＮさせ、列ｊの第１ポート用ビット線ＢＬＡｊを第１ポート用データ線ＤＬＡに接続する。

これにより行アドレスが示す行ｋおよび列アドレスが示す列ｋに対応した不揮発性メモリセルＭｋｊの抵抗変化型素子Ｒ１に第１ポート用データ線ＤＬＡおよび共通ソース線ＣＯＭＳＬ間の電圧が印加され、抵抗変化型素子Ｒ１に対するデータ書き込みが行われる。

一方、第１ポートを経由したリードアクセスを行う場合は、書き込み信号ＷＥＡが非アクティブレベルとなり、書き込みドライバ６００Ａが出力ハイインピーダンス状態となる。この状態において、行アドレスが示す行ｋおよび列アドレスが示す列ｊに対応した不揮発性メモリセルＭｋｊが選択され、この不揮発性メモリセルＭｋｊの抵抗変化型素子Ｒ１が第１ポート用データ線ＤＬＡに接続される。このときセンスアンプ７００Ａにより第１ポート用データ線ＤＬＡに接続された抵抗変化型素子Ｒ１が低抵抗であるか高抵抗であるかが判定され、判定結果を示す信号が出力回路８００Ａへ供給される。出力回路８００Ａは、このセンスアンプ７００Ａの出力信号を増幅して、アクセス先の不揮発性メモリセルからの読み出しデータとして出力する。

以上、第１ポートを経由したアクセスの動作について説明したが、第２ポートを経由したアクセスの動作も同様である。そして、第１ポートを経由したアクセスおよび第２ポートを経由したアクセスは独立して行うことができる。ただし、本実施形態において、同一不揮発性メモリセルを対象として第１ポートを経由したアクセスと第２ポートを経由したアクセスが同時に行われることはない。

図８は本実施形態の動作例を示す波形図である。この動作例では、第１ポートを介し、連続して、“０”書き込み、“０”読み出し、“１”書き込み、“１”読み出しが行われ、それと同時に、第２ポートを介し、連続して“１”読み出し、“１”書き込み、“０”書き込み、“０”読み出しが行われている。初期状態では、プリチャージ信号ＰＲＥがＨｉｇｈレベルであり、ビット線ＢＬＡｊ（ｊ＝０〜ｎ）およびＢＬＢｊ（ｊ＝０〜ｎ）に対して電圧ＶＳＬ＝０．６Ｖがプリチャージされている。

１サイクル目では、第１ポートを介した“０”書き込み（“０”Ｗ）、第２ポートを介した“１”読み出し（“１”Ｒ）が行われている。具体的には、書き込み信号ＷＥＡがアクティブレベル（Ｈｉｇｈレベル）、書き込み信号ＷＥＢが非アクティブレベル（Ｌｏｗレベル）とされ、第１ポート用アドレスＡＤＤＡおよび第２ポート用アドレスＡＤＤＢが指定される。また、第１ポートからの入力データＤｉｎＡ＝Ｌｏｗが書き込み制御回路９００に与えられる。なお、第２ポートは、読み出しモードなので、入力データＤｉｎＢは無視される。

プリチャージ信号ＰＲＥがＬｏｗレベルとなり、プリチャージが終了すると、第１ポート用アドレスＡＤＤＡの行アドレスにより指定された行の第１ポート用ワード線ＷＬＡに対する行選択電圧が１．５Ｖ（書き込み）、第２ポート用アドレスＡＤＤＢの行アドレスにより指定された行の第２ポート用ワード線ＷＬＢに対する行選択電圧が１．２Ｖ（読み出し）とされる。また、第１ポート用アドレスＡＤＤＡの列アドレスにより指定された列の第１ポート用列選択線ＣＯＬＡに対する列選択電圧が１．５Ｖ、第２ポート用アドレスＡＤＤＢの列アドレスにより指定された列の第２ポート用列選択線ＣＯＬＢに対する列選択電圧が１．２Ｖとなる。このようにして第１ポートを介したライトアクセス先としてアドレス指定された不揮発性メモリセルと、第２ポートを介したリードアクセス先としてアドレス指定された不揮発性メモリセルが同時に選択される。

第１ポート用ビット線ＢＬＡは、書き込みドライバ６００Ａの出力電圧を受けて、プリチャージ状態の０．６Ｖから０Ｖとなる。このとき、ソース線ＳＬが０．６Ｖなので、第１ポートを介したアクセス先の不揮発性メモリセルに“０”書き込みが行なわれる。この第１ポートを介した書き込み動作が行われるサイクルでは、センスアンプ７００Ａは、図示しない切り替えスイッチにより、第１ポート用データ線ＤＬＡからは切り離されている。

一方、第２ポートを介したリードアクセスのために選択された第２ポート用ビット線ＢＬＢは、第２ポート用データ線ＤＬＢを経由して第２ポート用センスアンプ７００Ｂに接続される。この結果、ソース線ＳＬ（０．６Ｖ）からアクセス対象の不揮発性メモリセルの抵抗変化型素子Ｒ１、第２ポート用ビット線ＢＬＢを介して第２ポート用データ線ＤＬＢに電流が流れる。この例では、第２ポートを介したリードアクセス先の不揮発性メモリセルにデータ“１”が記憶されており、抵抗変化型素子Ｒ１が高抵抗状態となっているので、電流はあまり流れず、第２ポート用センスアンプ７００Ｂは、読み出しデータが“１”であると判定する。

このようにして、第１ポートを介したライトアクセス先の不揮発性メモリセルにデータ“０”が書き込まれ、同時に第２ポートを介したリードアクセス先の不揮発性メモリセルからデータ“１”が読み出される。このサイクルは、プリチャージ信号ＰＲＥがＨｉｇｈレベルとなって終了する。

２サイクル目では、第１ポートを介した“０”読み出し、第２ポートを介した“１”書き込みが行われる。具体的には、書き込み信号ＷＥＡがＬｏｗレベル、書き込み信号ＷＥＢがＨｉｇｈレベルとされ、第１ポート用アドレスＡＤＤＡおよび第２ポート用アドレスＡＤＤＢがそれぞれ指定される。また、このサイクルでは、第１ポートを介したリードアクセスが行われるので入力データＤｉｎＡは無視され、第２ポートを介した“１”書き込みが行われるので、入力データＤｉｎＢはＨｉｇｈレベルとなる。

プリチャージ信号ＰＲＥがＬｏｗレベルとなり、プリチャージが終了すると、第１ポート用アドレスＡＤＤＡの行アドレスにより指定された行の第１ポート用ワード線ＷＬＡに対する行選択電圧が１．２Ｖ（読み出し）、第２ポート用アドレスＡＤＤＢの行アドレスにより指定された行の第２ポート用ワード線ＷＬＢに対する行選択電圧が１．５Ｖ（書き込み）とされる。また、第１ポート用アドレスＡＤＤＡの列アドレスにより指定された列の第１ポート用列選択線ＣＯＬＡに対する列選択電圧が１．２Ｖとされ、第２ポート用アドレスＡＤＤＢの列アドレスにより指定された列の第２ポート用列選択線ＣＯＬＢに対する列選択電圧が１．５Ｖとされる。

このようにして第１ポートを介したリードアクセス先としてアドレス指定された不揮発性メモリセルと、第２ポートを介したライトアクセス先としてアドレス指定された不揮発性メモリセルが同時に選択される。

ここで、第１ポートを介したリードアクセス先の不揮発性メモリセルには、データ“０”が記憶されており、抵抗変化型素子Ｒ１は低抵抗である。従って、ソース線ＳＬから第１ポート用ビット線ＢＬＡ、第１ポート用データ線ＤＬＡを経由して第１ポート用センスアンプ７００Ａへ大きな電流が流れ、第１ポート用センスアンプ７００Ａは、読み出しデータが“０”であると判定する。

一方、第２ポートを介したライトアクセスでは、第２ポート用書き込みドライバ６００Ｂの出力電圧を受けて、第２ポート用データ線ＤＬＢおよびこれに接続された第２ポート用ビット線ＢＬＢの電圧が１．２Ｖとなる。このとき、ソース線ＳＬの電圧は０．６Ｖなので、第２ポートを介したライトアクセス先の不揮発性メモリセルに第２ポート用ビット線ＢＬＢからソース線ＳＬに向かう方向へ電流が流れて、“１”書き込みが行われる。このとき、第２ポート用センスアンプ６００Ｂは、図示しない切り替えスイッチにより、第２ポート用データ線ＤＬＢからは切り離されている。

このようにして、第１ポートを介して不揮発性メモリセルからデータ“０”が読み出され、同時に、第２ポートを介して不揮発性メモリセルにデータ“１”が書き込まれる。
３サイクル目、４サイクル目も以上と同様な動作が行われる。

＜第６実施形態＞
図９はこの発明の第６実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。本実施形態において、不揮発性メモリセルアレイ１１０の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の抵抗変化型素子Ｒ１は、ＰＲＡＭに用いられている抵抗変化型素子である。そして、本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）を上記第２実施形態（図３）の動作条件に従って動作させ、ＰＲＡＭとして機能させる。

本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各ソース線に対して共通に低電位側電源電圧ＶＳＳ（０Ｖ）が与えられる。第１ポート用行デコーダ２００Ａおよび第２ポート用行デコーダ２００Ｂは、上記第５実施形態のものと同様である。

カラムゲート部４１０では、上記第５実施形態のカラムゲート部４００の第１ポート用カラム選択トランジスタＣＧＡｊ（ｊ＝０〜ｎ）がＮチャネルトランジスタＣＧＡｊ（ｊ＝０〜ｎ）およびＰチャネルトランジスタＣＧＡｊＢ（ｊ＝０〜ｎ）からなるｎ＋１個のＣＭＯＳトランスファゲートに置き換えられている。また、カラムゲート部４１０では、上記第５実施形態のカラムゲート部４００の第２ポート用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）がＮチャネルトランジスタＣＧＢｊ（ｊ＝０〜ｎ）およびＰチャネルトランジスタＣＧＢｊＢ（ｊ＝０〜ｎ）からなるｎ＋１個のＣＭＯＳトランスファゲートに置き換えられている。ここで、ＮチャネルトランジスタＣＧＡｊ（ｊ＝０〜ｎ）の各ゲートは、第１ポート用列選択線ＣＯＬＡｊ（ｊ＝０〜ｎ）に各々接続され、ＰチャネルトランジスタＣＧＡｊＢ（ｊ＝０〜ｎ）の各ゲートは、第１ポート用列選択線ＣＯＬＡｊＢ（ｊ＝０〜ｎ）に各々接続されている。また、ＮチャネルトランジスタＣＧＢｊ（ｊ＝０〜ｎ）の各ゲートは、第２ポート用列選択線ＣＯＬＢｊ（ｊ＝０〜ｎ）に各々接続され、ＰチャネルトランジスタＣＧＢｊＢ（ｊ＝０〜ｎ）の各ゲートは、第２ポート用列選択線ＣＯＬＢｊＢ（ｊ＝０〜ｎ）に各々接続されている。

第１ポート用列デコーダ３１０Ａは、第１ポート用列選択線ＣＯＬＡｊ（ｊ＝０〜ｎ）およびＣＯＬＡｊＢ（ｊ＝０〜ｎ）のうち第１ポート用列アドレスが示す列ｊに対応したを第１ポート用列選択線ＣＯＬＡｊおよびＣＯＬＡｊＢに対し、それらに接続されたＣＭＯＳトランスファゲートをＯＮさせる列選択電圧を出力する。また、第２ポート用列デコーダ３１０Ｂは、第２ポート用列選択線ＣＯＬＢｊ（ｊ＝０〜ｎ）およびＣＯＬＢｊＢ（ｊ＝０〜ｎ）のうち第２ポート用列アドレスが示す列ｊに対応したを第２ポート用列選択線ＣＯＬＢｊおよびＣＯＬＢｊＢに対し、それらに接続されたＣＭＯＳトランスファゲートをＯＮさせる列選択電圧を出力する。

カラムゲート部４１０をＣＭＯＳトランスファゲートにより構成したのは、転送効率を上げて、列デコーダ３１０Ａおよび３１０Ｂに供給すべき列選択用電源電圧ＶＣＯＬを下げ、列選択用電源電圧ＶＣＯＬを生成するための昇圧電源を省略するためである。本実施形態における電源回路１０１０には、行デコーダ２００Ａおよび２００Ｂに対する行選択用電源電圧ＶＷＬを発生するための昇圧回路のみを設ければよい。

また、本実施形態では、不揮発性メモリセルの抵抗変化型素子Ｒ１としてモノポーラ型素子を使用し、ビット線ＢＬからソース線ＳＬ（０Ｖ）に向かう方向の電流を流すのみである。このため、プリチャージ回路５００は必要ないので省略した。

アクセス先の不揮発性メモリセルの選択動作は上記第５実施形態と同様である。各不揮発性メモリセルに対して書き込み、読み出しを行うために発生する各電圧は、前掲図３の通りである。すなわち、第１ポート用書き込みドライバ６００Ａは、書き込むべきデータが“０”である場合には、ソース電圧ＶＳＬ＝ＶＳＳから正方向に所定の差電圧１．０Ｖだけ隔たった書き込み電圧１．０Ｖを第１の通電時間だけ第１ポート用データ線ＤＬＡに与えることにより第１ポート用データ線ＤＬＡに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させる。また、書き込むべきデータが“１”である場合には、ソース電圧ＶＳＬ＝ＶＳＳから正方向に上記差電圧１．０Ｖよりも大きな差電圧１．２Ｖだけ隔たった書き込み電圧１．２Ｖを第１の通電時間より短い第２の通電時間だけ第１ポート用データ線ＤＬＡに与えることにより第１ポート用データ線ＤＬＡに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させる。第２ポート用書き込みドライバ６００Ｂが“０”書き込みおよび“１”書き込みのために出力する書き込み電圧も同様である。

＜第７実施形態＞
図１０はこの発明の第７実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。本実施形態において、不揮発性メモリセルアレイ１２０における不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の抵抗変化型素子Ｒ１は、ＰＲＡＭに用いられている抵抗変化型素子である。そして、本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）を上記第３実施形態（図４）の動作条件に従って動作させ、ＰＲＡＭとして機能させる。

本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各ソース線に対して共通に高電位側電源電圧ＶＤＤ（１．２Ｖ）が与えられる。このようにすることにより、書き込みおよび読み出し時に不揮発性メモリセルを介して流れる電流方向は同一方向となり、ソース線ＳＬからビット線ＢＬＡ（ＢＬＢ）へ流れるのみとなる。

この状態では、前掲図４を参照して説明したように、選択用トランジスタＴＡおよびＴＢは線形領域で動作するため、閾値落ちもなく、電流駆動能力が大きくなる。このため、ワード線ＷＬＡ、ＷＬＢに対する選択電圧を昇圧する必要がなく、電源回路を省略することができる。

アクセス先の不揮発性メモリセルの選択動作は上記第５実施形態と同様である。また、各不揮発性メモリセルに対して書き込み、読み出しを行うために発生する各電圧は、前掲図４の通りである。すなわち、第１ポート用書き込みドライバ６００Ａは、書き込むべきデータが“０”である場合には、ソース電圧ＶＳＬ＝ＶＤＤ＝１．２Ｖから所定の差電圧１．０Ｖだけ負方向に隔たった書き込み電圧０．２Ｖを第１の通電時間だけ第１ポート用データ線ＤＬＡに与えることにより第１ポート用データ線ＤＬＡに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させる。また、書き込むべきデータが“１”である場合には、ソース電圧から上記差電圧１．０Ｖよりも大きな差電圧１．２Ｖだけ負方向に隔たった書き込み電圧０Ｖを第１の通電時間より短い第２の通電時間だけ第１ポート用データ線ＤＬＡに与えることにより第１ポート用データ線ＤＬＡに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させる。第２ポート用書き込みドライバ６００Ｂが“０”書き込みおよび“１”書き込みのために出力する書き込み電圧も同様である。

＜第８実施形態＞
図１１はこの発明の第８実施形態であるデュアルポートメモリの構成を示す回路図である。本実施形態において、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の抵抗変化型素子Ｒ１は、ＰＲＡＭに用いられている抵抗変化型素子である。そして、本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）を上記第４実施形態（図５）の動作条件に従って動作させ、ＰＲＡＭとして機能させる。

上記第７実施形態と同様、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各ソース線ＳＬに対して共通に高電位側電源電圧ＶＤＤ（１．２Ｖ）が与えられる。第１ポートを介したデータ書き込み時、第１ポート用書き込みドライバ６００Ａは、第１ポート用データ線ＤＬＡに０Ｖを与える。また、第２ポートを介したデータ書き込み時、第２ポート用書き込みドライバ６００Ｂは、第２ポート用データ線ＤＬＢに０Ｖを与える。

本実施形態では、“０”書き込みと“１”書き込みとで、書き込み先の不揮発性メモリセルに与える行選択電圧の大きさを切り換える。また、本実施形態では、データ読み出しの場合には０．５Ｖという低い行選択電圧を発生する。このため、本実施形態では、第１ポート用行デコーダ２００Ａに対する行選択用電源電圧ＶＷＬＡと、第２ポート用行デコーダ２００Ｂに対する行選択用電源電圧ＶＷＬＢとを発生する電源回路１０２０が設けられている。電源回路１０２０は、第１（２）ポートを介して“０”書き込みを行う場合、１．０Ｖの行選択用電源電圧ＶＷＬＡ（ＶＷＬＢ）を第１（２）ポート用行デコーダ２００Ａ（２００Ｂ）に供給し、“１”書き込みを行う場合、１．２Ｖの行選択用電源電圧ＶＷＬＡ（ＶＷＬＢ）を第１（２）ポート用行デコーダ２００Ａ（２００Ｂ）に供給する。また、電源回路１０２０は、第１（２）ポートを介してデータ読み出しを行う場合、０．５Ｖの行選択用電源電圧ＶＷＬＡ（ＶＷＬＢ）を第１（２）ポート用行デコーダ２００Ａ（２００Ｂ）に供給する。

アクセス先の不揮発性メモリセルの選択動作は基本的には上記第５実施形態と同様である。しかし、電源回路１０２０が行選択用電源電圧ＶＷＬＡ（ＶＷＬＢ）の切り換えを行うため、第１（２）ポート用行デコーダ２００Ａ（２００Ｂ）の詳細な動作は上記第５実施形態と異なったものとなる。すなわち、次の通りである。まず、第１ポートを介して“０”書き込みを行う場合、第１ポート用行デコーダ６００Ａは、第１ポート用行アドレスが示す行ｋに対応した第１ポート用ワード線ＷＬＡｋに１．０Ｖの行選択電圧を出力することにより第１ポート用データ線ＤＬＡに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させる。また、書き込むべきデータが“１”である場合には、電圧値１．０Ｖより高い電圧値１．２Ｖの行選択電圧を出力することにより第１ポート用データ線ＤＬＡに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させる。また、第１ポートを介したデータ読み出しを行う場合には、第１ポート用行アドレスが示す行ｋに対応した第１ポート用ワード線ＷＬＡｋに第１ポート用選択トランジスタをＯＮさせる行選択電圧として、ソース電圧ＶＳＬ＝ＶＤＤより低い電圧０．５Ｖを出力する。以上、第１ポートを介したアクセスの動作を説明したが第２ポートを介したアクセスの動作も同様である。
本実施形態でも上記第７実施形態と同様な効果が得られる。

＜第９実施形態＞
本実施形態は、上記各実施形態における不揮発性メモリセルアレイのレイアウトに関する実施形態である。図１２は本実施形態による不揮発性メモリセルアレイのレイアウト図である。図１２において破線で囲まれた領域には１ビット分の不揮発性メモリセルが形成されている。図１２に示すレイアウト例では、各々行方向（第１の方向）に沿って第１ポート用ワード線ＷＬＡｋ、第２ポート用ワード線ＷＬＢｋおよびソース線ＳＬの組が複数組配線されるとともに、行方向（第１の方向）を横切る列方向（第２の方向）に沿って第１ポート用ビット線ＢＬＡｊおよび第２ポート用ビット線ＢＬＢｊの組が複数組配線されている。また、図１２に示す例では、第１ポート用ワード線ＷＬＡｋ、第２ポート用ワード線ＷＬＢｋおよびソース線ＳＬの組において、ソース線ＳＬは第１ポート用ワード線ＷＬＡｋおよび第２ポート用ワード線ＷＬＢｋの間に位置している。そして、第１ポート用ワード線ＷＬＡｋ、第２ポート用ワード線ＷＬＢｋおよびソース線ＳＬの各組と、第１ポート用ビット線ＢＬＡｊおよび第２ポート用ビット線ＢＬＢｊの各組とが交差する各交差領域（例えば図１２の破線領域）に不揮発性メモリセルが形成されている。各不揮発性メモリセルは、第１ポート用選択トランジスタＴＡと、第２ポート用選択トランジスタＴＢと、抵抗変化型素子Ｒ１とを有する。ここで、ＭＲＡＭを実現する場合は抵抗変化型素子Ｒ１としてＭＴＪ等の抵抗素子を用い、ＰＲＡＭを実現する場合は、相変化型（Ｐｈａｓｅ Ｃｈａｎｇｅ）抵抗素子を用いればよい。ＲｅＲＡＭを実現する場合も同様である。

図１２に示す例では、半導体基板上に第１ポート用ビット線ＢＬＡｊおよび第２ポート用ビット線ＢＬＢｊの各組に沿って矩形状の拡散領域が形成されている。そして、これらの拡散領域を第１ポート用ワード線ＷＬＡｋ、第２ポート用ワード線ＷＬＢｋおよびソース線ＳＬの組が複数組横切っている。

例えば破線領域に着目すると、第１ポート用ワード線ＷＬＡ０をゲート電極とする第１ポート用選択トランジスタＴＡと、第２ポート用ワード線ＷＬＢ０をゲート電極とする第２ポート用選択トランジスタＴＢがある。そして、拡散領域において、第１ポート用ワード線ＷＬＡ０と第２ポート用ワード線ＷＬＢ０との間に挟まれた領域は、第１ポート用選択トランジスタＴＡおよび第２ポート用選択トランジスタＴＢに共通のソースとなっている。そして、この共通のソースとソース線ＳＬとの間に抵抗変化型素子Ｒ１が介挿されている。また、拡散領域において、第１ポート用ワード線ＷＬＡ０および第２ポート用ワード線ＷＬＢ０の外側（図１２ではＷＬＡ０の上側とＷＬＢ０の下側）の各領域は、第１ポート用選択トランジスタＴＡおよび第２ポート用選択トランジスタＴＢの各ドレインとなっている。そして、第１ポート用選択トランジスタＴＡのドレインは、コンタクトを介して第１ポート用ビット線ＢＬＡ０に接続され、第２ポート用選択トランジスタＴＢのドレインは、コンタクトを介して第２ポート用ビット線ＢＬＢ０に接続されている。

図１３は図１２のＡ−Ａ’線断面図、図１４は図１２のＢ−Ｂ’線断面図である。図示の例では、ｐ型の半導体基板１に不揮発性メモリセルの各列間を分離するためのトレンチ分離層２が形成されている。そして、半導体基板１において、各トレンチ分離層２に挟まれた領域に、不揮発性メモリセルの第１ポート用選択トランジスタＴＡおよび第２ポート用選択トランジスタＴＢの各々のソースまたはドレインとなるｎ型の拡散領域３、４、５が形成されている。

図１４において、第１ポート用ワード線ＷＬＡｋ（ｋ＝０、１、２、３、…）、第２ポート用ワード線ＷＬＢｋ（ｋ＝０、１、２、３、…）は、ポリシリコン層をパターニングしたものであり、選択用トランジスタＴＡおよびＴＢのゲート電極となっている。第１ポート用ワード線ＷＬＡｋと第２ポート用ワード線ＷＬＢｋとの間の拡散領域３は、選択用トランジスタＴＡおよびＴＢに共通のソースである。このソースである拡散領域３は、図１３に示すようにコンタクト７を介して抵抗変化型素子Ｒ１の一端に接続されており、この抵抗変化型素子Ｒ１の他端は第１メタル層により構成されたソース線ＳＬに接続されている。

また、図１４において、例えば第１ポート用ワード線ＷＬＡ０の左側の拡散領域４は、第１ポート用選択トランジスタＴＡのドレインであり、第２ポート用ワード線ＷＬＢ０の右側の拡散領域５は、第２ポート用選択トランジスタＴＢのドレインである。ここで、第１ポート用選択トランジスタＴＡのドレインである拡散領域４は、コンタクト７、第１メタル層およびコンタクト１０を介して第２メタル層による第１ポート用ビット線ＢＬＡｊ（図示の例ではＢＬＡ１）に接続されている。また、図示は省略したが、第２ポート用選択用トランジスタＴＢのドレインである拡散領域５は、コンタクト７、第１メタル層およびコンタクト１０を介して第２メタル層による第２ポート用ビット線ＢＬＢｊに接続されている。

図１４に示す例では、拡散領域５は、第２ポート用ワード線ＷＬＢ０をゲート電極とする第２ポート用列選択トランジスタＴＢのドレインと、その隣の行の第１ポート用ワード線ＷＬＡ１をゲート電極とする第１ポート用列選択トランジスタＴＡのドレインを兼ねている。これは不揮発性メモリセルアレイの行の並び方向のサイズを小さくするためである。このように隣り合う行の選択トランジスタのドレイン同士に拡散領域を共有させても何ら問題は生じない。何故ならば不揮発性メモリセルアレイでは、１つの行しか選択されず、例えば図１４において、第２ポート用ワード線ＷＬＢ０をゲート電極とする第２ポート用列選択トランジスタＴＢがＯＮとなるときには、その隣の行の第１ポート用ワード線ＷＬＡ１をゲート電極とする第１ポート用列選択トランジスタＴＡは必ずＯＦＦとなるからである。

本実施形態によれば、以上のような各素子の配置を行なうことで、不揮発性デュアルポートメモリの不揮発性メモリセルアレイをシングルポート型メモリと同等の大きさで実現することができる。

＜他の実施形態＞
以上、この発明の各種の実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）上記各実施形態では、この発明により第１ポートと第２ポートを有する不揮発性デュアルポートメモリを実現したが、この発明により３ポートあるいはそれ以上の複数のポートを有する不揮発性マルチポートメモリを実現することも可能である。例えば不揮発性３ポートメモリを実現するためには、前掲図１の不揮発性メモリセルにおいて、例えば第３ポートに対応したビット線ＢＬＣを追加し、このビット線ＢＬＣと共通ノードＣＮとの間に第３ポート用の選択トランジスタＴＣを追加し、この第３ポート用の選択トランジスタＴＣを第３ポート用のワード線ＷＬＣを介して供給される行選択電圧によりＯＮさせるように構成すればよい。

また、前掲図６の不揮発性メモリに対し、例えば第３のポートに対応した書き込みドライバ６００Ｃ、データ線ＤＬＣ、センスアンプ７００Ｃ、出力回路８００Ｃ、第３ポート用行デコーダ２００Ｃ、第３ポート用列デコーダ３００Ｃを追加する。そして、カラムゲート部４００において、第３ポート用データ線ＤＬＣと第３ポート用のビット線ＢＬＣｊ（ｊ＝０〜ｎ）との間に第３ポート用カラム選択トランジスタを各々追加し、第３ポート用列デコーダ３００Ｃに第３ポート用列アドレスに対応した第３ポート用カラム選択トランジスタを選択させればよい。また、第３ポート用行デコーダ２００Ｃに第３ポート用行アドレスに対応した行の不揮発性メモリセルの第３ポート用選択トランジスタＴＣをＯＮさせればよい。４ポート以上の不揮発性メモリセルを実現する場合も同様である。

（２）上記各実施形態では、非特許文献１あるいは２に示されている素子特性を例に不揮発性メモリセルの各部に与える電圧を説明したが、研究が進み、さらに低電圧で書き込みをすることができる抵抗変化型素子が開発されたときには、昇圧回路は必要なくなる。この場合の昇圧回路を有しない不揮発性メモリも本発明の範囲内に属するものであり、本発明の趣旨から逸脱するものではない。

ＴＡ……第１ポート用選択トランジスタ、ＴＢ……第２ポート用選択トランジスタ、Ｒ１……抵抗変化型素子、ＢＬＡ，ＢＬＡｊ（ｊ＝０〜ｎ）……第１ポート用ビット線、ＢＬＢ，ＢＬＢｊ（ｊ＝０〜ｎ）……第２ポート用ビット線、ＷＬＡ，ＷＬＡｋ（ｋ＝０〜ｍ）……第１ポート用ワード線、ＷＬＢ，ＷＬＢｋ（ｋ＝０〜ｍ）……第２ポート用ワード線、ＳＬ……ソース線、１００，１１０，１２０……不揮発性メモリセルアレイ、Ｍｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）……不揮発性メモリセル、２００Ａ……第１ポート用行デコーダ、２００Ｂ……第２ポート用行デコーダ、３００Ａ，３１０Ａ……第１ポート用列デコーダ、３００Ｂ，３１０Ｂ……第２ポート用列デコーダ、４００，４１０……カラムゲート部、ＣＧＡｊ（ｊ＝０〜ｎ）……第１ポート用カラム選択トランジスタ、ＣＧＢｊ（ｊ＝０〜ｎ）……第２ポート用カラム選択トランジスタ、ＤＬＡ……第１ポート用データ線、ＤＬＢ……第２ポート用データ線、９００……書込制御回路、１０００，１０１０，１０２０……電源回路、６００Ａ……第１ポート用書き込みドライバ、６００Ｂ……第２ポート用書き込みドライバ、７００Ａ……第１ポート用センスアンプ、７００Ｂ……第２ポート用センスアンプ、８００Ａ……第１ポート用出力回路、８００Ｂ……第２ポート用出力回路、５００……プリチャージ回路。

Claims (2)

1. 第１ポート用ビット線と共通ノードとの間に介挿され、第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第１ポート用選択トランジスタと、
   第２ポート用ビット線と前記共通ノードとの間に介挿され、第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第２ポート用選択トランジスタと、
   前記共通ノードとソース線との間に介挿された抵抗変化型素子とを有した不揮発性メモリセルを複数使用した不揮発性メモリセルアレイと、
   前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの読み出しを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに、前記ソース電圧よりも低い選択電圧（０．５Ｖ）を前記第1ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせ、前記第１ポート用ビット線または前記第２ポート用ビット線に流れる電流量から前記第１の論理値または前記第２の論理値のいずれであるかを判定するセンスアンプと、
   を備えた不揮発性デュアルポートメモリにおいて、
   前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの書き込みを行う場合に、
   当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに、書き込み電圧（０Ｖ）を前記第１ポート用ビット線または前記第２ポート用ビット線に与え、前記データが第１の論理値（“０”）を有する場合には、第1ポート用ワード線または第２ポート用ワード線に第１の選択電圧（１．０Ｖ）を与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を結晶化させて前記第１の論理値を書き込み、前記データが第２の論理値（“１”）を有する場合には、前記第１の選択電圧より高い電圧値の第２の選択電圧（１．２Ｖ）を前記第1ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を非結晶化させて前記第２の論理値を書き込むことを特徴とする不揮発性デュアルポートメモリ。
2. 複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって、
   前記不揮発性メモリセルアレイは、
   前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第１ポート用ワード線と、
   前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第２ポート用ワード線と、
   前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第１ポート用ビット線と、
   前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第２ポート用ビット線とを有し、
   前記複数の不揮発性メモリセルの各々は、
   各々が属する列に対応した第１ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第１ポート用選択トランジスタと、
   各々が属する列に対応した第２ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第２ポート用選択トランジスタと、
   前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し、
   前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され、該共通ソース線には前記不揮発性デュアルポートメモリに対する高電位側電源電圧がソース電圧として与えられ、
   前記不揮発性デュアルポートメモリは、
   前記複数の第１ポート用ワード線のうち第１ポート用行アドレスが示す行に対応した第１ポート用ワード線に前記第１ポート用選択トランジスタをＯＮさせる行選択電圧を出力する第１ポート用行デコーダと、
   前記複数の第２ポート用ワード線のうち第２ポート用行アドレスが示す行に対応した第２ポート用ワード線に前記第２ポート用選択トランジスタをＯＮさせる行選択電圧を出力する第２ポート用行デコーダと、
   第１ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第１ポート用ビット線との間に各々介挿された複数の第１ポート用カラム選択スイッチと、第２ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第２ポート用ビット線との間に各々介挿された複数の第２ポート用カラム選択スイッチとを有し、前記複数の第１ポート用カラム選択スイッチおよび前記複数の第２ポート用カラム選択スイッチがＣＭＯＳトランスファゲートにより各々構成されたカラムゲート部と、
   前記複数の第１ポート用カラム選択スイッチのうち第１ポート用列アドレスが示す列に対応した第１ポート用カラム選択スイッチをＯＮさせる列選択電圧を出力する第１ポート用列デコーダと、
   前記複数の第２ポート用カラム選択スイッチのうち第２ポート用列アドレスが示す列に対応した第２ポート用カラム選択スイッチをＯＮさせる列選択電圧を出力する第２ポート用列デコーダと、
   第１ポートを介したデータ書き込み時に、前記ソース電圧（１．２Ｖ）から所定の電圧だけ負方向に隔たった書き込み電圧（０Ｖ）を前記第１ポート用データ線に与え、第１ポートを介したデータ読み出し時に前記第１ポート用データ線を切り離す第１ポート用書き込みドライバと、
   第２ポートを介したデータ書き込み時に、前記書き込み電圧を前記第２ポート用データ線に与え、第２ポートを介したデータ読み出し時に前記第２ポート用データ線を切り離す第２ポート用書き込みドライバと、
   第１ポートを介したデータ読み出し時に前記第１ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第１ポート用センスアンプと、
   第２ポートを介したデータ読み出し時に前記第２ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第２ポート用センスアンプとを具備し、
   前記第１ポート用行デコーダは、第１ポートを介したデータ書き込みにおいて書き込むべきデータが第１の論理値（“０”）を有する場合には、所定の電圧値の第１の行選択電圧（１．０Ｖ）を出力することにより前記第１ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、書き込むべきデータが第２の論理値（“１”）を有する場合には、前記第１の行選択電圧より高い電圧値の第２の行選択電圧（１．２Ｖ）を出力することにより前記第１ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、第１ポートを介したデータ読み出しにおいて、アクセス先の前記第１ポート用選択トランジスタをＯＮさせる行選択電圧（１．２Ｖ）を出力する際に、前記ソース電圧より低い電圧（０．５Ｖ）を出力し、
   前記第２ポート用行デコーダは、第２ポートを介したデータ書き込みにおいて書き込むべきデータが第１の論理値を有する場合には、前記第１の行選択電圧を出力することにより前記第２ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、書き込むべきデータが第２の論理値を有する場合には、前記第２の行選択電圧を出力することにより前記第２ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、第２ポートを介したデータ読み出しにおいて、アクセス先の前記第２ポート用選択トランジスタをＯＮさせる行選択電圧を出力する際に、前記ソース電圧より低い電圧（０．５Ｖ）を出力することを特徴とする不揮発性デュアルポートメモリ。

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