JP4482039B2 - 抵抗変化型メモリ - Google Patents

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Description

本発明は、抵抗変化型メモリに関する。
ＮＡＮＤ型フラッシュメモリに続く次世代不揮発性メモリとして、ＭＲＡＭ(Magnetic Random Access Memory)、ＲｅＲＡＭ(Resistive Random Access Memory)などの抵抗変化型メモリが注目されている（例えば、特許文献１を参照）。
抵抗変化型メモリの書き込みは、例えば、メモリセルとしての抵抗変化素子に書き込み電流を流してその状態（抵抗値）を変化させることにより行う。また、読み出しは、抵抗変化素子に読み出し電流を流してその抵抗値を検出することにより行う。読み出し電流の値は、書き込み電流の値よりも小さく設定される。
ここで、不揮発性メモリの性能を評価する要素にディスターブ(disturb)とリテンション(retention)がある。
ディスターブとは、読み出し／書き込み時にメモリセルに生じる擾乱（誤書き込み）のことであり、リテンションとは、メモリセルのデータ保持期間のことである。
ところで、メモリセルが微細化されると、配線抵抗及びトランジスタのオン抵抗が増えるため、駆動電圧が一定の場合、メモリセルに流すことができる書き込み電流の値は小さくなる。
しかし、書き込み電流の値は、リテンションに影響を与える。即ち、書き込み電流の値が小さくなると、一般的にはメモリセルのデータ保持期間が短くなる。
また、読み出し時にメモリセルに印加される電圧は読み出し感度に影響を与えるため、読み出し感度を十分に保つためには、読み出し時にメモリセルに印加される電圧、即ち、読み出し電流の値を十分に小さくできない。
この場合、上述のように書き込み電流の値を小さくすると、書き込み時にメモリセルに印加される電圧が小さくなり、読み出し時と書き込み時にそれぞれメモリセルに印加される電圧の比が小さくなる。
従って、書き込み電流の値を小さくすると、読み出しディスターブが発生し易くなる。
米国特許第６，２５６，２２３号
本発明は、ディスターブとリテンションを同時に改善する書き込み技術を提案する。
本発明の例に係る抵抗変化型メモリは、第１方向に延びる第１及び第２駆動線と、第１方向に交差する第２方向に延びる第３駆動線と、一端が第３駆動線に接続される抵抗変化素子と、アノードが第１駆動線に接続され、カソードが抵抗変化素子の他端に接続される第１ダイオードと、アノードが抵抗変化素子の他端に接続され、カソードが第２駆動線に接続される第２ダイオードと、抵抗変化素子に書き込み電流を供給するためのドライバ／シンカーと、第１抵抗変化素子に対する第１データの書き込み時に書き込み電流を第１駆動線から第３駆動線に向かう方向に流し、第１抵抗変化素子に対する第２データの書き込み時に書き込み電流を第３駆動線から第２駆動線に向かう方向に流すための書き込み制御回路とを備える。
本発明によれば、ディスターブとリテンションを同時に改善する書き込み技術を実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明は、クロスポイント型セルアレイの変形構造として、以下の２つのセルアレイ構造を提案する。
(1) 第１セルアレイ構造（第１乃至第６基本構成）
１つの抵抗変化素子に対して、互いに逆向きの２つのダイオードを接続する。
そして、抵抗変化素子に対して第１データを書き込むときは、２つのダイオードのうちの一方に順方向に書き込み電流を流し、第２データを書き込むときは、２つのダイオードのうちの他方に順方向に書き込み電流を流す。
(2) 第２セルアレイ構造（第７及び第８基本構成）
互いに交差する複数の駆動線の交差部に、それぞれ、直列接続される抵抗変化素子とツェナーダイオードを配置する。
そして、書き込み電流を以下の条件を満たすように流す。
選択された抵抗変化素子に接続されるツェナーダイオードに印加される電圧がそのツェナー電圧以上になり、かつ、非選択の抵抗変化素子に接続されるツェナーダイオードに印加される電圧がそのツェナー電圧未満になる。
これら２つのセルアレイ構造では、クロスポイント型セルアレイに特有の回り込み電流(sneak current)を防止できるため、書き込み電流を大きくしたときの書き込みディスターブが抑制される。
従って、本発明によれば、書き込み電流を大きくすることで、ディスターブとリテンションを同時に改善できる。
２． 基本構成
本発明の基本構成を説明する。
(1) 第１基本構成
図１は、本発明の抵抗変化型メモリの第１基本構成を示している。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３駆動線Ｌ３は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
第３駆動線Ｌ３は、ビット線及びワード線のうちの１つである。
第３駆動線Ｌ３がビット線の場合、第１及び第２駆動線Ｌ１，Ｌ２は、それぞれ、ワード線である。また、第３駆動線Ｌ３がワード線の場合、第１及び第２駆動線Ｌ１，Ｌ２は、それぞれ、ビット線である。
抵抗変化素子ＭＣの一端は、第３駆動線Ｌ３に接続される。
抵抗変化素子ＭＣは、スピン注入書き込みによる磁気抵抗効果素子(magneto-resistive element)、電流の方向により書き込みデータを制御する相変化素子(phase-change element)などを含む。
第１ダイオードＤ１のアノードは、第１駆動線Ｌ１に接続され、カソードは、抵抗変化素子ＭＣの他端に接続される。第２ダイオードＤ２のアノードは、抵抗変化素子ＭＣの他端に接続され、カソードは、第２駆動線Ｌ２に接続される。
ドライバ／シンカーＤＳは、第１及び第２駆動線Ｌ１，Ｌ２にそれぞれ接続され、同様に、ドライバ／シンカーＤＳは、第３駆動線Ｌ３に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣに書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す。
抵抗変化素子ＭＣに２値データを記憶させる場合、例えば、第１データは、“１”、第２データは、“０”である。但し、抵抗変化素子ＭＣには、３値以上の多値データを記憶させることもできる。
(2) 第２基本構成
図２は、本発明の抵抗変化型メモリの第２基本構成を示している。
第２基本構成は、第１基本構成に対して、第１及び第２駆動線Ｌ１，Ｌ２に接続されるドライバ／シンカーの構成が相違する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３駆動線Ｌ３は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
抵抗変化素子ＭＣの一端は、第３駆動線Ｌ３に接続される。
第１ダイオードＤ１のアノードは、第１駆動線Ｌ１に接続され、カソードは、抵抗変化素子ＭＣの他端に接続される。第２ダイオードＤ２のアノードは、抵抗変化素子ＭＣの他端に接続され、カソードは、第２駆動線Ｌ２に接続される。
ドライバＤＲＶは、第１駆動線Ｌ１に接続され、シンカーＳＫは、第２駆動線Ｌ２に接続される。また、ドライバ／シンカーＤＳは、第３駆動線Ｌ３に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣに書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す。
(3) 第３基本構成
図３は、本発明の抵抗変化型メモリの第３基本構成を示している。
第３基本構成も、第１基本構成に対して、第１及び第２駆動線Ｌ１，Ｌ２に接続されるドライバ／シンカーの構成が相違する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３駆動線Ｌ３は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
抵抗変化素子ＭＣの一端は、第３駆動線Ｌ３に接続される。
第１ダイオードＤ１のアノードは、第１駆動線Ｌ１に接続され、カソードは、抵抗変化素子ＭＣの他端に接続される。第２ダイオードＤ２のアノードは、抵抗変化素子ＭＣの他端に接続され、カソードは、第２駆動線Ｌ２に接続される。
ドライバＤＲＶは、第１及び第２駆動線Ｌ１，Ｌ２の一端に接続される。シンカーＳＫは、第１及び第２駆動線Ｌ１，Ｌ２の他端に接続される。ドライバ／シンカーＤＳは、第３駆動線Ｌ３に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣに書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す。
(4) 第４基本構成
図４は、本発明の抵抗変化型メモリの第４基本構成を示している。
第４基本構成は、第１基本構成に対して、第３駆動線Ｌ３に接続されるドライバ／シンカーの構成が相違する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３駆動線Ｌ３は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
抵抗変化素子ＭＣの一端は、第３駆動線Ｌ３に接続される。
第１ダイオードＤ１のアノードは、第１駆動線Ｌ１に接続され、カソードは、抵抗変化素子ＭＣの他端に接続される。第２ダイオードＤ２のアノードは、抵抗変化素子ＭＣの他端に接続され、カソードは、第２駆動線Ｌ２に接続される。
ドライバ／シンカーＤＳは、第１及び第２駆動線Ｌ１，Ｌ２に接続される。ドライバＤＲＶは、第３駆動線Ｌ３の一端に接続され、シンカーＳＫは、第３駆動線Ｌ３の他端に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣに書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す。
(5) 第５基本構成
図５は、本発明の抵抗変化型メモリの第５基本構成を示している。
第５基本構成は、第２基本構成に対して、第３駆動線Ｌ３に接続されるドライバ／シンカーの構成が相違する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３駆動線Ｌ３は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
抵抗変化素子ＭＣの一端は、第３駆動線Ｌ３に接続される。
第１ダイオードＤ１のアノードは、第１駆動線Ｌ１に接続され、カソードは、抵抗変化素子ＭＣの他端に接続される。第２ダイオードＤ２のアノードは、抵抗変化素子ＭＣの他端に接続され、カソードは、第２駆動線Ｌ２に接続される。
ドライバＤＲＶは、第１駆動線Ｌ１に接続され、シンカーＳＫは、第２駆動線Ｌ２に接続される。また、ドライバＤＲＶは、第３駆動線Ｌ３の一端に接続され、シンカーＳＫは、第３駆動線Ｌ３の他端に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣに書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す。
(6) 第６基本構成
図６は、本発明の抵抗変化型メモリの第６基本構成を示している。
第６基本構成は、第３基本構成に対して、第３駆動線Ｌ３に接続されるドライバ／シンカーの構成が相違する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３駆動線Ｌ３は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
抵抗変化素子ＭＣの一端は、第３駆動線Ｌ３に接続される。
第１ダイオードＤ１のアノードは、第１駆動線Ｌ１に接続され、カソードは、抵抗変化素子ＭＣの他端に接続される。第２ダイオードＤ２のアノードは、抵抗変化素子ＭＣの他端に接続され、カソードは、第２駆動線Ｌ２に接続される。
ドライバＤＲＶは、第１及び第２駆動線Ｌ１，Ｌ２の一端に接続される。シンカーＳＫは、第１及び第２駆動線Ｌ１，Ｌ２の他端に接続される。また、ドライバＤＲＶは、第３駆動線Ｌ３の一端に接続され、シンカーＳＫは、第３駆動線Ｌ３の他端に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣに書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す。
(7) 第７基本構成
図７は、本発明の抵抗変化型メモリの第７基本構成を示している。
第７基本構成は、ツェナーダイオードによる双方向通電を利用した書き込み技術に関する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３及び第４駆動線Ｌ３，Ｌ４は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
第１及び第２駆動線Ｌ１，Ｌ２がワード線の場合、第３及び第４駆動線Ｌ３，Ｌ４はビット線である。また、第１及び第２駆動線Ｌ１，Ｌ２がビット線の場合、第３及び第４駆動線Ｌ３，Ｌ４はワード線である。
第１及び第２抵抗変化素子ＭＣ１，ＭＣ２の一端は、第３駆動線Ｌ３に接続され、第３及び第４抵抗変化素子ＭＣ３，ＭＣ４の一端は、第４駆動線Ｌ４に接続される。
第１ツェナーダイオードＺＤ１は、アノードが第１抵抗変化素子ＭＣ１の他端に接続され、カソードが第１駆動線Ｌ１に接続され、第２ツェナーダイオードＺＤ２は、アノードが第２抵抗変化素子ＭＣ２の他端に接続され、カソードが第２駆動線Ｌ２に接続される。
第３ツェナーダイオードＺＤ３は、アノードが第３抵抗変化素子ＭＣ３の他端に接続され、カソードが第１駆動線Ｌ１に接続され、第４ツェナーダイオードＺＤ４は、アノードが第４抵抗変化素子ＭＣ４の他端に接続され、カソードが第２駆動線Ｌ２に接続される。
抵抗変化素子ＭＣ１〜ＭＣ４は、磁気抵抗効果素子、相変化素子などを含む。
ドライバ／シンカーＤＳは、第１及び第２駆動線Ｌ１，Ｌ２にそれぞれ接続され、同様に、ドライバ／シンカーＤＳは、第３及び第４駆動線Ｌ３，Ｌ４にそれぞれ接続される。これら要素は、書き込み時に抵抗変化素子ＭＣ１に書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣ１に対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣ１に対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第１駆動線Ｌ１に向かう方向に流す。
書き込み電流は、抵抗変化素子ＭＣ１に対する第１データの書き込み時に、第１ツェナーダイオードＺＤ１に印加される電圧がそのツェナー電圧以上になり、第２及び第３ツェナーダイオードＺＤ２，ＺＤ３に印加される電圧がそのツェナー電圧未満になる値に設定され、かつ、抵抗変化素子ＭＣ１に対する第２データの書き込み時に、第４ツェナーダイオードＺＤ４に印加される電圧がそのツェナー電圧未満になる値に設定される。
抵抗変化素子ＭＣ１に２値データを記憶させる場合、例えば、第１データは、“１”、第２データは、“０”である。但し、抵抗変化素子ＭＣ１には、３値以上の多値データを記憶させることもできる。
(8) 第８基本構成
図８は、本発明の抵抗変化型メモリの第８基本構成を示している。
第８基本構成は、第７基本構成に対して、第１乃至第４駆動線Ｌ１〜Ｌ４に接続されるドライバ／シンカーの構成が相違する。
第１及び第２駆動線Ｌ１，Ｌ２は、第１方向に延び、第３及び第４駆動線Ｌ３，Ｌ４は、第１方向に交差する第２方向に延びる。第１及び第２方向は、例えば、互いに直交する方向である。
第１及び第２抵抗変化素子ＭＣ１，ＭＣ２の一端は、第３駆動線Ｌ３に接続され、第３及び第４抵抗変化素子ＭＣ３，ＭＣ４の一端は、第４駆動線Ｌ４に接続される。
第１ツェナーダイオードＺＤ１は、アノードが第１抵抗変化素子ＭＣ１の他端に接続され、カソードが第１駆動線Ｌ１に接続され、第２ツェナーダイオードＺＤ２は、アノードが第２抵抗変化素子ＭＣ２の他端に接続され、カソードが第２駆動線Ｌ２に接続される。
第３ツェナーダイオードＺＤ３は、アノードが第３抵抗変化素子ＭＣ３の他端に接続され、カソードが第１駆動線Ｌ１に接続され、第４ツェナーダイオードＺＤ４は、アノードが第４抵抗変化素子ＭＣ４の他端に接続され、カソードが第２駆動線Ｌ２に接続される。
ドライバＤＲＶは、第１及び第２駆動線Ｌ１，Ｌ２の一端に接続され、シンカーＳＫは、第１及び第２駆動線Ｌ１，Ｌ２の他端に接続される。また、ドライバ／シンカーＤＳは、第３及び第４駆動線Ｌ３，Ｌ４の一端に接続される。これら要素は、書き込み時に抵抗変化素子ＭＣ１に書き込み電流を供給する。
書き込み制御回路ＣＮＴは、抵抗変化素子ＭＣ１に対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣ１に対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第１駆動線Ｌ１に向かう方向に流す。
書き込み電流は、抵抗変化素子ＭＣ１に対する第１データの書き込み時に、第１ツェナーダイオードＺＤ１に印加される電圧がそのツェナー電圧以上になり、第２及び第３ツェナーダイオードＺＤ２，ＺＤ３に印加される電圧がそのツェナー電圧未満になる値に設定され、かつ、抵抗変化素子ＭＣ１に対する第２データの書き込み時に、第４ツェナーダイオードＺＤ４に印加される電圧がそのツェナー電圧未満になる値に設定される。
(9) まとめ
第１乃至第８基本構成によれば、回り込み電流が防止され、書き込みディスターブによる誤書き込みがなくなる。
また、これら基本構成によれば、同時に読み出し時の回り込み電流も防止されるため、読み出し時のセンス感度も向上する。
３． 実施の形態
本発明の実施の形態を説明する。
以下の説明では、本発明に係わる書き込み回路を分かり易くするために読み出し回路に係わる部分については省略する。
(1) 第１実施の形態
A. 回路構成（第１例）
この回路は、第２基本構成（図２）を具体化したものである。
図９乃至図１１は、本発明の抵抗変化型メモリの書き込み回路を示している。
メモリセルアレイ１１は、複数のメモリセルから構成される。ここでは、簡単のため、４つのメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を示す。
メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、抵抗変化素子である。
メモリセルアレイ１１上には、第１方向に延びるワード線ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂが配置される。ワード線ＷＬ１ａ，ＷＬ１ｂは、ワード線対を構成し、メモリセルＭＣ１，ＭＣ３に対応して配置される。同様に、ワード線ＷＬ２ａ，ＷＬ２ｂは、ワード線対を構成し、メモリセルＭＣ２，ＭＣ４に対応して配置される。
ワード線ＷＬ１ａ，ＷＬ２ａの一端は、ワード線セレクタ１２を介してワード線ドライバ１３に接続される。ワード線ＷＬ１ｂ，ＷＬ２ｂの一端は、例えば、オープン（何も接続されていない状態）になっている。
ワード線セレクタ１２は、ゲートに制御信号Axw<s>, Axw<s+1>が入力されるＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成される。ワード線ドライバ１３は、ゲートに制御信号SRCwが入力されるＰチャネルＭＯＳトランジスタＰ３から構成される。
電流源Ｉ１は、書き込み電流を発生する。
また、ワード線ＷＬ１ｂ，ＷＬ２ｂの他端は、ワード線セレクタ１４を介してワード線シンカー１５に接続される。ワード線ＷＬ１ａ，ＷＬ２ａの他端は、例えば、オープンになっている。
ワード線セレクタ１４は、ゲートに制御信号Axe<s>, Axe<s+1>が入力されるＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構成される。ワード線シンカー１５は、ゲートに制御信号SNKeが入力されるＮチャネルＭＯＳトランジスタＮ３から構成される。
さらに、メモリセルアレイ１１上には、第１方向に交差する第２方向に延びるビット線ＢＬ１，ＢＬ２が配置される。ビット線ＢＬ１は、メモリセルＭＣ１，ＭＣ２に対応して配置され、ビット線ＢＬ２は、メモリセルＭＣ３，ＭＣ４に対応して配置される。
ビット線ＢＬ１，ＢＬ２の一端は、ビット線セレクタ１６を介してビット線ドライバ／シンカー１７に接続される。ビット線ＢＬ１，ＢＬ２の他端は、例えば、オープンになっている。
ビット線セレクタ１６は、ゲートに制御信号Ayp<t>, Ayp<t+1>が入力されるＰチャネルＭＯＳトランジスタＰ４，Ｐ５、及び、ゲートに制御信号Ayn<t>, Ayn<t+1>が入力されるＮチャネルＭＯＳトランジスタＮ４，Ｎ５から構成される。
ワード線ドライバ／シンカー１７は、ゲートに制御信号SRCnが入力されるＰチャネルＭＯＳトランジスタＰ６、及び、ゲートに制御信号SNKnが入力されるＮチャネルＭＯＳトランジスタＮ６から構成される。
電流源Ｉ２は、書き込み電流を発生する。
図１０の書き込み制御回路１８は、制御信号SRCw, SRCn, SNKn, SNKeを発生する。また、図１１のデコーダ１９は、制御信号（デコード信号）Axw<s>,<s+1>; Ayp<t>,<t+1>; Ayn<t>,<t+1>; Axe<s>,<s+1>を発生する。
B. 回路構成（第２例）
この回路は、第３基本構成（図３）を具体化したものである。
図１２乃至図１４は、本発明の抵抗変化型メモリの書き込み回路を示している。
第２例は、第１例と比べると、ワード線セレクタ１２，１４に特徴を有する。ワード線セレクタ１２，１４以外の構成は、第１例と同じであるため、以下では、ワード線セレクタ１２，１４のみについて説明する。
ワード線ＷＬ１ａ，ＷＬ２ａ，ＷＬ１ｂ，ＷＬ２ｂの一端は、ワード線セレクタ１２を介してワード線ドライバ１３に接続される。
ワード線セレクタ１２は、ゲートに制御信号Axwa<s>, Axwb<s>, Axwa<s+1>, Axwb<s+1>が入力されるＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂから構成される。
また、ワード線ＷＬ１ａ，ＷＬ２ａ，ＷＬ１ｂ，ＷＬ２ｂの他端は、ワード線セレクタ１４を介してワード線シンカー１５に接続される。
ワード線セレクタ１４は、ゲートに制御信号Axea<s>, Axeb<s>, Axea<s+1>, Axeb<s+1>が入力されるＮチャネルＭＯＳトランジスタＮ１ａ，Ｎ１ｂ，Ｎ２ａ，Ｎ２ｂから構成される。
図１４のデコーダ１９は、制御信号（デコード信号）Axwa<s>,<s+1>; Axwb<s>,<s+1>; Ayp<t>,<t+1>; Ayn<t>,<t+1>; Axea<s>,<s+1>; Axeb<s>,<s+1>を発生する。
C. メモリセルアレイ
図１５は、メモリセルアレイの詳細を示している。
ワード線対とビット線との交差部に配置される抵抗変化素子に互いに逆向きの２つのダイオードが接続される。
具体的には、抵抗変化素子ＭＣ１，ＭＣ２の一端は、ビット線ＢＬ１に接続され、抵抗変化素子ＭＣ３，ＭＣ４の一端は、ビット線ＢＬ２に接続される。
ダイオードＤ１ａ，Ｄ１ｂは、互いに逆向きで抵抗変化素子ＭＣ１の他端に接続される。即ち、ダイオードＤ１ａのアノードは、ワード線ＷＬ１ａに接続され、カソードは、抵抗変化素子ＭＣ１の他端に接続される。ダイオードＤ１ｂのアノードは、抵抗変化素子ＭＣ１の他端に接続され、カソードは、ワード線ＷＬ１ｂに接続される。
ダイオードＤ２ａ，Ｄ２ｂは、互いに逆向きで抵抗変化素子ＭＣ２の他端に接続される。即ち、ダイオードＤ２ａのアノードは、ワード線ＷＬ２ａに接続され、カソードは、抵抗変化素子ＭＣ２の他端に接続される。ダイオードＤ２ｂのアノードは、抵抗変化素子ＭＣ２の他端に接続され、カソードは、ワード線ＷＬ２ｂに接続される。
ダイオードＤ３ａ，Ｄ３ｂは、互いに逆向きで抵抗変化素子ＭＣ３の他端に接続される。即ち、ダイオードＤ３ａのアノードは、ワード線ＷＬ１ａに接続され、カソードは、抵抗変化素子ＭＣ３の他端に接続される。ダイオードＤ３ｂのアノードは、抵抗変化素子ＭＣ３の他端に接続され、カソードは、ワード線ＷＬ１ｂに接続される。
ダイオードＤ４ａ，Ｄ４ｂは、互いに逆向きで抵抗変化素子ＭＣ４の他端に接続される。即ち、ダイオードＤ４ａのアノードは、ワード線ＷＬ２ａに接続され、カソードは、抵抗変化素子ＭＣ４の他端に接続される。ダイオードＤ４ｂのアノードは、抵抗変化素子ＭＣ４の他端に接続され、カソードは、ワード線ＷＬ２ｂに接続される。
D. 動作
図９乃至図１５の抵抗変化型メモリの書き込み動作について説明する。
ここでは、抵抗変化素子ＭＣ１〜ＭＣ４は、２値データを記憶するものとし、低抵抗状態を“０”、高抵抗状態を“１”とする。但し、この定義は一例である。
また、抵抗変化素子ＭＣ１を選択セルとし、これを書き込み対象とする。その他の抵抗変化素子ＭＣ２〜ＭＣ４は、書き込み対象とならない非選択セルとする。
・ 第１例
“１”書き込みを実行する場合には、ワード線ＷＬ１ａを電流源Ｉ１に接続し、ビット線ＢＬ１を接地点に接続する。即ち、ワード線ＷＬ１ａを“Ｈ(high)”にし、ビット線ＢＬ１を“Ｌ(low)”にする。
例えば、図９を例にとると、制御信号Axw<s>, SRCwを“Ｌ”にし、制御信号Ayp<t>, Ayn<t>, SNKnを“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ１，Ｐ３及びＮチャネルＭＯＳトランジスタＮ４，Ｎ６をオンにすればよい。
この時、図１６に示すように、書き込み電流は、電流源Ｉ１からワード線ＷＬ１ａ及びダイオードＤ１ａを経由して抵抗変化素子ＭＣ１に供給される。さらに、書き込み電流は、ビット線ＢＬ１を経由して接地点に吸収される(PASS ”1”)。
また、“１”書き込み時には、例えば、非選択のワード線ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂをフローティング(Floating)にし、非選択のビット線ＢＬ２を“Ｈ”にする。
例えば、図９を例にとると、制御信号Axw<s+1>を“Ｈ”にし、制御信号Axe<s>, Axe<s+1>を“Ｌ”にすれば、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２がオフになるため、ワード線ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂがフローティングになる。
また、制御信号Ayp<t+1>, Ayn<t+1>, SRCnを“Ｌ”にすれば、ＰチャネルＭＯＳトランジスタＰ５，Ｐ６がオンになり、ＮチャネルＭＯＳトランジスタＮ５がオフになるため、ビット線ＢＬ２が“Ｈ”になる。
ここで、図１６に示すように、“１”書き込み時には、ワード線ＷＬ１ａから抵抗変化素子ＭＣ３を経由してビット線ＢＬ２に抜け、さらに、ビット線ＢＬ２から抵抗変化素子ＭＣ４を経由してワード線ＷＬ２ｂに抜ける電流経路(SNEAK”1”B)、及び、ワード線ＷＬ１ａからダイオードＤ３ｂを経由してワード線ＷＬ１ｂに抜ける電流経路(SNEAK”1”A)が発生する。
しかし、ワード線ＷＬ１ｂとビット線ＢＬ１との間には、電流経路(SNEAK”1”A)を流れる電流の向きと逆向きに接続されたダイオードＤ１ｂが存在し、ワード線ＷＬ２ｂとビット線ＢＬ１との間には、電流経路(SNEAK”1”B)を流れる電流の向きと逆向きに接続されたダイオードＤ２ｂが存在する。このため、これらの電流経路がビット線ＢＬ１に到達することはなく、いわゆる回り込み電流が防止される。
また、“１”書き込み時には、ワード線ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂをフローティングにし、ビット線ＢＬ２の電位をワード線ＷＬ１ａの電位(“Ｈ”)に等しくする。
ビット線ＢＬ２を“Ｈ”にすることで、電流源Ｉ１により発生する書き込み電流が回り込み電流として抵抗変化素子ＭＣ３に流れることを防止する。また、ワード線ＷＬ２ａをフローティングにすることで、ワード線ＷＬ２ａからビット線ＢＬ１への電流経路を遮断する。ワード線ＷＬ１ｂ，ＷＬ２ｂがフローティングの場合、ワード線ＷＬ１ｂ，ＷＬ２ｂの電位は、ビット線ＢＬ２の電位（“Ｈ”）よりも低くなる。
“０”書き込みを実行する場合には、ビット線ＢＬ１を電流源Ｉ２に接続し、ワード線ＷＬ１ｂを接地点に接続する。即ち、ビット線ＢＬ１を“Ｈ”にし、ワード線ＷＬ１ｂを“Ｌ”にする。
例えば、図９を例にとると、制御信号Ayp<t>, Ayn<t>, SRCnを“Ｌ”にし、制御信号Axe<s>, SNKeを“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ４，Ｐ６及びＮチャネルＭＯＳトランジスタＮ１，Ｎ３をオンにすればよい。
この時、図１７に示すように、書き込み電流は、電流源Ｉ２からビット線ＢＬ１を経由して抵抗変化素子ＭＣ１に供給される。さらに、書き込み電流は、ダイオードＤ１ｂ及びワード線ＷＬ１ｂを経由して接地点に吸収される(PASS ”0”)。
また、“０”書き込み時には、例えば、非選択のビット線ＢＬ２を“Ｌ”にし、非選択のワード線ＷＬ１ａ，ＷＬ２ａ，ＷＬ２ｂをフローティングにする。
例えば、図９を例にとると、制御信号Ayp<t+1>, Ayn<t+1>, SNKnを“Ｈ”にすれば、ＮチャネルＭＯＳトランジスタＮ５，Ｎ６がオンになり、ＰチャネルＭＯＳトランジスタＰ５がオフになるため、ビット線ＢＬ２が“Ｌ”になる。
また、制御信号Axw<s>, Axw<s+1>を“Ｈ”にし、制御信号Axe<s+1>を“Ｌ”にすれば、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ２がオフになるため、ワード線ＷＬ１ａ，ＷＬ２ａ，ＷＬ２ｂがフローティングになる。
ここで、図１７に示すように、“０”書き込み時には、ビット線ＢＬ１から抵抗変化素子ＭＣ２を経由してワード線ＷＬ２ｂに抜ける電流経路(SNEAK”0”)が発生する。
しかし、ワード線ＷＬ２ｂとビット線ＢＬ２との間には、電流経路(SNEAK”0”)を流れる電流の向きと逆向きに接続されたダイオードＤ４ｂが存在するため、この電流経路がビット線ＢＬ２に到達することはなく、いわゆる回り込み電流が防止される。
また、“０”書き込み時には、ワード線ＷＬ１ａ，ＷＬ２ａ，ＷＬ２ｂをフローティングにし、ビット線ＢＬ２の電位をワード線ＷＬ１ｂの電位(“Ｌ”)に等しくする。
ビット線ＢＬ２を“Ｌ”にすることで、ビット線ＢＬ２からワード線ＷＬ１ｂへの電流経路を遮断する。また、ワード線ＷＬ１ａをフローティングにすることで、ワード線ＷＬ１ａからワード線ＷＬ１ｂへの電流経路を遮断し、ワード線ＷＬ２ａをフローティングにすることで、ワード線ＷＬ２ａからビット線ＢＬ２への電流経路を遮断する。ワード線ＷＬ２ｂがフローティングの場合、ワード線ＷＬ２ｂの電位は、ビット線ＢＬ１の電位（“Ｈ”）よりも低くなる。
・ 第２例
“１”書き込みを実行する場合には、ワード線ＷＬ１ａを電流源Ｉ１に接続し、ビット線ＢＬ１を接地点に接続する。即ち、ワード線ＷＬ１ａを“Ｈ”にし、ビット線ＢＬ１を“Ｌ”にする。
例えば、図１２を例にとると、制御信号Axwa<s>, Axea<s>, SRCwを“Ｌ”にし、制御信号Ayp<t>, Ayn<t>, SNKnを“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ３及びＮチャネルＭＯＳトランジスタＮ４，Ｎ６をオンにすればよい。
この時、図１８に示すように、書き込み電流は、電流源Ｉ１からワード線ＷＬ１ａを経由して抵抗変化素子ＭＣ１に供給される。さらに、書き込み電流は、ビット線ＢＬ１を経由して接地点に吸収される(PASS ”1”)。
また、“１”書き込み時には、例えば、非選択のワード線ＷＬ１ｂ，ＷＬ２ｂ及び非選択のビット線ＢＬ２は、“Ｈ”にし、非選択のワード線ＷＬ２ａは、“Ｌ”にする。
例えば、図１２を例にとると、制御信号Axwb<s>, Axwb<s+1>, Axeb<s>, Axeb<s+1>を“Ｌ”にし、制御信号Axwa<s+1>, Axea<s+1>, SNKeを“Ｈ”にすれば、ワード線ＷＬ１ｂ，ＷＬ２ｂは、“Ｈ”になり、ワード線ＷＬ２ａは、“Ｌ”になる。また、制御信号Ayp<t+1>, Ayn<t+1>, SRCnを“Ｌ”にすれば、ビット線ＢＬ２は、“Ｈ”になる。
ここで、図１８に示すように、“１”書き込み時には、ワード線ＷＬ１ａから抵抗変化素子ＭＣ３を経由してビット線ＢＬ２に抜け、さらに、ビット線ＢＬ２から抵抗変化素子ＭＣ４を経由してワード線ＷＬ２ｂに抜ける電流経路(SNEAK”1”B)、及び、ワード線ＷＬ１ａからダイオードＤ３ｂを経由してワード線ＷＬ１ｂに抜ける電流経路(SNEAK”1”A)が発生する。
しかし、ワード線ＷＬ１ｂとビット線ＢＬ１との間には、電流経路(SNEAK”1”A)を流れる電流の向きと逆向きに接続されたダイオードＤ１ｂが存在し、ワード線ＷＬ２ｂとビット線ＢＬ１との間には、電流経路(SNEAK”1”B)を流れる電流の向きと逆向きに接続されたダイオードＤ２ｂが存在する。このため、これらの電流経路がビット線ＢＬ１に到達することはなく、いわゆる回り込み電流が防止される。
また、“１”書き込み時には、ワード線ＷＬ１ｂ，ＷＬ２ｂの電位及びビット線ＢＬ２の電位をワード線ＷＬ１ａの電位(“Ｈ”)に等しくする。また、ワード線ＷＬ２ａの電位をビット線ＢＬ１の電位（“Ｌ”)に等しくする。
ビット線ＢＬ２を“Ｈ”にすることで、電流源Ｉ１により発生する書き込み電流が回り込み電流として抵抗変化素子ＭＣ３に流れることを防止する。また、ワード線ＷＬ２ａを“Ｌ”にすることで、ワード線ＷＬ２ａからビット線ＢＬ１への電流経路を遮断する。ワード線ＷＬ１ｂ，ＷＬ２ｂが“Ｈ”の場合であっても、ワード線ＷＬ１ｂ，ＷＬ２ｂとビット線ＢＬ１との間にはダイオードＤ１ｂ，Ｄ２ｂが存在するため、ワード線ＷＬ１ｂ，ＷＬ２ｂからビット線ＢＬ１への電流経路は遮断される。
“０”書き込みを実行する場合には、ビット線ＢＬ１を電流源Ｉ２に接続し、ワード線ＷＬ１ｂを接地点に接続する。即ち、ビット線ＢＬ１を“Ｈ”にし、ワード線ＷＬ１ｂを“Ｌ”にする。
例えば、図１２を例にとると、制御信号Axwb<s>, Ayp<t>, Ayn<t>, SRCnを“Ｌ”にし、制御信号Axeb<s>, SNKeを“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ４，Ｐ６及びＮチャネルＭＯＳトランジスタＮ１ｂ，Ｎ３をオンにする。
この時、図１９に示すように、書き込み電流は、電流源Ｉ２からビット線ＢＬ１を経由して抵抗変化素子ＭＣ１に供給される。さらに、書き込み電流は、ワード線ＷＬ１ｂを経由して接地点に吸収される(PASS ”0”)。
また、“０”書き込み時には、例えば、非選択のビット線ＢＬ２及び非選択のワード線ＷＬ１ａ，ＷＬ２ａは、“Ｌ”にし、非選択のワード線ＷＬ２ｂは、“Ｈ”にする。
例えば、図１２を例にとると、制御信号Axwa<s>, Axwa<s+1>, Axea<s>, Axea<s+1>, SNKeを“Ｈ”にし、制御信号Axwb<s+1>, Axeb<s+1>, SRCwを“Ｌ”にすれば、ワード線ＷＬ１ａ，ＷＬ２ａは、“Ｌ”になり、ワード線ＷＬ２ｂは、“Ｈ”になる。また、制御信号Ayp<t+1>, Ayn<t+1>, SNKnを“Ｈ”にすれば、ビット線ＢＬ２は、“Ｌ”になる。
ここで、図１９に示すように、“０”書き込み時には、ビット線ＢＬ１から抵抗変化素子ＭＣ２を経由してワード線ＷＬ２ｂに抜ける電流経路(SNEAK”0”)が発生する。
しかし、ワード線ＷＬ２ｂとビット線ＢＬ２との間には、電流経路(SNEAK”0”)を流れる電流の向きと逆向きに接続されたダイオードＤ４ｂが存在するため、この電流経路がビット線ＢＬ２に到達することはなく、いわゆる回り込み電流が防止される。
また、“０”書き込み時には、ワード線ＷＬ１ａ，ＷＬ２ａの電位及びビット線ＢＬ２の電位をワード線ＷＬ１ｂの電位(“Ｌ”)に等しくし、ワード線ＷＬ２ｂの電位をビット線ＢＬ１の電位（“Ｈ”）に等しくする。
ビット線ＢＬ２を“Ｌ”にすることで、ビット線ＢＬ２からワード線ＷＬ１ｂへの電流経路を遮断する。また、ワード線ＷＬ１ａを“Ｌ”にすることで、ワード線ＷＬ１ａからワード線ＷＬ１ｂへの電流経路を遮断し、ワード線ＷＬ２ａを“Ｌ”にすることで、ワード線ＷＬ２ａからビット線ＢＬ２への電流経路を遮断する。ワード線ＷＬ２ｂが“Ｈ”の場合であっても、ワード線ＷＬ２ｂとビット線ＢＬ２との間にはダイオードＤ４ｂが存在するため、ワード線ＷＬ２ｂからビット線ＢＬ２への電流経路は遮断される。
第２例では、ワード線ＷＬ１ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂ及びビット線ＢＬ１，ＢＬ２の電位を“Ｈ”及び“Ｌ”の２値で制御する。第１例では、“Ｈ”及び“Ｌ”に加えて“Floating”が必要になるため、第２例は、第１例に比べて制御性が向上する。
E. デバイス構造
デバイス構造の例を説明する。
・ 第１例
図２０は、デバイス構造の第１例を示している。
半導体基板２１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層２２が形成される。素子分離絶縁層２２に取り囲まれた素子領域内には、ｎ＋拡散層２３ａ，２３ｂ及びｐ＋拡散層２４ａ，２４ｂからなるダイオードＤ１ａ，Ｄ１ｂが形成される。
ダイオードＤ１ａのアノードとしてのｐ＋拡散層２４ａは、プラグ２５を介してワード線ＷＬ１ａに接続され、カソードとしてのｎ＋拡散層２３ａは、プラグ２７を介して中間導電層２９に接続される。
ダイオードＤ１ｂのアノードとしてのｐ＋拡散層２４ｂは、プラグ２８を介して中間導電層２９に接続され、カソードとしてのｎ＋拡散層２３ｂは、プラグ２６を介してワード線ＷＬ１ｂに接続される。
中間導電層２９は、プラグ３０を介して下部電極３１に接続される。下部電極３１上には、抵抗変化素子ＭＣ１が形成される。
抵抗変化素子ＭＣ１は、キャップ導電層３２を介してビット線ＢＬ１に接続される。
以上の要素は、絶縁層３３により覆われる。
・ 第２例
図２１は、デバイス構造の第２例を示している。
第２例は、第１例と比べると、ＳＯＩ(Silicon on Insulator)基板を使用した点に特徴を有する。その他の点は、第１例と同じである。
半導体基板２１上には、絶縁層３４が形成される。絶縁層３４上には、ＳＴＩ構造の素子分離絶縁層２２が形成される。
絶縁層２２，３４により取り囲まれた素子領域（半導体層）内には、ダイオードＤ１ａ，Ｄ１ｂが形成される。
ダイオードＤ１ａは、カソードとしてのｎ＋拡散層２３ａとアノードとしてのｐ＋拡散層２４ａとから構成され、ダイオードＤ１ｂは、カソードとしてのｎ＋拡散層２３ｂとアノードとしてのｐ＋拡散層２４ｂとから構成される。
この構造では、ダイオードＤ１ａ，Ｄ１ｂが完全に絶縁層２２，３４に取り囲まれるため、ダイオードＤ１ａ，Ｄ１ｂに発生するリーク電流が防止される。
・ 第３例
図２２は、デバイス構造の第３例を示している。
第３例は、第１例と比べると、ダイオードＤ１ａ，Ｄ１ｂの構造が異なる。その他の点は、第１例と同じである。
素子分離絶縁層２２に取り囲まれた素子領域内には、ｎウェル領域(n-well)３５ａ，３５ｂが形成される。
ｎウェル領域３５ａ内には、ｎ＋拡散層３６ａ及びｐ＋拡散層３７ａからなるダイオードＤ１ａが形成される。また、ｎウェル領域３５ｂ内には、ｎ＋拡散層３６ｂ及びｐ＋拡散層３７ｂからなるダイオードＤ１ｂが形成される。
ダイオードＤ１ａのアノードとしてのｐ＋拡散層３７ａは、プラグ２５を介してワード線ＷＬ１ａに接続され、カソードとしてのｎ＋拡散層３６ａは、プラグ２７を介して中間導電層２９に接続される。
ダイオードＤ１ｂのアノードとしてのｐ＋拡散層３７ｂは、プラグ２８を介して中間導電層２９に接続され、カソードとしてのｎ＋拡散層３６ｂは、プラグ２６を介してワード線ＷＬ１ｂに接続される。
この構造は、第１例の構造に比べて、ダイオードＤ１ａ，Ｄ１ｂのサイズが大きくなる反面、オフリークが少なくなる利点を有する。
・ 第４例
図２３は、デバイス構造の第４例を示している。
第４例は、第２例と第３例を組み合わせた構造である。
即ち、ＳＯＩ基板上にダイオードＤ１ａ，Ｄ１ｂを形成する。
また、ダイオードＤ１ａは、ｎウェル領域３５ａ内のｎ＋拡散層３６ａとｐ＋拡散層３７ａから構成される。ダイオードＤ１ｂは、ｎウェル領域３５ｂ内のｎ＋拡散層３６ｂ及びｐ＋拡散層３７ｂから構成される。
ＳＯＩ基板を使用すると、不純物拡散が抑制されるため、素子分離機能を十分に確保しつつ、ダイオードＤ１ａ，Ｄ１ｂ間の距離を狭めることができる。
・ 第５例
図２４は、デバイス構造の第５例を示している。
第５例は、薄膜ダイオードに関する。
半導体基板２１上には、ワード線ＷＬ１ａ，ＷＬ１ｂが形成される。
ワード線ＷＬ１ａ上には、下部電極３８ａが形成され、下部電極３８ａ上には、ｐ型半導体薄膜及びｎ型半導体薄膜からなるダイオードＤ１ａが形成される。ダイオードＤ１ａ上には、上部電極３９ａが形成される。
ワード線ＷＬ１ｂ上には、下部電極３８ｂが形成され、下部電極３８ｂ上には、ｎ型半導体薄膜及びｐ型半導体薄膜からなるダイオードＤ１ｂが形成される。ダイオードＤ１ｂ上には、上部電極３９ｂが形成される。
上部電極３９ａ，３９ｂ上には、両者を接続する中間導電層４０が形成される。中間導電層４０は、プラグ３０を介して下部電極３１に接続される。下部電極３１上には、抵抗変化素子ＭＣ１が形成される。
抵抗変化素子ＭＣ１は、キャップ導電層３２を介してビット線ＢＬ１に接続される。
以上の要素は、絶縁層３３により覆われる。
薄膜ダイオードは、第１例乃至第４例に示すような、半導体基板内の拡散層により形成されるダイオードに比べて、サイズを小さくできる効果を有する。
F. まとめ
以上、第１実施の形態によれば、１つの抵抗変化素子に対して互いに逆向きの２つのダイオードを接続する。また、抵抗変化素子に対して第１データを書き込むときは、２つのダイオードのうちの一方に順方向に書き込み電流を流し、第２データを書き込むときは、２つのダイオードのうちの他方に順方向に書き込み電流を流す。これにより、書き込み時のディスターブとリテンションを同時に改善できる。
(2) 第２実施の形態
第２実施の形態は、第８基本構成（図８）を具体化したものである。
A. 回路構成
図２５は、本発明の抵抗変化型メモリの書き込み回路を示している。
メモリセルアレイ１１は、複数のメモリセルから構成される。ここでは、簡単のため、４つのメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を示す。
メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、抵抗変化素子である。
メモリセルアレイ１１上には、第１方向に延びるワード線ＷＬ１，ＷＬ２が配置される。ワード線ＷＬ１は、メモリセルＭＣ１，ＭＣ３に対応して配置され、ワード線ＷＬ２は、メモリセルＭＣ２，ＭＣ４に対応して配置される。
ワード線ＷＬ１，ＷＬ２の一端は、ワード線セレクタ１２を介してワード線ドライバ１３に接続される。
ワード線セレクタ１２は、ゲートに制御信号Axw<s>, Axw<s+1>が入力されるＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成される。ワード線ドライバ１３は、ゲートに制御信号SRCwが入力されるＰチャネルＭＯＳトランジスタＰ３から構成される。
電流源Ｉ１は、書き込み電流を発生する。
また、ワード線ＷＬ１，ＷＬ２の他端は、ワード線セレクタ１４を介してワード線シンカー１５に接続される。
ワード線セレクタ１４は、ゲートに制御信号Axe<s>, Axe<s+1>が入力されるＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構成される。ワード線シンカー１５は、ゲートに制御信号SNKeが入力されるＮチャネルＭＯＳトランジスタＮ３から構成される。
さらに、メモリセルアレイ１１上には、第１方向に交差する第２方向に延びるビット線ＢＬ１，ＢＬ２が配置される。ビット線ＢＬ１は、メモリセルＭＣ１，ＭＣ２に対応して配置され、ビット線ＢＬ２は、メモリセルＭＣ３，ＭＣ４に対応して配置される。
ビット線ＢＬ１，ＢＬ２の一端は、ビット線セレクタ１６を介してビット線ドライバ／シンカー１７に接続される。ビット線ＢＬ１，ＢＬ２の他端は、例えば、オープンになっている。
ビット線セレクタ１６は、ゲートに制御信号Ayp<t>, Ayp<t+1>が入力されるＰチャネルＭＯＳトランジスタＰ４，Ｐ５、及び、ゲートに制御信号Ayn<t>, Ayn<t+1>が入力されるＮチャネルＭＯＳトランジスタＮ４，Ｎ５から構成される。
ワード線ドライバ／シンカー１７は、ゲートに制御信号SRCnが入力されるＰチャネルＭＯＳトランジスタＰ６、及び、ゲートに制御信号SNKnが入力されるＮチャネルＭＯＳトランジスタＮ６から構成される。
電流源Ｉ２は、書き込み電流を発生する。
制御信号SRCw, SRCn, SNKn, SNKeは、図１０の書き込み制御回路１８により生成される。また、制御信号Axw<s>,<s+1>; Ayp<t>,<t+1>; Ayn<t>,<t+1>; Axe<s>,<s+1>は、図１１のデコーダ１９により生成される。
B. メモリセルアレイ
図２６は、メモリセルアレイの詳細を示している。
抵抗変化素子ＭＣ１，ＭＣ２の一端は、ビット線ＢＬ１に接続され、抵抗変化素子ＭＣ３，ＭＣ４の一端は、ビット線ＢＬ２に接続される。
ツェナーダイオードＺＤ１のアノードは、抵抗変化素子ＭＣ１の他端に接続され、カソードは、ワード線ＷＬ１に接続される。ツェナーダイオードＺＤ２のアノードは、抵抗変化素子ＭＣ２の他端に接続され、カソードは、ワード線ＷＬ２に接続される。
ツェナーダイオードＺＤ３のアノードは、抵抗変化素子ＭＣ３の他端に接続され、カソードは、ワード線ＷＬ１に接続される。ツェナーダイオードＺＤ４のアノードは、抵抗変化素子ＭＣ４の他端に接続され、カソードは、ワード線ＷＬ２に接続される。
尚、ツェナーダイオードＺＤ１〜ＺＤ４は、逆向き、即ち、カソードが抵抗変化素子に接続されるようにしてもよい。
C. 動作
図２５及び図２６の抵抗変化型メモリの書き込み動作について説明する。
ここでは、抵抗変化素子ＭＣ１〜ＭＣ４は、２値データを記憶するものとし、低抵抗状態を“０”、高抵抗状態を“１”とする。但し、この定義は一例である。
また、抵抗変化素子ＭＣ１を選択セルとし、これを書き込み対象とする。その他の抵抗変化素子ＭＣ２〜ＭＣ４は、書き込み対象とならない非選択セルとする。
“１”書き込みを実行する場合には、ワード線ＷＬ１を電流源Ｉ１に接続し、ビット線ＢＬ１を接地点に接続する。即ち、ワード線ＷＬ１を“Ｈ”にし、ビット線ＢＬ１を“Ｌ”にする。
この場合、制御信号Axw<s>, SRCwを“Ｌ”にし、制御信号Ayp<t>, Ayn<t>, SNKnを“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ１，Ｐ３及びＮチャネルＭＯＳトランジスタＮ４，Ｎ６をオンにすればよい。
この時、図２７に示すように、書き込み電流は、電流源Ｉ１からワード線ＷＬ１を経由して抵抗変化素子ＭＣ１に供給される。ツェナーダイオードＺＤ１には、そのツェナー電圧以上の電圧が印加されるため、ツェナー効果により逆方向に書き込み電流が流れる。書き込み電流は、ビット線ＢＬ１を経由して接地点に吸収される(PASS ”1”)。
また、“１”書き込み時には、例えば、非選択のワード線ＷＬ２及び非選択のビット線ＢＬ２は、フローティングにする。
この場合、制御信号Axw<s+1>を“Ｈ”にし、制御信号Axe<s+1>を“Ｌ”にし、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２をオフにする。また、制御信号Ayp<t+1>を“Ｈ”にし、制御信号Ayn<t+1>を“Ｌ”にし、ＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ５をオフにする。
ここで、図２７に示すように、“１”書き込み時には、ワード線ＷＬ１から抵抗変化素子ＭＣ３に向かう電流経路(PASS” sneak”)が発生する。
そこで、ツェナーダイオードＺＤ１〜ＺＤ４に印加される電圧が以下の関係を満たすように書き込み時の条件を設定する。
まず、前提として、ワード線ＷＬ１とビット線ＢＬ１との間の電位差をV1wとし、ツェナーダイオードＺＤ１〜ＺＤ４の順方向電圧をV1df、逆方向電圧をV1drとする。また、抵抗変化素子ＭＣ１〜ＭＣ４に印加される電圧については、簡単のため、それぞれ、Vmtjとする。
この場合、ワード線ＷＬ１→抵抗変化素子ＭＣ１→ビット線ＢＬ１の電流経路では、
V1w = V1dr+Vmtj
が成り立つ。
従って、ツェナーダイオードＺＤ１にそのツェナー電圧Vzv以上の電圧が印加されるようにするには、
V1dr = V1w-Vmtj ≧ Vzv
を満たすように、V1w, Vzvを設定すればよい。
一方、ワード線ＷＬ１→抵抗変化素子ＭＣ３→ビット線ＢＬ２→抵抗変化素子ＭＣ４→ワード線ＷＬ２→抵抗変化素子ＭＣ２→ビット線ＢＬ１の電流経路（回り込み経路: sneak pass）PASS ”sneak”を遮断するには、ツェナーダイオードＺＤ２，ＺＤ３にそのツェナー電圧Vzv未満の電圧が印加されるようにV1wを設定すればよい。
具体的には、回り込み経路PASS ”sneak”では、
V1w = 3Vmtj+2V1dr+V1df
が成り立つ。
従って、ツェナーダイオードＺＤ２，ＺＤ３にそのツェナー電圧Vzv未満の電圧が印加されるようにするには、
Vldr = Vlw/2 - 3Vmtj/2 - V1df/2 ＜ Vzv
を満たすように、Vlw, Vzvを設定すればよい。
これにより、電流経路PASS “1”のみに書き込み電流を流すことができる。
“０”書き込みを実行する場合には、ビット線ＢＬ１を電流源Ｉ２に接続し、ワード線ＷＬ１を接地点に接続する。即ち、ビット線ＢＬ１を“Ｈ”にし、ワード線ＷＬ１を“Ｌ”にする。
この場合、制御信号Ayp<t>, Ayn<t>, SRCnを“Ｌ”にし、制御信号Axe<s>, SNKeを“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ４，Ｐ６及びＮチャネルＭＯＳトランジスタＮ１，Ｎ３をオンにすればよい。
この時、図２８に示すように、書き込み電流は、電流源Ｉ２からビット線ＢＬ１を経由して抵抗変化素子ＭＣ１に供給される。ツェナーダイオードＺＤ１には、順方向に書き込み電流が流れる。また、書き込み電流は、ワード線ＷＬ１を経由して接地点に吸収される(PASS ”0”)。
また、“０”書き込み時には、例えば、非選択のビット線ＢＬ２及び非選択のワード線ＷＬ２は、フローティングにする。
この場合、制御信号Ayp<t+1>を“Ｈ”にし、制御信号Ayn<t+1>を“Ｌ”にし、ＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ５をオフにする。また、制御信号Axw<s+1>を“Ｈ”にし、制御信号Axe<s+1>を“Ｌ”にし、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２をオフにする。
ここで、図２８に示すように、“０”書き込み時には、ビット線ＢＬ１から抵抗変化素子ＭＣ２を経由してワード線ＷＬ２に抜ける電流経路(PASS “sneak”)が発生する。
そこで、ツェナーダイオードＺＤ１〜ＺＤ４に印加される電圧が以下の関係を満たすように書き込み時の条件を設定する。
まず、前提として、ワード線ＷＬ１とビット線ＢＬ１との間の電位差をV1wとし、ツェナーダイオードＺＤ１〜ＺＤ４の順方向電圧をV1df、逆方向電圧をV1drとする。また、抵抗変化素子ＭＣ１〜ＭＣ４に印加される電圧については、簡単のため、それぞれ、Vmtjとする。
この場合、ビット線ＢＬ１→抵抗変化素子ＭＣ１→ワード線ＷＬ１の電流経路では、
V1w = V1df+Vmtj
が成り立つ。
一方、ビット線ＢＬ１→抵抗変化素子ＭＣ２→ワード線ＷＬ２→抵抗変化素子ＭＣ４→ビット線ＢＬ２→抵抗変化素子ＭＣ３→ワード線ＷＬ１の電流経路（回り込み経路: sneak pass）PASS ”sneak”を遮断するには、ツェナーダイオードＺＤ４にそのツェナー電圧Vzv未満の電圧が印加されるようにV1wを設定すればよい。
具体的には、回り込み経路PASS ”sneak”では、
V1w = 3Vmtj+V1dr+2V1df
が成り立つ。
従って、ツェナーダイオードＺＤ４にそのツェナー電圧Vzv未満の電圧が印加されるようにするには、
Vldr = Vlw - 3Vmtj - 2V1df ＜ Vzv
を満たすように、Vlw, Vzvを設定すればよい。
これにより、電流経路PASS “0”のみに書き込み電流を流すことができる。
尚、抵抗変化素子ＭＣ１〜ＭＣ４に印加される電圧Vmtjについては、“０”書き込みの場合、抵抗変化素子ＭＣ１が高抵抗状態から低抵抗状態に変化し得る値とし、“１”書き込みの場合、抵抗変化素子ＭＣ１が低抵抗状態から高低抵抗状態に変化し得る値とする。
ツェナー電圧Vzvの値は、ツェナーダイオードを構成するｐ型半導体層及びｎ型半導体層の不純物濃度により制御可能である。
ところで、本発明では、読み出し動作についても、同様の原理で、回り込み電流を防止できる。読み出し動作では、書き込み電流よりも小さい読み出し電流を使用する。
この動作では、“１”書き込み時及び“０”書き込み時に、非選択のワード線ＷＬ２をフローティングにすることが必須となる。
但し、図２９に示すように、非選択のビット線ＢＬ２については、“１”書き込み時に“Ｈ”にしてもよい。この場合、制御信号Ayp<t+1>, Ayn<t+1>, SRCnを“Ｌ”にすればよい。非選択のビット線ＢＬ２が“Ｈ”だと、ツェナーダイオードＺＤ３に電圧が印加されないため、ワード線ＷＬ１からビット線ＢＬ２への電流経路が遮断される。
また、図３０に示すように、非選択のビット線ＢＬ２については、“０”書き込み時に“Ｌ”にしてもよい。この場合、制御信号Ayp<t+1>, Ayn<t+1>, SNKnを“Ｈ”にすればよい。
いずれの場合も、“Ｈ”及び“Ｌ”の２値により書き込み制御が可能なため、“Ｈ”、“Ｌ”及び“Floating”の３値により書き込み制御する場合よりも制御性が向上する。
D. デバイス構造
デバイス構造の例を説明する。
・ 第１例
図３１は、デバイス構造の第１例を示している。
半導体基板２１内には、ＳＴＩ構造の素子分離絶縁層２２が形成される。素子分離絶縁層２２に取り囲まれた素子領域内には、ｎ＋拡散層２３及びｐ＋拡散層２４からなるツェナーダイオードＺＤ１が形成される。
ツェナーダイオードＺＤ１のアノードとしてのｐ＋拡散層２４は、プラグ２８を介して下部電極３１に接続され、カソードとしてのｎ＋拡散層２３は、プラグ２６を介してワード線ＷＬ１に接続される。
下部電極３１上には、抵抗変化素子ＭＣ１が形成される。
抵抗変化素子ＭＣ１は、キャップ導電層３２を介してビット線ＢＬ１に接続される。
以上の要素は、絶縁層３３により覆われる。
・ 第２例
図３２は、デバイス構造の第２例を示している。
第２例は、薄膜ダイオードに関する。
半導体基板２１上には、ワード線ＷＬ１が形成される。
ワード線ＷＬ１上には、下部電極３８が形成され、下部電極３８上には、ｎ型半導体薄膜及びｐ型半導体薄膜からなるツェナーダイオードＺＤ１が形成される。ツェナーダイオードＺＤ１上には、上部電極３９が形成される。
上部電極３９上には、下部電極３１が形成される。下部電極３１上には、抵抗変化素子ＭＣ１が形成される。
抵抗変化素子ＭＣ１は、キャップ導電層３２を介してビット線ＢＬ１に接続される。
以上の要素は、絶縁層３３により覆われる。
薄膜ダイオードは、第１例に示すような、半導体基板内の拡散層により形成されるダイオードに比べて、サイズを小さくできる効果を有する。
・ その他
本発明に係わるツェナーダイオードは、第１実施の形態のデバイス構造の第２例に示すＳＯＩ基板上に形成してもよいし、第１実施の形態のデバイス構造の第３例に示すウェル領域内に形成してもよい。
E. まとめ
以上、第２実施の形態によれば、ツェナーダイオードに双方向通電を行うことで書き込みを可能とし、かつ、ツェナーダイオードのツェナー効果を利用して回り込み電流を防止する。これにより、書き込み時のディスターブとリテンションを同時に改善できる。
(3) その他
第１及び第２実施の形態において用いるダイオード又はツェナーダイオードは、ショットキーダイオードであってもよい。
４． 適用例
本発明は、ＭＲＡＭや、ＲｅＲＡＭなどの抵抗変化型メモリに適用可能である。
抵抗変化型メモリのメモリセルは、それに流す電流の方向又はそれに印加する電圧の方向によって異なる抵抗値を示す特性を有するものであり、この異なる抵抗値によりデータの記憶が行われる。
図３３は、ＭＲＡＭのメモリセルの基本構造を示している。
ＭＲＡＭのメモリセルは、ピンド(pinned)層４１、フリー(free)層４２、及び、これらの間のトンネルバリア層４３とから構成される。
ピンド層４１及びフリー層４２は、強磁性体から構成される。ピンド層４１及びフリー層４２の磁化方向は、同図（ａ）に示すように、膜面に水平方向であってもよいし、同図（ｂ）に示すように、膜面に垂直方向であってもよい。
ピンド層４１及びフリー層４２の上下関係は、逆になっていても構わない。
ＭＲＡＭの場合、書き込み方式については、例えば、スピン注入書き込み方式を採用できる。この場合、書き込みデータと書き込み電流の向きとの調整を図る。
具体的には、ピンド層４１とフリー層４２との磁化方向を互いに同じ向き（平行状態：低抵抗）にするには、電子をピンド層４１側からフリー層４２側に流せばよい。この場合、ピンド層４１の磁化方向と同じ向きにスピン偏極された電子がフリー層４２内の電子にスピントルクを与えるため、ピンド層４１とフリー層４２との関係は平行状態になる。
また、ピンド層４１とフリー層４２との磁化方向を互いに逆向き（反平行状態：高抵抗）にするには、電子をフリー層４２側からピンド層４１側に流せばよい。この場合、ピンド層４１の磁化方向と逆向きにスピン偏極された電子は、ピンド層４１で反射され、フリー層４２内の電子にスピントルクを与えるため、ピンド層４１とフリー層４２との関係は反平行状態になる。
図３４は、ＲｅＲＡＭのメモリセルの基本構造を示している。
ＲｅＲＡＭのメモリセルは、下部電極６１及び上部電極６３間の抵抗変化膜６２からなる。
抵抗変化膜６２として以下の材料を用いることが可能である。例えば、アモルファス酸化物（例えば、Ti，V，Fe，Co，Y，Zr，Nb，Mo，Hf，Ta，W，Ge，Siの中から選ばれる１つ以上の元素の酸化物）である。この抵抗変化膜６２をAgあるいはCuの電極とTiW, Ti, Wなどの電極とで挟み、極性の異なる電圧を印加して電流の向きを変化させる。これにより電極材料であるAgあるいはCuをイオン化して薄膜中に拡散させたり電極に戻したりして、抵抗変化膜６２の抵抗値を変化させることが可能である。
即ち、AgあるいはCuの電極側が正電位となるように電圧を印加すると、当該電極からAg又はCuがイオン化して抵抗変化膜６２内を拡散していき、反対側の電極で電子と結合して析出する。これにより抵抗変化膜６２内にAg又はCuを多量に含む電流パスが形成され、抵抗変化膜６２の抵抗が低くなる。
一方、AgあるいはCuの電極側が負電位となるように電圧を印加すると、抵抗変化膜６２内に形成されていた電流パスを構成するAg又はCuが、抵抗変化膜６２内を逆に移動してAgあるいはCuの電極に戻ることにより、抵抗変化膜６２の抵抗が高くなる。
また、以上の例とは別に、以下の材料を用いた構成を採用することができる。即ち、抵抗変化膜６２の材料として、VI族遷移金属元素のうち少なくとも１種の元素からなる金属酸化物（ただし、WO3を除く）を用いる。具体的には、Cr2O3，CrO2，MoO2，Mo2O5，WO2，Cr2O3とCrO2との混晶、MoO2とMo2O5との混晶、WO2とWO3との混晶などが用いられる。また、抵抗変化膜６２の材料には、VI族の遷移金属元素のうち少なくとも１種の元素とＩ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の元素とからなる金属酸化物を用いても良い。具体的には、NiCr2O4，MnCr2O4，FeCr2O4，CoCr2O4，CuCr2O4，ZnCr2O4などが用いられる。
これらの金属酸化物は、アモルファスではなく、多結晶あるいは微結晶であることが望ましい。これらの材料に対して極性の異なる電圧を印加して電流の向きを変化させ、抵抗変化膜６２の抵抗を低くしたり高くしたりすることが可能である。
ＲｅＲＡＭの場合、電流により抵抗値を変化させる書き込み方式、又は、電圧により抵抗値を変化させる書き込み方式を採用できる。
尚、これらのＭＲＡＭ、ＲｅＲＡＭなどの抵抗変化型メモリのメモリセルについては、基本構造を示したに過ぎず、様々な変形が可能である。
５． むすび
本発明によれば、ディスターブとリテンションを同時に改善する書き込み技術を実現できる。
メモリセルを微細化し、素子サイズが数10nmになると、対応する選択トランジスタのゲート幅も微細化されるため、流すことができる駆動電流が小さくなる。ダイオードはMOSトランジスタと比較して電流が流れるチャネルの有効断面積が大きい。このため選択トランジスタの代わりにダイオードを用いることにより、抵抗変化素子に流すことができる電流を増大させることができる。
一般に、データ保持期間と書き込みに必要な電流との間は相関があり、データ保持期間が長い素子は書き込みに必要な電流が増える。そのため、抵抗変化素子に流すことができる電流が増えることで、データ保持期間を長くできる。
また、読み出しと書き込みの電流比を大きくとることができるため、読み出しの際の誤書き込み（読み出しディスターブ）を防止できる。
さらに、回り込み電流による読み出し感度の劣化や動作速度の低下の問題を回避することができる。ビット線とワード線間の電位差は、書き込みに必要な閾値よりも十分大きな値にすることで、10ns程度以下の高速書き込みを実現できる。
本発明は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の第１基本構成を示す図。 本発明の第２基本構成を示す図。 本発明の第３基本構成を示す図。 本発明の第４基本構成を示す図。 本発明の第５基本構成を示す図。 本発明の第６基本構成を示す図。 本発明の第７基本構成を示す図。 本発明の第８基本構成を示す図。 第１実施の形態の抵抗変化型メモリを示す図。 書き込み制御回路を示す図。 デコーダを示す図。 第１実施の形態の抵抗変化型メモリを示す図。 書き込み制御回路を示す図。 デコーダを示す図。 メモリセルアレイの詳細を示す図。 “１”書き込み時の電流経路を示す図。 “０”書き込み時の電流経路を示す図。 “１”書き込み時の電流経路を示す図。 “０”書き込み時の電流経路を示す図。 デバイス構造の第１例を示す図。 デバイス構造の第２例を示す図。 デバイス構造の第３例を示す図。 デバイス構造の第４例を示す図。 デバイス構造の第５例を示す図。 第２実施の形態の抵抗変化型メモリを示す図。 メモリセルアレイの詳細を示す図。 “１”書き込み時の電流経路を示す図。 “０”書き込み時の電流経路を示す図。 “１”書き込み時の電流経路を示す図。 “０”書き込み時の電流経路を示す図。 デバイス構造の第１例を示す図。 デバイス構造の第２例を示す図。 磁気抵抗効果素子の基本構造を示す図。 抵抗変化素子の基本構造を示す図。
符号の説明
１１： メモリセルアレイ、 １２，１４： ワード線セレクタ、 １３： ワード線ドライバ、 １５： ワード線シンカー、 １６： ビット線セレクタ、 １７： ビット線ドライバ／シンカー、 １８： 書き込み制御回路、 １９： デコーダ、 ２１： 半導体基板、 ２２： 素子分離絶縁層、 ２３，２３ａ，２３ｂ，３６ａ，３６ｂ： ｎ＋拡散層（半導体層）、 ２４，２４ａ，２４ｂ，３７ａ，３７ｂ： ｐ＋拡散層（半導体層）、 ２５，２６，２７，２８，３０： プラグ、 ２９，４０： 中間導電層、 ３１，３８ａ，３８ｂ，５１，６１： 下部電極、 ３２： キャップ導電層、 ３３： 絶縁層、 ３４： 埋め込み絶縁層、 ３５ａ，３５ｂ： ｎ型ウェル領域、 ３９ａ，３９ｂ，５３，６３： 上部電極、 ４１： ピンド層、 ４２： フリー層、 ４３： トンネルバリア層、 ６２： 抵抗変化膜。

Claims (6)

  1. 第１方向に延びる第１及び第２駆動線と、前記第１方向に交差する第２方向に延びる第３駆動線と、一端が前記第３駆動線に接続される第１抵抗変化素子と、アノードが前記第１駆動線に接続され、カソードが前記第１抵抗変化素子の他端に接続される第１ダイオードと、アノードが前記第１抵抗変化素子の他端に接続され、カソードが前記第２駆動線に接続される第２ダイオードと、前記第１抵抗変化素子に書き込み電流を供給するためのドライバ／シンカーと、前記第１抵抗変化素子に対する第１データの書き込み時に前記書き込み電流を前記第１駆動線から前記第３駆動線に向かう方向に流し、前記第１抵抗変化素子に対する第２データの書き込み時に前記書き込み電流を前記第３駆動線から前記第２駆動線に向かう方向に流すための書き込み制御回路とを具備することを特徴とする抵抗変化型メモリ。
  2. 請求項１に記載の抵抗変化型メモリにおいて、
    前記第１方向に延びる第４及び第５駆動線と、前記第２方向に延びる第６駆動線と、一端が前記第３駆動線に接続される第２抵抗変化素子と、アノードが前記第４駆動線に接続され、カソードが前記第２抵抗変化素子の他端に接続される第３ダイオードと、アノードが前記第２抵抗変化素子の他端に接続され、カソードが前記第５駆動線に接続される第４ダイオードと、一端が前記第６駆動線に接続される第３及び第４抵抗変化素子と、アノードが前記第１駆動線に接続され、カソードが前記第３抵抗変化素子の他端に接続される第５ダイオードと、アノードが前記第３抵抗変化素子の他端に接続され、カソードが前記第２駆動線に接続される第６ダイオードと、アノードが前記第４駆動線に接続され、カソードが前記第４抵抗変化素子の他端に接続される第７ダイオードと、アノードが前記第４抵抗変化素子の他端に接続され、カソードが前記第５駆動線に接続される第８ダイオードとをさらに具備し、
    前記書き込み制御回路は、前記第１抵抗変化素子に対する前記第１データの書き込み時に、前記第２、第４及び第５駆動線をフローティングにし、前記第６駆動線の電位を前記第１駆動線の電位に等しくし、前記第１抵抗変化素子に対する前記第２データの書き込み時に、前記第１、第４及び第５駆動線をフローティングにし、前記第６駆動線の電位を前記第２駆動線の電位に等しくすることを特徴とする抵抗変化型メモリ。
  3. 請求項１に記載の抵抗変化型メモリにおいて、
    前記第１方向に延びる第４及び第５駆動線と、前記第２方向に延びる第６駆動線と、一端が前記第３駆動線に接続される第２抵抗変化素子と、アノードが前記第４駆動線に接続され、カソードが前記第２抵抗変化素子の他端に接続される第３ダイオードと、アノードが前記第２抵抗変化素子の他端に接続され、カソードが前記第５駆動線に接続される第４ダイオードと、一端が前記第６駆動線に接続される第３及び第４抵抗変化素子と、アノードが前記第１駆動線に接続され、カソードが前記第３抵抗変化素子の他端に接続される第５ダイオードと、アノードが前記第３抵抗変化素子の他端に接続され、カソードが前記第２駆動線に接続される第６ダイオードと、アノードが前記第４駆動線に接続され、カソードが前記第４抵抗変化素子の他端に接続される第７ダイオードと、アノードが前記第４抵抗変化素子の他端に接続され、カソードが前記第５駆動線に接続される第８ダイオードとをさらに具備し、
    前記書き込み制御回路は、前記第１抵抗変化素子に対する前記第１データの書き込み時に、前記第２、第５及び第６駆動線の電位を前記第１駆動線の電位に等しくし、前記第４駆動線の電位を前記第３駆動線の電位に等しくし、前記第１抵抗変化素子に対する前記第２データの書き込み時に、前記第１、第４及び第６駆動線の電位を前記第２駆動線の電位に等しくし、前記第５駆動線の電位を前記第３駆動線の電位に等しくすることを特徴とする抵抗変化型メモリ。
  4. 前記第１及び第２ダイオードは、それぞれ、絶縁層上の半導体層内に形成されることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
  5. 前記第１及び第２ダイオードは、それぞれ、半導体基板上に形成される薄膜ダイオードであることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
  6. 前記第１及び第２ダイオードは、それぞれ、ショットキーダイオードであることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化型メモリ。
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