CN102157190A - 电阻改变型存储器 - Google Patents

电阻改变型存储器 Download PDF

Info

Publication number
CN102157190A
CN102157190A CN2011100857088A CN201110085708A CN102157190A CN 102157190 A CN102157190 A CN 102157190A CN 2011100857088 A CN2011100857088 A CN 2011100857088A CN 201110085708 A CN201110085708 A CN 201110085708A CN 102157190 A CN102157190 A CN 102157190A
Authority
CN
China
Prior art keywords
drive wire
resistance
word line
data
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100857088A
Other languages
English (en)
Inventor
下村尚治
浅尾吉昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102157190A publication Critical patent/CN102157190A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

一种电阻改变型存储器，包含：第一、第二和第三驱动线(L1、L2、L3)；电阻改变元件(MC)，其一端与第三驱动线(L3)相连接；第一二极管(D1)，具有与第一驱动线(L1)相连接的阳极和与第一电阻改变元件(MC)的另一端相连接的阴极；第二二极管(D2)，具有与第一电阻改变元件(MC)的另一端相连接的阳极和与第二驱动线(L2)相连接的阴极；以及驱动器/接收器(DS)，将写电流供给到电阻改变元件(MC)。写控制电路(CNT)被设置为使得当第一数据被写入时，使写电流按从第一驱动线(L1)到第三驱动线(L3)的方向流动，而当第二数据被写入时，使写电流按从第三驱动线(L3)到第二驱动线(L2)的方向流动。

Description

电阻改变型存储器
本申请是申请日为2009年1月9日、申请号为200910001620.6、发明名称为“电阻改变型存储器”的发明专利申请的分案申请。
技术领域
本发明涉及电阻改变型存储器。
背景技术
电阻改变型存储器，诸如MRAM(磁随机存取存储器)、ReRAM(阻性随机存取存储器)等，作为继NAND型闪存之后的下一代非易失性存储器已引起了关注(参考，例如，第6,256,223号美国专利)。
通过使写电流流入例如作为存储单元的电阻改变元件并改变其状态(电阻值)，数据被写入电阻改变型存储器。另外，通过使读电流流入电阻改变元件并检测其电阻值，数据被读出。读电流的值被设置得小于写电流的值。
用于评价非易失性存储器性能的要素有干扰(disturb)和保持能力(retention)。
干扰是指当数据被读和写时对存储单元造成的扰动(错误的写)，保持能力是指存储单元的数据保持期间。
顺带提一下，当存储单元被小型化时，因为布线电阻值和晶体管的导通电阻值增加了，所以当驱动电压具有预定值时，能够流入到存储单元的写电流值减小了。
然而，写电流的值影响保持能力。即，当写电流的值减小时，存储单元的数据保持期间通常被缩短了。
另外，读数据时施加到存储单元上的电压影响读灵敏度。因而，为了保持足够的读灵敏度，读数据时施加到存储单元上的电压、即、读电流的值，不能被充分减小。
在此情况下，当写电流的值如上所述被减小时，因为写数据时施加到存储单元上的电压被减小，所以读数据时施加到存储单元上的电压与写数据时施加到存储单元上的电压之间的比率被减小了。
因此，当写电流的值被减小时，容易发生读干扰(read disturb)。
发明内容
本发明的一个方面的电阻改变型存储器具有：沿着第一方向延伸的第一和第二驱动线；沿着与第一方向交叉的第二方向延伸的第三驱动线；一端与第三驱动线相连接的第一电阻改变元件；第一二极管，具有与第一驱动线相连接的阳极和与第一电阻改变元件的另一端相连接的阴极；第二二极管，具有与第一电阻改变元件的另一端相连接的阳极和与第二驱动线相连接的阴极；驱动器/接收器(sinker)，将写电流供给到第一电阻改变元件；以及写控制电路，其被配置为，当第一数据被写入到第一电阻改变元件时，使写电流按从第一驱动线到第三驱动线的方向流动，并且当第二数据被写入到第一电阻改变元件时，使写电流按从第三驱动线到第二驱动线的方向流动。
本发明的一个方面的电阻改变型存储器具有：沿着第一方向延伸的第一和第二驱动线；沿着与第一方向交叉的第二方向延伸的第三和第四驱动线；一端与第三驱动线相连接的第一和第二电阻改变元件；一端与第四驱动线相连接的第三和第四电阻改变元件；第一齐纳二极管，具有与第一电阻改变元件的另一端相连接的阳极和与第一驱动线相连接的阴极；第二齐纳二极管，具有与第二电阻改变元件的另一端相连接的阳极和与第二驱动线相连接的阴极；第三齐纳二极管，具有与第三电阻改变元件的另一端相连接的阳极和与第一驱动线相连接的阴极；第四齐纳二极管，具有与第四电阻改变元件的另一端相连接的阳极和与第二驱动线相连接的阴极；驱动器/接收器，将写电流供给到第一电阻改变元件；以及写控制电路，其被配置为，当第一数据被写入到第一电阻改变元件时，使写电流按从第一驱动线到第三驱动线的方向流动，并且当第二数据被写入到第一电阻改变元件时，使写电流按从第三驱动线到第一驱动线的方向流动。当第一和第二数据被写入到第一电阻改变元件时，写控制电路使第二驱动线浮置。写电流被设置成这样的值：使得当第一数据被写入到第一电阻改变元件时，让施加到第一齐纳二极管的电压等于或大于该第一齐纳二极管的齐纳电压而施加到第三齐纳二极管的电压小于该第三齐纳二极管齐纳电压，以及当第二数据被写入到第一电阻改变元件时让施加到第四齐纳二极管的电压小于第四齐纳二极管的齐纳电压。
附图说明
图1为表示本发明的第一基本结构的视图；
图2为表示本发明的第二基本结构的视图；
图3为表示本发明的第三基本结构的视图；
图4为表示本发明的第四基本结构的视图；
图5为表示本发明的第五基本结构的视图；
图6为表示本发明的第六基本结构的视图；
图7为表示本发明的第七基本结构的视图；
图8为表示本发明的第八基本结构的视图；
图9为表示第一实施例的电阻改变型存储器的视图；
图10为表示写控制电路的视图；
图11为表示译码器的视图；
图12为表示第一实施例的电阻改变型存储器的视图；
图13为表示写控制电路的视图；
图14为表示译码器的视图；
图15为表示存储单元阵列的详细视图；
图16为表示写入“1”时电流路径的视图；
图17为表示写入“0”时电流路径的视图；
图18为表示写入“1”时电流路径的视图；
图19为表示写入“0”时电流路径的视图；
图20为表示器件结构的第一示例的视图；
图21为表示器件结构的第二示例的视图；
图22为表示器件结构的第三示例的视图；
图23为表示器件结构的第四示例的视图；
图24为表示器件结构的第五示例的视图；
图25为表示第二实施例的电阻改变型存储器的视图；
图26为表示存储单元阵列的详细视图；
图27为表示写入“1”时电流路径的视图；
图28为表示写入“0”时电流路径的视图；
图29为表示写入“1”时电流路径的视图；
图30为表示写入“0”时电流路径的视图；
图31为表示器件结构的第一示例的视图；
图32为表示器件结构的第二示例的视图；
图33为表示磁阻效应元件的基本结构的视图；以及
图34为表示电阻改变元件的基本结构的视图。
具体实施方式
以下结合附图详细说明本发明的一个方面的电阻改变型存储器。
1.概要
本发明提出下列两种单元阵列结构作为交叉点型单元阵列的修改结构。
(1)第一单元阵列结构(第一到第六基本结构)
两个二极管，沿彼此相反的方向布置，与一个第一电阻改变元件相连接。
当第一数据被写入电阻改变元件时，使写电流正向流到两个二极管中的一个，并且当第二数据被写入时，使写电流正向流到两个二极管中的另一个。
(2)第二单元阵列结构(第七到第八基本结构)
电阻改变元件和齐纳二极管，其彼此被串联连接，被配置于彼此交叉的驱动线的每个中的交叉部分中。
使写电流流动以满足下列条件：
使施加于与所选择的电阻改变元件相连接的齐纳二极管上的电压等于或大于该齐纳二极管的齐纳电压并且使施加于与未选择的电阻改变元件相连接的齐纳二极管上的电压小于该齐纳二极管的齐纳电压。
因为这两种单元阵列结构可以防止交叉点型单元阵列所特有的潜行电流(sneak current)，所以当写电流增加时可以抑制写干扰(write disturb)。
因此，根据本发明所述，干扰和保持能力可以通过增加写电流被同时改善。
2.基本结构
下面说明本发明的基本结构。
(1)第一基本结构
图1表示了本发明的电阻改变型存储器的第一基本结构。
第一和第二驱动线L1、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
第三驱动线L3为位线和字线其中之一。
当第三驱动线L3为位线时，第一和第二驱动线L1、L2分别为字线。而当第三驱动线L3为字线时，第一和第二驱动线L1、L2分别为位线。
电阻改变元件MC的一端被连接到第三驱动线L3。
电阻改变元件MC包括：通过自旋注入写入制成的磁阻元件和通过电流方向来控制写数据的相变元件等。
第一二极管D1的阳极被连接到第一驱动线L1，其阴极被连接到电阻改变元件MC的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。
驱动器/接收器DS被分别连接到第一和第二驱动线L1和L2，并且驱动器/接收器DS同样被连接到第三驱动线L3。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，并且当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按第三驱动线L3到第二驱动线L2的方向流动。
当二进制数据被存储到电阻改变元件MC时，第一数据例如为“1”，而第二数据例如为“0”。然而，多级数据(multi-level data)诸如三进制数据或更多进制数据也可以被存储到电阻改变元件MC。
(2)第二基本结构
图2表示了本发明的电阻改变型存储器的第二基本结构。
第二基本结构与第一基本结构的不同之处在于连接到第一和第二驱动线L1和L2的驱动器/接收器的配置方式与第一基本结构中的不同。
第一和第二驱动线L1、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
电阻改变元件MC的一端被连接到第三驱动线L3。
第一二极管D1的阳极被连接到第一驱动线L1，其阴极被连接到电阻改变元件MC的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。
驱动器DRV被连接到第一驱动线L1，接收器SK被连接到第二驱动线L2。另外，驱动器/接收器DS被连接到第三驱动线L3。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，并且当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。
(3)第三基本结构
图3表示了本发明的电阻改变型存储器的第三基本结构。
第三基本结构与第一基本结构的不同之处也在于连接到第一和第二驱动线L1和L2的驱动器/接收器的配置方式与第一基本结构中的不同。
第一和第二驱动线L1、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
电阻改变元件MC的一端被连接到第三驱动线L3。
第一二极管D1的阳极被连接到第一驱动线L1，其阴极被连接到电阻改变元件MC的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。
驱动器DRV被连接到第一和第二驱动线L1、L2的一端。接收器SK被连接到第一和第二驱动线L1、L2的另一端。驱动器/接收器DS被连接到第三驱动线L3。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。
(4)第四基本结构
图4表示了本发明的电阻改变型存储器的第四基本结构。
第四基本结构与第一基本结构的不同之处在于连接到第三驱动线L3的驱动器/接收器的配置方式与第一基本结构中的不同。
第一和第二驱动线L1、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
电阻改变元件MC的一端被连接到第三驱动线L3。
第一二极管D1的阳极被连接到第一驱动线L1，其阴极被连接到电阻改变元件MC的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。
驱动器/接收器DS被连接到第一和第二驱动线L1、L2。驱动器DRV被连接到第三驱动线L3的一端，接收器SK被连接到第三驱动线L3的另一端。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。
(5)第五基本结构
图5表示了本发明的电阻改变型存储器的第五基本结构。
第五基本结构与第二基本结构的不同之处在于连接到第三驱动线L3的驱动器/接收器的配置方式与第二基本结构中的不同。
第一和第二驱动线L1、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
电阻改变元件MC的一端被连接到第三驱动线L3。
第一二极管D1的阳极被连接到第一驱动线L1，其阴极被连接到电阻改变元件MC的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。
驱动器DRV被连接到第一驱动线L1，接收器SK被连接到第二驱动线L2。另外，驱动器DRV被连接到第三驱动线L3的一端，接收器SK被连接到第三驱动线L3的另一端。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。
(6)第六基本结构
图6表示了本发明的电阻改变型存储器的第六基本结构。
第六基本结构与第三基本结构的不同之处在于连接到第三驱动线L3的驱动器/接收器的配置方式与第三基本结构中的不同。
第一和第二驱动线L1、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
电阻改变元件MC的一端被连接到第三驱动线L3。
第一二极管D1的阳极被连接到第一驱动线L1，其阴极被连接到电阻改变元件MC的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。
驱动器DRV被连接到第一和第二驱动线L1、L2的一端。接收器SK被连接到第一和第二驱动线L1、L2的另一端。另外，驱动器DRV被连接到第三驱动线L3的一端，接收器SK被连接到第三驱动线L3的另一端。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。
(7)第七基本结构
图7表示了本发明的电阻改变型存储器的第七基本结构。
第七基本结构涉及利用齐纳二极管执行的双向通电(bidirectional energizatoin)的写技术。
第一和第二驱动线L1、L2沿第一方向延伸，第三和第四驱动线L3、L4沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
当第一和第二驱动线L1、L2为字线时，第三和第四驱动线L3、L4为位线。而当第一和第二驱动线L1、L2为位线时，第三和第四驱动线L3、L4为字线。
第一和第二电阻改变元件MC1、MC2的一端被连接到第三驱动线L3，第三和第四电阻改变元件MC3、MC4的一端被连接到第四驱动线L4。
第一齐纳二极管ZD1的阳极被连接到第一电阻改变元件MC1的另一端，其阴极被连接到第一驱动线L1，第二齐纳二极管ZD2的阳极被连接到第二电阻改变元件MC2的另一端，其阴极被连接到第二驱动线L2。
第三齐纳二极管ZD3的阳极被连接到第三电阻改变元件MC3的另一端，其阴极被连接到第一驱动线L1，第四齐纳二极管ZD4的阳极被连接到第四电阻改变元件MC4的另一端，其阴极被连接到第二驱动线L2。
电阻改变元件MC1到MC4包括磁阻元件、相变元件等。
驱动器/接收器DS分别被连接到第一和第二驱动线L1、L2，并且驱动器/接收器DS同样分别被连接到第三和第四驱动线L3、L4。这些元件在写数据时将写电流供给到第一电阻改变元件MC1。
当第一数据被写入到第一电阻改变元件MC1时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，当第二数据被写入到第一电阻改变元件MC1时，写控制电路CNT使写电流按从第三驱动线L3到第一驱动线L1的方向流动。
将写电流设置为这样的值：使得当第一数据被写入到电阻改变元件MC1时，让施加到第一齐纳二极管ZD1的电压等于或大于其齐纳电压而施加到第二和第三齐纳二极管ZD2、ZD3的电压小于其齐纳电压，以及当第二数据被写入到电阻改变元件MC1时，让施加到第四齐纳二极管ZD4的电压小于其齐纳电压。
当二进制数据被存储到电阻改变元件MC1时，第一数据例如为“1”，而第二数据例如为“0”。然而，多级数据诸如三进制数据或更多进制数据也可以被存储到电阻改变元件MC1。
(8)第八基本结构
图8表示了本发明的电阻改变型存储器的第八基本结构。
第八基本结构与第七基本结构的不同之处在于连接到第一到第四驱动线L1到L4的驱动器/接收器的配置方式与第七基本结构中的不同。
第一和第二驱动线L1、L2沿第一方向延伸，第三和第四驱动线L3、L4沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
第一和第二电阻改变元件MC1、MC2的一端被连接到第三驱动线L3，第三和第四电阻改变元件MC3、MC4的一端被连接到第四驱动线L4。
第一齐纳二极管ZD1的阳极被连接到第一电阻改变元件MC1的另一端，其阴极被连接到第一驱动线L1，第二齐纳二极管ZD2的阳极被连接到第二电阻改变元件MC2的另一端，其阴极被连接到第二驱动线L2。
第三齐纳二极管ZD3的阳极被连接到第三电阻改变元件MC3的另一端，其阴极被连接到第一驱动线L1，第四齐纳二极管ZD4的阳极被连接到第四电阻改变元件MC4的另一端，其阴极被连接到第二驱动线L2。
驱动器DRV被连接到第一和第二驱动线L1、L2的一端，接收器SK被连接到第一和第二驱动线L1、L2的另一端。另外，驱动器/接收器DS被连接到第三和第四驱动线L3、L4的一端。这些元件在写数据时将写电流供给到第一电阻改变元件MC1。
当第一数据被写入到第一电阻改变元件MC1时，写控制电路CNT使写电流按从第一驱动线L1到第三驱动线L3的方向流动，当第二数据被写入到第一电阻改变元件MC1时，写控制电路CNT使写电流按从第三驱动线L3到第一驱动线L1的方向流动。
写电流被设置为这样的值：使得当第一数据被写入到电阻改变元件MC1时，让施加到第一齐纳二极管ZD1的电压等于或大于其齐纳电压而施加到第二和第三齐纳二极管ZD2、ZD3的电压小于其齐纳电压，以及当第二数据被写入到电阻改变元件MC1时，让施加到第四齐纳二极管ZD4的电压小于其齐纳电压。
(9)结论
根据第一到第八基本结构，因为防止了潜行电流，所以可以避免由于写干扰引起的错误的写。
另外，根据这些基本结构，因为同时防止读数据时引起的潜行电流，所以当读数据时也改善了灵敏度。
3.实施例
下面说明本发明的实施例。
在下述说明中，省略了读电路部分以使根据本发明所述的写电路能易于被理解。
(1)第一实施例
A.电路配置(第一示例)
该电路表示了第二基本结构的具体配置(图2)。
图9到11表示了本发明的电阻改变型存储器的写电路。
存储单元阵列11包括多个存储单元。为了简单起见，这里表示了四个存储单元MC1、MC2、MC3、MC4。
存储单元MC1、MC2、MC3、MC4为电阻改变元件。
沿第一方向延伸的字线WL1a、WL1b、WL2a、WL2b被布置于存储单元阵列11上。字线WL1a、WL1b组成字线对并与存储单元MC1、MC3相对应地布置。同样，字线WL2a、WL2b组成字线对并与存储单元MC2、MC4相对应地布置。
字线WL1a、WL2a的一端通过字线选择器12被连接到字线驱动器13。字线WL1b、WL2b的一端被设置为例如开路状态(不与任何部件连接)。
字线选择器12包括栅极被输入控制信号Axw<s>、Axw<s+1>的P沟道MOS晶体管P1、P2。字线驱动器13包括栅极被输入控制信号SRCw的P沟道MOS晶体管P3。
电流源I1产生写电流。
另外，字线WL1b、WL2b的另一端通过字线选择器14被连接到字线接收器15。字线WL1a、WL2a的另一端被设置为例如开路状态。
字线选择器14包括栅极被输入控制信号Axe<s>、Axe<s+1>的N沟道MOS晶体管N1、N2。字线接收器15包括栅极被输入控制信号SNKe的N沟道MOS晶体管N3。
另外，沿与第一方向交叉的第二方向延伸的位线BL1、BL2被布置于存储单元阵列11上。位线BL1与存储单元MC1、MC2相对应地布置，并且，位线BL2与存储单元MC3、MC4相对应地布置。
位线BL1、BL2的一端通过位线选择器16被连接到位线驱动器/接收器17。位线BL1、BL2的另一端被设置为例如开路状态。
位线选择器16包括栅极被输入控制信号Ayp<t>、Ayp<t+1>的P沟道MOS晶体管P4、P5，以及栅极被输入控制信号Ayn<t>、Ayn<t+1>的N沟道MOS晶体管N4、N5。
字线驱动器/接收器17包括栅极被输入控制信号SRCn的P沟道MOS晶体管P6，以及栅极被输入控制信号SNKn的N沟道晶体管N6。
电流源I2产生写电流。
图10的写控制电路18产生控制信号SRCw、SRCn、SNKn、SNKe。另外，图11的译码器19产生控制信号(译码信号)Axw<s>、<s+1>；Ayp<t>、<t+1>；Ayn<t>、<t+1>；Axe<s>、<s+1>。
B.电路配置(第二示例)
该电路表示了第三基本结构的具体配置(图3)。
图12到14表示了本发明的电阻改变型存储器的写电路。
与第一示例相比，第二示例的特征在于字线选择器12、14。因为除了字线选择器12、14以外的配置与第一示例相同，所以以下将只说明字线选择器12、14。
字线WL1a、WL2a、WL1b、WL2b的一端通过字线选择器12被连接到字线驱动器13。
字线选择器12包括栅极被输入控制信号Axwa<s>、Axwb<s>、Axwa<s+1>、Axwb<s+1>的P沟道MOS晶体管P1a、P1b、P2a、P2b。
另外，字线WL1a、WL2a、WL1b、WL2b的另一端通过字线选择器14被连接到字线接收器15。
字线选择器14包括栅极被输入控制信号Axea<s>、Axeb<s>、Axea<s+1>、Axeb<s+1>的N沟道MOS晶体管N1a、N1b、N2a、N2b。
图14的译码器19产生控制信号(译码信号)Axwa<s>、<s+1>；Axwb<s>、<s+1>；Ayp<t>、<t+1>；Ayn<t>、<t+1>；Axea<s>、<s+1>；Axeb<s>、<s+1>。
C.存储单元阵列
图15详细表示了存储单元阵列。
按彼此相反方向布置的两个二极管被连接到放置于字线对和位线的交叉部分上的电阻改变元件。
具体地，电阻改变元件MC1、MC2的一端被连接到位线BL1，电阻改变元件MC3、MC4的一端被连接到位线BL2。
二极管D1a、D1b按彼此相反方向被连接到电阻改变元件MC1的另一端。即，二极管D1a的阳极被连接到字线WL1a，其阴极被连接到电阻改变元件MC1的另一端。二极管D1b的阳极被连接到电阻改变元件MC1的另一端，其阴极被连接到字线WL1b。
二极管D2a、D2b按彼此相反方向被连接到电阻改变元件MC2的另一端。即，二极管D2a的阳极被连接到字线WL2a，其阴极被连接到电阻改变元件MC2的另一端。二极管D2b的阳极被连接到电阻改变元件MC2的另一端，其阴极被连接到字线WL2b。
二极管D3a、D3b按彼此相反方向被连接到电阻改变元件MC3的另一端。即，二极管D3a的阳极被连接到字线WL1a，其阴极被连接到电阻改变元件MC3的另一端。二极管D3b的阳极被连接到电阻改变元件MC3的另一端，其阴极被连接到字线WL1b。
二极管D4a、D4b按彼此相反方向被连接到电阻改变元件MC4的另一端。即，二极管D4a的阳极被连接到字线WL2a，其阴极被连接到电阻改变元件MC4的另一端。二极管D4b的阳极被连接到电阻改变元件MC4的另一端，其阴极被连接到字线WL2b。
D.操作
下面说明图9到15的电阻改变型存储器的写操作。
此处假设电阻改变元件MC1到MC4存储二进制数据，并且低电阻状态用“0”表示而高电阻状态用“1”表示。然而，该定义只是举例。
另外，电阻改变元件MC1被用作写入数据的被选择的单元。其他电阻改变元件MC2到MC4被指定为不写入数据的未选择单元。
第一示例
当写“1”时，字线WL1a被连接到电流源I1，而位线BL1被接地。即，字线WL1a被置为“H(高)”而位线BL1被置为“L(低)”。
例如以图9为例，将控制信号Axw<s>、SRCw置为“L”，将控制信号Ayp<t>、Ayn<t>、SNKn置为“H”，将P沟道MOS晶体管P1、P3和N沟道MOS晶体管N4、N6开启即可。
此时，如图16中所示，写电流从电流源I1通过字线WL1a和二极管D1a被供给到电阻改变元件MC1。另外，写电流通过位线BL1被地吸收(通路“1”(PASS“1”))。
另外，当写“1”时，例如，使未选择的字线WL1b、WL2a、WL2b浮置，并且未选择的位线BL2被置为“H”。
以例如图9为例，当控制信号Axw<s+1>被置为“H”并且控制信号Axe<s>、Axe<s+1>被置为“L”时，因为P沟道MOS晶体管P2和N沟道MOS晶体管N1、N2被关断，所以使字线WL1b、WL2a、WL2b浮置。
另外，当控制信号Ayp<t+1>、Ayn<t+1>、SRCn被置为“L”时，因为P沟道MOS晶体管P5、P6被开启并且N沟道MOS晶体管N5被关断，所以位线BL2被置为“H”。
如图16所示，当写“1”时，产生了从字线WL1a通过电阻改变元件MC3到位线BL2并进而从位线BL2通过电阻改变元件MC4到字线WL2b的电流路径(潜行“1”B)；以及从字线WL1a通过二极管D3b到字线WL1b的电流路径(潜行1“A”)。
然而，在字线WL1b和位线BL1之间存在二极管D1b，在字线WL2b和位线BL1之间存在二极管D2b，其中二极管D1b被按与电流路径(潜行“1”A)中的电流流向相反的方向连接，二极管D2b被按与电流路径(潜行“1”B)中的电流流向相反的方向连接。因此，由于这些电流路径不会到达位线BL1，所以防止了所谓的潜行电流。
另外，当写“1”时，使字线WL1b、WL2a、WL2b浮置，并且使位线BL2的电势等于字线WL1a的电势(“H”)。
通过将位线BL2置为“H”，防止了由电流源I1产生的写电流作为潜行电流流到电阻改变元件MC3。另外，通过使字线WL2a浮置，从字线WL2a到位线BL1的电流路径被切断。当使字线WL1b、WL2b浮置时，使得字线WL1b、WL2b的电势低于位线BL2的电势(“H”)。
当写“0”时，位线BL1被连接到电流源I2，字线WL1b被接地。即，位线BL1被置为“H”，字线WL1b被置为“L”。
以例如图9为例，将控制信号Ayp<t>、Ayn<t>、SRCn置为“L”，将控制信号Axe<s>、SNKe置为“H”，并将P沟道MOS晶体管P4、P6和N沟道MOS晶体管N1、N3开启即可。
此时，如图17所示，写电流被从电流源I2通过位线BL1供给到电阻改变元件MC1。另外，写电流通过二极管D1b和字线WL1b被地吸收(通路“0”(PASS“0”))。
另外，当写“0”时，例如，使未选择的位线BL2被置为“L”，并且使未选择的字线WL1a、WL2a、WL2b浮置。
以例如图9为例，当控制信号Ayp<t+1>、Ayn<t+1>、SNKn被置为“H”时，因为N沟道MOS晶体管N5、N6被开启并且P沟道MOS晶体管P5被关断，所以位线BL2被置为“L”。
另外，当控制信号Axw<s>、Axw<s+1>被置为“H”且控制信号Axe<s+1>被置为“L”时，因为P沟道MOS晶体管P1、P2和N沟道MOS晶体管N2被关断，所以使字线WL1a、WL2a、WL2b浮置。
此处，如图17所示，当写“0”时，产生了从位线BL1通过电阻改变元件MC2到字线WL2b的电流路径(潜行“0”)。
然而，因为在字线WL2b和位线BL2之间存在二极管D4b，该二极管D4b被按与电流路径(潜行“0”)中的电流流向相反的方向连接，所以电流路径不会到达位线BL2，因而防止了所谓的潜行电流。
另外，当写“0”时，使字线WL1a、WL2a、WL2b浮置，并且使位线BL2的电势等于字线WL1b的电势(“L”)。
通过将位线BL2置为“L”，从位线BL2到字线WL1b的电流路径被切断。另外，通过使字线WL1a浮置，从字线WL1a到字线WL1b的电流路径被切断；并且通过使字线WL2a浮置，从字线WL2a到位线BL2的电流路径被切断。当使字线WL2b浮置时，使得字线WL2b的电势低于位线BL1的电势(“H”)。
第二示例
当写“1”时，字线WL1a被连接到电流源I1，而位线BL1被接地。即，字线WL1a被置为“H”，而位线BL1被置为“L”。
以例如图12为例，将控制信号Axwa<s>、Axea<s>、SRCw置为“L”，将控制信号Ayp<t>、Ayn<t>、SNKn置为“H”，并使P沟道MOS晶体管P1a、P3和N沟道MOS晶体管N4、N6开启即可。
此时，如图18中所示，写电流被从电流源I1通过字线WL1a供给到电阻改变元件MC1。写电流通过位线BL1被地吸收(通路“1”)。
另外，当写“1”时，例如，将未选择的字线WL1b、WL2b和未选择的位线BL2置为“H”，并将未选择的字线WL2a置为“L”。
以例如图12为例，当控制信号Axwb<s>、Axwb<s+1>、Axeb<s>、Axeb<s+1>被置为“L”且控制信号Axwa<s+1>、Axea<s+1>、SNKe被置为“H”时，字线WL1b、WL2b被置为“H”且字线WL2a被置为“L”。另外，当控制信号Ayp<t+1>、Ayn<t+1>、SRCn被置为“L”时，位线BL2被置为“H”。
如图18所示，当写“1”时，产生了从字线WL1a通过电阻改变元件MC3到位线BL2并进而从位线BL2通过电阻改变元件MC4到字线WL2b的电流路径(潜行“1”B)，以及从字线WL1a通过二极管D3b到字线WL1b的电流路径(潜行1“A”)。
然而，在字线WL1b和位线BL1之间存在二极管D1b，且在字线WL2b和位线BL1之间存在二极管D2b，其中二极管D1b被按与电流路径(潜行“1”A)中的电流流向相反的方向连接，二极管D2b被按与电流路径(潜行“1”B)中的电流流向相反的方向连接。因此，由于这些电流路径不会到达位线BL1，所以防止了所谓的潜行电流。
另外，当写“1”时，使字线WL1b、WL2b的电势和位线BL2的电势等于字线WL1a的电势(“H”)。另外，使字线WL2a的电势等于位线BL1的电势(“L”)。
通过将位线BL2置为“H”，防止了由电流源I1产生的写电流作为潜行电流流到电阻改变元件MC3。另外，通过将字线WL2a置为“L”，从字线WL2a到位线BL1的电流路径被切断。即使将字线WL1b、WL2b置为“H”，因为二极管D1b、D2b存在于字线WL1b、WL2b和位线BL1之间，使得从字线WL1b、WL2b到位线BL1的电流路径被切断。
当写“0”时，位线BL1被连接到电流源I2，字线WL1b被接地。即，位线BL1被置为“H”，字线WL1b被置为“L”。
以例如图12为例，控制信号Axwb<s>、Ayp<t>、Ayn<t>、SRCn被置为“L”，控制信号Axeb<s>、SNKe被置为“H”，P沟道MOS晶体管P4、P6和N沟道MOS晶体管N1、N3被开启。
此时，如图19中所示，写电流被从电流源I2通过位线BL1供给到电阻改变元件MC1。另外，写电流通过字线WL1b被地吸收(通路“0”)。
另外，当写“0”时，例如，将未选择的位线BL2和未选择的字线WL1a、WL2a置为“L”，将未选择的字线WL2b置为“H”。
以例如图12为例，当控制信号Axwa<s>、Axwa<s+1>、Axea<s>、Axea<s+1>、SNKe被置为“H”且控制信号Axwb<s+1>、Axeb<s+1>、SRCw被置为“L”时，字线WL1a、WL2a被置为“L”且字线WL2b被置为“H”。另外，当控制信号Ayp<t+1>、Ayn<t+1>、SNKn被置为“H”时，位线BL2被置为“L”。
如图19中所示，当写“0”时，产生了从位线BL1通过电阻改变元件MC2到字线WL2b的电流路径(潜行“0”)。
然而，因为在字线WL2b和位线BL2之间存在二极管D4b，该二极管D4b被按与电流路径(潜行“0”)中的电流流向相反的方向连接，所以电流路径不会到达位线BL2，因而防止了所谓的潜行电流。
另外，当写“0”时，使得字线WL1a、WL2a的电势和位线BL2的电势等于字线WL1b的电势(“L”)，并使得字线WL2b的电势等于位线BL1的电势(“H”)。
通过将位线BL2置为“L”，从位线BL2到字线WL1b的电流路径被切断。另外，通过将字线WL1a置为“L”，从字线WL1a到字线WL1b的电流路径被切断；并且通过将字线WL2a置为“L”，从字线WL2a到位线BL2的电流路径被切断。即使字线WL2b被置为“H”，因为二极管D4b存在于字线WL2b和位线BL2之间，所以从字线WL2b到位线BL2的电流路径被切断。
在第二示例中，字线WL1a、WL1b、WL2a、WL2b以及位线BL1、BL2的电势受二进制值“H”和“L”的控制。在第一示例中，因为除了“H”和“L”之外还需要“浮置”，所以与第一示例相比，第二示例的可控性得到了改善。
E.器件结构
下面说明器件结构的示例。
第一示例
图20表示了器件结构的第一示例。
具有STI(浅沟槽隔离)结构的元件分离绝缘层22被形成于半导体衬底21中。由n+扩散层23a、23b和p+扩散层24a、24b组成的二极管D1a、D1b被形成于被元件分离绝缘层22所包围的元件区中。
作为二极管D1a的阳极的p+扩散层24a通过插栓(plug)25连接到字线WL1a，作为其阴极的n+扩散层23a通过插栓27连接到中间导电层29。
作为二极管D1b的阳极的p+扩散层24b通过插栓28连接到中间导电层29，作为其阴极的n+扩散层23b通过插栓26连接到字线WL1b。
中间导电层29通过插栓30连接到下电极31。电阻改变元件MC1被形成于下电极31上。
电阻改变元件MC1通过覆盖导电层(cap conductive layer)32连接到位线BL1。
上述元件被绝缘层33所覆盖。
第二示例
图21表示了器件结构的第二示例。
第二示例与第一示例相比其特征在于使用了SOI(绝缘体上硅)衬底。第二示例的其它配置与第一示例相同。
绝缘层34被形成于半导体衬底21上。具有STI结构的元件分离绝缘层22被形成于绝缘层34上。
二极管D1a、D1b被形成于被绝缘层22、34所包围的元件区(半导体层)中。
二极管D1a由作为阴极的n+扩散层23a和作为阳极的p+扩散层24a组成，二极管D1b由作为阴极的n+扩散层23b和作为阳极的p+扩散层24b组成。
在该结构中，由于二极管D1a、D1b被绝缘层22、34完全地包围，所以防止了二极管D1a、D1b中产生的漏电流。
第三示例
图22表示了器件结构的第三示例。
第三示例的二极管D1a、D1b具有与第一示例不同的结构。第三示例的其它配置与第一示例相同。
N阱区35a、35b被形成于被元件分离绝缘层22所包围的元件区中。
由n+扩散层36a和p+扩散层37a组成的二极管D1a被形成于n阱区35a中。另外，由n+扩散层36b和p+扩散层37b组成的二极管D1b被形成于n阱区35b中。
作为二极管D1a的阳极的p+扩散层37a通过插栓25连接到字线WL1a，作为其阴极的n+扩散层36a通过插栓27连接到中间导电层29。
作为二极管D1b的阳极的p+扩散层37b通过插栓28连接到中间导电层29，作为其阴极的n+扩散层36b通过插栓26连接到字线WL1b。
与第一示例相比，该结构的优点在于减少了关断态漏电流(off-leak)，尽管二极管D1a、D1b的尺寸增加了。
第四示例
图23表示了器件结构的第四示例。
第四示例的器件结构是通过将第二和第三示例的器件结构组合来构成的。
二极管D1a、D1b被形成于SOI衬底上。
二极管D1a由n阱区35a中的n+扩散层36a和p+扩散层37a组成，二极管D1b由n阱区35b中的n+扩散层36b和p+扩散层37b组成。
因为使用SOI衬底可以抑制杂质的扩散，所以能够减小二极管D1a、D1b之间的距离同时足以确保元件独立功能。
第五示例
图24表示了器件结构的第五示例。
第五示例涉及二极管。
字线WL1a、WL1b被形成于半导体衬底21上。
下电极38a被形成于字线WL1a上，由p型半导体和n型半导体组成的二极管D1a被形成于下电极38a上。上电极39a被形成于二极管D1a上。
下电极38b被形成于字线WL1b上，由n型半导体和p型半导体组成的二极管D1b被形成于下电极38b上。上电极39b被形成于二极管D1b上。
二极管D1a、D1b位于字线WL1a、WL1b与位线BL1之间。
中间导电层40被形成于上电极39a、39b上以连接它们。中间导电层40通过插栓30被连接到下电极31。电阻改变元件MC1被形成于下电极31上。
电阻改变元件MC1通过覆盖导电层32连接到位线BL1。
以上元件被绝缘层33所覆盖。
所述二极管的优点在于，与例如第一到第四示例中所示的由半导体衬底中的扩散层所形成的二极管相比，其尺寸可被减小。
F.结论
如上所述，根据第一实施例，按彼此相反的方向布置的两个二极管被连接到一个电阻改变元件。当第一数据被写入到电阻改变元件时，使写电流按正向流到两个二极管中的一个，而当第二数据被写入时，使写电流按正向流到两个二极管中的另一个。利用这种配置，当写数据时，干扰和保持能力可被同时改善。
(2)第二实施例
第二实施例表示了第八基本结构的具体配置(图8)。
A.电路配置
图25表示了本发明的电阻改变型存储器的写电路。
存储单元阵列11包括多个存储单元。为了简单起见，这里表示了四个存储单元MC1、MC2、MC3、MC4。
存储单元MC1、MC2、MC3、MC4为电阻改变元件。
沿第一方向延伸的字线WL1、WL2被布置于存储单元阵列11上。字线WL1与存储单元MC1、MC3相对应地布置，并且，字线WL2与存储单元MC2、MC4相对应地布置。
字线WL1、WL2的一端通过字线选择器12连接到字线驱动器13。
字线选择器12包括栅极被输入控制信号Axw<s>、Axw<s+1>的P沟道MOS晶体管P1、P2。字线驱动器13包括栅极被输入控制信号SRCw的P沟道MOS晶体管P3。
电流源I1产生写电流。
另外，字线WL1、WL2的另一端通过字线选择器14连接到字线接收器15。
字线选择器14包括栅极被输入控制信号Axe<s>、Axe<s+1>的N沟道MOS晶体管N1、N2。字线接收器15包括栅极被输入控制信号SNKe的N沟道MOS晶体管N3。
另外，沿与第一方向交叉的第二方向延伸的位线BL1、BL2被布置于存储单元阵列11上。位线BL1与存储单元MC1、MC2相对应地布置，位线BL2与存储单元MC3、MC4相对应地布置。
位线BL1、BL2的一端通过位线选择器16连接到位线驱动器/接收器17。位线BL1、BL2的另一端被置为例如开路状态。
位线选择器16包括栅极被输入控制信号Ayp<t>、Ayp<t+1>的P沟道MOS晶体管P4、P5，以及栅极被输入控制信号Ayn<t>、Ayn<t+1>的N沟道MOS晶体管N4、N5。
字线驱动器/接收器17包括栅极被输入控制信号SRCn的P沟道MOS晶体管P6，以及栅极被输入控制信号SNKn的N沟道晶体管N6。
电流源I2产生写电流。
图10的写控制电路18产生控制信号SRCw、SRCn、SNKn、SNKe。另外，图11的译码器19产生控制信号Axw<s>、<s+1>；Ayp<t>、<t+1>；Ayn<t>、<t+1>；Axe<s>、<s+1>。
B.存储单元阵列
图26详细表示了存储单元阵列。
电阻改变元件MC1、MC2的一端被连接到位线BL1，电阻改变元件MC3、MC4的一端被连接到位线BL2。
齐纳二极管ZD1的阳极被连接到电阻改变元件MC1的另一端，其阴极被连接到字线WL1。齐纳二极管ZD2的阳极被连接到电阻改变元件MC2的另一端，其阴极被连接到字线WL2。
齐纳二极管ZD3的阳极被连接到电阻改变元件MC3的另一端，其阴极被连接到字线WL1。齐纳二极管ZD4的阳极被连接到电阻改变元件MC4的另一端，其阴极被连接到字线WL2。
注意，齐纳二极管ZD1到ZD4可以按相反方向连接，即，其阴极可以被连接到电阻改变元件。
C.操作
下面说明图25到26的电阻改变型存储器的写操作。
此处假设电阻改变元件MC1到MC4存储二进制数据，且低电阻状态用“0”表示而高电阻状态用“1”表示。然而，该定义只是举例。
另外，电阻改变元件MC1被用作写入数据的被选择的单元。其他电阻改变元件MC2到MC4被指定为不写入数据的未选择单元。
当写“1”时，字线WL1被连接到电流源I1，而位线BL1被接地。即，字线WL1被置为“H”而位线BL1被置为“L”。
在此情况下，将控制信号Axw<s>、SRCw置为“L”，将控制信号Ayp<t>、Ayn<t>、SNKn置为“H”，并将P沟道MOS晶体管P1、P3和N沟道MOS晶体管N4、N6开启即可。
此时，如图27所示，写电流被从电流源I1通过字线WL1供给到电阻改变元件MC1。因为等于或大于其齐纳电压的电压被施加到齐纳二极管ZD1，所以由于齐纳效应，写电流按反方向流动。写电流通过位线BL1被地吸收(通路“1”)。
另外，当写“1”时，例如，使未选择的字线WL2和未选择的位线BL2浮置。
在此情况下，控制信号Axw<s+1>被置为“H”，控制信号Axe<s+1>被置为“L”，P沟道MOS晶体管P2和N沟道MOS晶体管N2被关断。另外，控制信号Ayp<t+1>被置为“H”，控制信号Ayn<t+1>被置为“L”，P沟道MOS晶体管P5被开启而N沟道MOS晶体管N5被关断。
此处，如图27所示，当写“1”时，产生了从字线WL1到电阻改变元件MC3的电流路径(通路“潜行”)。
因而，将写数据时的条件设置为使得施加到齐纳二极管ZD1到ZD4的电压满足下列关系。
首先，设字线WL1与位线BL1之间的电势差为Vlw，而齐纳二极管ZD1到ZD4的正向电压为Vldf，其反向电压为Vldr。另外，为了简单起见，设施加到每个电阻改变元件MC1到MC4的电压为Vmtj。
在此情况下，在从字线WL1通过电阻改变元件MC1到位线BL1的电流路径中建立了下列等式：
Vlw＝Vldr+Vmtj
因此，将Vlw、Vzv设置为使得它们满足下列等式以将等于或大于齐纳电压Vzv的电压施加到齐纳二极管ZD1即可：
Vldr＝Vlw-Vmtj≥Vzv
相反地，为了将从字线WL1顺次通过电阻改变元件MC3、位线BL2、电阻改变元件MC4、字线WL2和电阻改变元件MC2到达位线BL1的电流路径(潜行路径)通路“潜行”被切断，将Vlw设置为使得小于其齐纳电压Vzv的电压被施加到齐纳二极管ZD2、ZD3即可。
特别地，在潜行路径通路“潜行”中，建立下列等式：
Vlw＝3Vmtj+2Vldr+Vldf
因此，将Vlw、Vzv设置为使得它们满足下列等式以将小于其齐纳电压Vzv的电压施加到齐纳二极管ZD2、ZD3即可：
Vldr＝Vlw/2-3Vmtj/2-Vldf/2<Vzv
其结果，能够使写电流只流到电流路径通路“1”。当写“0”时，位线BL1被连接到电流源I2，而字线WL1被接地。即，位线BL1被置为“H”，而字线WL1被置为“L”。
在此情况下，将控制信号Ayp<t>、Ayn<t>、SRCn置为“L”，将控制信号Axe<s>、SNKe置为“H”，并使P沟道MOS晶体管P4、P6和N沟道MOS晶体管N1、N3开启即可。
此时，如图28所示，写电流被从电流源I2通过位线BL1供给到电阻改变元件MC1。写电流正向流到齐纳二极管ZD1。另外，写电流通过字线WL1被地吸收(通路“0”)。
另外，当写“0”时，例如，使未选择的位线BL2和未选择的字线WL2浮置。
在此情况下，控制信号Ayp<t+1>被置为“H”，控制信号Ayn<t+1>被置为“L”，P沟道MOS晶体管P5和N沟道MOS晶体管N5被关断。另外，控制信号Axw<s+1>被置为“H”，控制信号Axe<s+1>被置为“L”，P沟道MOS晶体管P2和N沟道MOS晶体管N2被关断。
此处，如图28所示，当写“0”时，产生了从位线BL1通过电阻改变元件MC2到字线WL2的电流路径(通路“潜行”)。
因而，将写数据时的条件设置为使得施加到齐纳二极管ZD1到ZD4的电压满足下列关系。
首先，设字线WL1与位线BL1之间的电势差为Vlw，齐纳二极管ZD1到ZD4的正向电压为Vldf，且其反向电压为Vldr。另外，为了简单起见，设施加到每个电阻改变元件MC1到MC4的电压为Vmtj。
在此情况下，在从位线BL1通过电阻改变元件MC1到字线WL1的电流路径中建立下列等式：
Vlw＝Vldf+Vmtj
相反地，为了将从位线BL1顺次通过电阻改变元件MC2、字线WL2、电阻改变元件MC4、位线BL2和电阻改变元件MC3到字线WL1的电流路径(潜行路径)通路“潜行”被切断，将Vlw设置为使得小于齐纳电压Vzv的电压被施加到齐纳二极管ZD4即可。
具体地，在潜行路径通路“潜行”中，建立了下列等式：
Vlw＝3Vmtj+Vldr+2Vldf
因此，为了将小于齐纳电压Vzv的电压施加到齐纳二极管ZD4，将Vlw、Vzv设置为使得它们满足下列等式即可。
Vldr＝Vlw-3Vmtj-2Vldf<Vzv
其结果，能够使写电流只流到电流路径通路“0”。
注意，关于施加到电阻改变元件MC1到MC4的电压Vmtj，当写“0”时，设置这样的值：通过该值，可将电阻改变元件MC1从高电阻状态改变到低电阻状态；而当写“1”时，设定这样的值：通过该值，可将电阻改变元件MC1从低电阻状态改变到高电阻状态。
齐纳电压Vzv的值可由组成齐纳二极管的p型半导体层和n型半导体层的杂质浓度所控制。
顺带提一下，在本发明中，也能够通过同一原理来防止读操作中的潜行电流。在读操作中，使用比写电流小的读电流。
在该操作中，重要的是当写“1”和写“0”时，使未选择的字线WL2浮置。
然而，如图29所示，当写“1”时未选择的位线BL2可被置为“H”。在此情况下，将控制信号Ayp<t+1>、Ayn<t+1>、SRCn置为“L”即可。当未选择的位线BL2被置为“H”时，因为没有电压被施加到齐纳二极管ZD3，所以从字线WL1到位线BL2的电流路径被切断。
另外，如图30所示，当写“0”时未选择的位线BL2可被置为“L”。在此情况下，将控制信号Ayp<t+1>、Ayn<t+1>、SNKn置为“H”即可。
在上述任一情况下，因为能够通过二进制值“H”和“L”进行写控制，所以可控性比通过三进制值“H”、“L”、以及“浮置”进行写控制的情况得到更好的改善。
D.器件结构
下面说明器件结构的示例。
第一示例
图31为表示器件结构的第一示例的视图。
在半导体衬底21中，形成了具有STI结构的元件分离绝缘层22。由n+扩散层23和p+扩散层24组成的齐纳二极管ZD1被形成于被元件分离绝缘层22所包围的元件区中。
作为齐纳二极管ZD1的阳极的p+扩散层24通过插栓28连接到下电极31，作为其阴极的n+扩散层23通过插栓26连接到字线WL1。
电阻改变元件MC1被形成于下电极上。
电阻改变元件MC1通过覆盖导电层32连接到位线BL1。
上述元件被绝缘层33所覆盖。
第二示例
图32表示了器件结构的第二示例。
第二示例涉及二极管。
字线WL1被形成于半导体衬底21上。
下电极38被形成于字线WL1上，由n型半导体和p型半导体组成的齐纳二极管ZD1被形成于下电极38上。上电极39被形成于齐纳二极管ZD1上。
齐纳二极管ZD1位于字线WL1与位线BL1之间。
下电极31被形成于上电极39上。电阻改变元件MC1被形成于下电极31上。
电阻改变元件MC1通过覆盖导电层32连接到位线BL1。
上述元件被绝缘层33所覆盖。
所述二极管的优点在于，与例如第一示例中所示的由半导体衬底中的扩散层所形成的二极管相比，其尺寸可被减小。
其它
本发明的齐纳二极管可被形成于具有第一实施例之器件结构的第二示例中所示的SOI衬底上，或者可被形成于具有第一实施例之器件结构的第三示例中所示的阱区中。
E.结论
根据上述第二实施例，可以通过使齐纳二极管双向通电来向齐纳二极管写数据，并且能够利用齐纳二极管的齐纳效应防止潜行电流。利用这种配置，当写数据时，干扰和保持能力可被同时改善。
(3)其它
第一和第二实施例中所用的二极管或齐纳二极管可以是肖特基二极管。
4.本发明的应用实例
本发明可被应用于电阻改变型存储器，诸如MRAM和ReRAM。
电阻改变型存储器的存储单元的特征在于，它根据在其中所流过的电流的方向或在其上所施加电压的方向，表现出不同的电阻值，并且利用不同的电阻值来存储数据。
图33表示了MRAM的存储单元的基本结构。
MRAM的存储单元(磁阻元件)包括钉扎层41、自由层42、和插在它们之间的隧道势垒层43。
存储单元为，例如，MTJ(磁隧道结)元件。
钉扎层41和自由层42由铁磁体组成。钉扎层41和自由层42的磁化方向可以为关于膜表面成水平的方向，如图的(a)部分中所示，或者为关于薄膜表面成垂直的方向，如图的(b)部分中所示。
钉扎层41和自由层42可以沿垂直方向反向配置。
在MRAM中，例如，可以采用自旋注入写入系统作为写系统。在此情况下，写电流的方向要根据写数据来调整。
例如，为了按相同方向将钉扎层41和自由层42(平行状态：低电阻值)磁化，将电子从钉扎层41侧流到自由层42侧即可。在此情况下，因为按与钉扎层41的磁化方向相同的方向自旋极化了的电子对自由层42中的电子施加自旋矩，所以钉扎层41和自由层42之间的关系被设置为平行状态。
另外，为了按彼此相反方向将钉扎层41和自由层42(反平行状态：高电阻值)磁化，将电子从自由层42侧流到钉扎层41侧即可。在此情况下，因为按与钉扎层41的磁化方向相反的方向自旋极化了的电子被钉扎层41所反射，并对自由层42中的电子施加自旋矩，所以钉扎层41和自由层42之间的关系被设置为反平行状态。
当图33的存储单元被应用于图20到24、31和32中的器件时，钉扎层41位于下侧(半导体衬底侧)而自由层42位于上侧的存储单元为底部钉扎型(bottom pin type)。在此情况下，电子从字线流到位线以将钉扎层41和自由层42磁化成平行状态，而电子从位线流到字线以将钉扎层41和自由层42磁化成反平行状态。
相反，自由层42位于下侧而钉扎层41位于上侧的存储单元为顶部钉扎型(top pin type)。在此情况下，电子从位线流到字线以将钉扎层41和自由层42磁化成平行状态，而电子从字线流到位线以将钉扎层41和自由层42磁化成反平行状态。
图34表示了ReRAM的存储单元的基本结构。
ReRAM的存储单元包括下电极61、上电极63、和插在它们之间的电阻改变膜62。
下列材料可被用作电阻改变膜62。所述材料例如是非晶氧化物(选自例如Ti、V、Fe、Co、Y、Zr、Nb、Mo、Hf、Ta、W、Ge、Si的一种或多种元素的氧化物)。电阻改变膜62被夹在Ag或Cu制的电极与TiW、Ti、W等制的电极之间，电流方向通过施加具有不同极性的电压而被改变。其结果，可通过将作为电极材料的Ag或Cu离子化，在薄膜中扩散它们，并将它们返回电极，来改变电阻改变膜62的电阻值。
更具体地说，当施加电压使得Ag或Cu制的电极侧被置为正电势时，Ag或Cu从电极被离子化并在电阻改变膜62中扩散，与对置侧电极上的电子耦合，并沉淀。利用该操作，因为含有大量Ag或Cu的电流路径被形成于电阻改变膜62中，所以电阻改变膜62的电阻值减小。
相反地，当施加电压使得Ag或Cu制的电极侧被置为负电势时，因为构成在电阻改变膜62中形成的电流路径的Ag或Cu在电阻改变膜62中反向迁移，返回到Ag或Cu制的电极，所以电阻改变膜62的电阻值增大。
另外，除了上述示例之外，还可以采用使用下列材料的配置。更具体地，包括第VI族过渡金属元素中的至少一种元素的金属氧化物(不包括WO3)可被用作电阻改变膜62的材料。
具体地，使用Cr2O3、CrO2、MoO2、Mo2O5、WO2、Cr2O3与CrO2的混晶、MoO2与Mo2O5的混晶，WO2与WO3的混晶等。
另外，包括第VI族过渡金属元素中的至少一种元素以及第I族、第II族、第VII族和第VIII族过渡金属元素中的至少一种元素的金属氧化物可被用作电阻改变膜62的材料。
具体地，使用NiCr2O4、MnCr2O4、FeCr2O4、CoCr2O4、CuCr2O4、ZnCr2O4等。
注意，优选地，这些金属氧化物不是非晶的，而是多晶或微晶的。可通过对这些材料施加具有不同极性的电压改变电流方向来增大或减小电阻改变膜62的电阻值。
ReRAM可以采用通过电流来改变电阻值的写方法，或者通过电压来改变电阻值的写方法。
注意，以上只表示了电阻改变型存储器诸如MRAM和ReRAM的存储单元的基本结构，并且所述基本结构可以有各种修改。
5.结论
根据本发明，可以实现同时改善干扰和保持能力的写技术。
当通过使存储单元小型化而将元件尺寸制成数十纳米时，因为所选择的晶体管的栅宽度相应于元件尺寸也被减小了，所以会引起能够流动的驱动电流的减小。与MOS晶体管相比，二极管的流过电流的沟道具有更大的有效横截面积。因此，通过用二极管替代所选择的晶体管，可以增大能够流到电阻改变元件的电流。
总之，因为数据保持期间和写入所需的电流之间存在相关性，所以具有良好数据保持期间的元件，其写数据所需的电流也增加了。因此，可以通过增加能够流到电阻改变元件的电流来增大数据保持期间。
另外，因为可以增加读电流和写电流之间的比率，所以可以防止读数据时的错误写(读干扰)。
另外，可以避免由潜行电流引起的读灵敏度退化的问题，以及操作速度降低的问题。通过将位线和字线之间的电势差设成充分大于写入所需的阈值，可以实现约10ns或更小的高速写入。
本领域技术人员将易于理解其它优点和修改。因而，本发明在广义上并不限于在此所示出和说明的示例性实施例。因此，可以在不超出由所附权利要求及其等价物所定义的发明的总体概念的精神或范围的情况下作出各种修改。

Claims (17)

1.一种电阻改变型存储器，包含：
沿着第一方向延伸的第一驱动线；
沿着与第一方向交叉的第二方向延伸的第二驱动线；
串联连接在第一和第二驱动线之间的电阻改变元件和齐纳二极管；
驱动器/接收器，将写电流供给到所述电阻改变元件；以及
写控制电路，其被配置为使得当第一数据被写入到所述电阻改变元件时，使写电流按从第一驱动线到第二驱动线的方向流动，而当第二数据被写入到所述电阻改变元件时，使写电流按从第二驱动线到第一驱动线的方向流动。
2.根据权利要求1所述的存储器，进一步包括沿着第一方向延伸的导线，
其中，所述第一驱动线和导线作为字线，以及
当第一和第二数据被写入到所述电阻改变元件时，所述写控制电路使除了所述第一驱动线之外的字线浮置。
3.根据权利要求1所述的存储器，进一步包括沿着第二方向延伸的导线，
其中，所述第二驱动线和导线作为位线，以及
当第一和第二数据被写入到所述电阻改变元件时，所述写控制电路使除了所述第二驱动线之外的位线浮置。
4.根据权利要求1所述的存储器，进一步包括沿着第二方向延伸的导线，
其中，所述第二驱动线和导线作为位线，以及
当第一和第二数据被写入到所述电阻改变元件时，所述写控制电路使除了所述第二驱动线之外的位线的电势等于第一驱动线的电势。
5.根据权利要求1所述的存储器，
其中，当第一数据被写入到所述电阻改变元件时，使得所述写电流按所述齐纳二极管的反向流动，以及所述写电流具有使得施加到所述齐纳二极管的电压等于或大于所述齐纳二极管的齐纳电压的值。
6.根据权利要求1所述的存储器，
其中，当第一数据不被写入到所述电阻改变元件时，使得施加到所述齐纳二极管的电压小于所述齐纳二极管的齐纳电压。
7.根据权利要求1所述的存储器，
其中，当第二数据被写入到所述电阻改变元件时，使得所述写电流按所述齐纳二极管的正向流动。
8.根据权利要求1所述的存储器，
其中，当存储在所述电阻改变元件中的数据被读取时，使得读电流按所述齐纳二极管的正向流动，以及所述读电流小于所述写电流。
9.根据权利要求1所述的存储器，
其中，所述齐纳二极管设置在绝缘层上的半导体层中。
10.根据权利要求1所述的存储器，
其中，所述齐纳二极管设置在半导体衬底中。
11.根据权利要求1所述的存储器，
其中，所述电阻改变元件设置在所述齐纳二极管之上。
12.根据权利要求1所述的存储器，
其中，所述齐纳二极管为肖特基二极管。
13.根据权利要求1所述的存储器，
其中，所述电阻改变元件包含从Ti、V、Fe、Co、Y、Zr、Nb、Mo、Hf、Ta、W、Ge、Si中选择的一种或多种元素的氧化物。
14.根据权利要求13所述的存储器，
其中，所述电阻改变元件被夹在包含Ag和Cu之一的电极与包含TiW、Ti、和W之一的另一个电极之间。
15.根据权利要求1所述的存储器，
其中，所述电阻改变元件包含Cr2O3、CrO2、MoO2、Mo2O5、WO2、Cr2O3与CrO2的混晶、MoO2与Mo2O5的混晶、以及WO2与WO3的混晶中的一种。
16.根据权利要求1所述的存储器，
其中，所述电阻改变元件包含NiCr2O4、MnCr2O4、FeCr2O4、CoCr2O4、CuCr2O4、以及ZnCr2O4中的一种。
17.根据权利要求1所述的存储器，
其中，所述电阻改变元件为磁阻元件。
CN2011100857088A 2008-01-11 2009-01-09 电阻改变型存储器 Pending CN102157190A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008004452A JP4482039B2 (ja) 2008-01-11 2008-01-11 抵抗変化型メモリ
JP2008-004452 2008-01-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNA2009100016206A Division CN101483062A (zh) 2008-01-11 2009-01-09 电阻改变型存储器

Publications (1)

Publication Number Publication Date
CN102157190A true CN102157190A (zh) 2011-08-17

Family

ID=40850480

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2011100857088A Pending CN102157190A (zh) 2008-01-11 2009-01-09 电阻改变型存储器
CNA2009100016206A Pending CN101483062A (zh) 2008-01-11 2009-01-09 电阻改变型存储器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA2009100016206A Pending CN101483062A (zh) 2008-01-11 2009-01-09 电阻改变型存储器

Country Status (4)

Country Link
US (2) US8009456B2 (zh)
JP (1) JP4482039B2 (zh)
KR (1) KR101048906B1 (zh)
CN (2) CN102157190A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107301875A (zh) * 2016-04-14 2017-10-27 中芯国际集成电路制造(上海)有限公司 一种存储器单元、存储器单元结构以及存储器单元阵列
CN109712657A (zh) * 2017-10-25 2019-05-03 三星电子株式会社 可变电阻存储器器件
CN110047867A (zh) * 2018-01-17 2019-07-23 中芯国际集成电路制造(北京)有限公司 存储单元、器件、存储单元阵列及其操作方法
CN110288953A (zh) * 2019-06-28 2019-09-27 上海天马微电子有限公司 固态全反射显示面板、显示装置和驱动方法
CN109427839B (zh) * 2017-08-23 2020-12-04 中芯国际集成电路制造(上海)有限公司 存储单元、器件、存储单元阵列及其操作方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072793B2 (en) * 2008-09-04 2011-12-06 Macronix International Co., Ltd. High density resistance based semiconductor device
US7986572B2 (en) * 2009-08-17 2011-07-26 Magic Technologies, Inc. Magnetic memory capable of minimizing gate voltage stress in unselected memory cells
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
TWI462107B (zh) * 2010-08-20 2014-11-21 Chien Shine Chung 電子系統、記憶體及其提供方法
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US8649203B2 (en) 2010-08-20 2014-02-11 Shine C. Chung Reversible resistive memory using polysilicon diodes as program selectors
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US8804398B2 (en) * 2010-08-20 2014-08-12 Shine C. Chung Reversible resistive memory using diodes formed in CMOS processes as program selectors
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US8638590B2 (en) * 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US8923085B2 (en) 2010-11-03 2014-12-30 Shine C. Chung Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access
US9496265B2 (en) 2010-12-08 2016-11-15 Attopsemi Technology Co., Ltd Circuit and system of a high density anti-fuse
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
FR2973149B1 (fr) * 2011-03-24 2021-12-10 Univ Paris Sud 11 Architecture de memoire logique, notamment pour mram ou pcram ou rram.
US8787068B2 (en) 2011-04-07 2014-07-22 Elpida Memory, Inc. Semiconductor device
KR101642161B1 (ko) * 2011-09-06 2016-08-01 한양대학교 산학협력단 양방향 스위칭 동작을 수행하는 마그네틱 메모리
JP5740267B2 (ja) * 2011-09-26 2015-06-24 株式会社東芝 磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリ
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8912576B2 (en) 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
CN103370790B (zh) * 2011-12-19 2016-01-20 松下电器产业株式会社 非易失性存储装置及其制造方法
US8861249B2 (en) 2012-02-06 2014-10-14 Shine C. Chung Circuit and system of a low density one-time programmable memory
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
JP6088152B2 (ja) * 2012-04-13 2017-03-01 ラピスセミコンダクタ株式会社 不揮発性メモリ、及び半導体装置
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
KR101999343B1 (ko) * 2012-09-28 2019-07-12 삼성전자주식회사 2 단자 스위칭 소자
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
KR101998673B1 (ko) * 2012-10-12 2019-07-11 삼성전자주식회사 저항성 메모리 장치 및 그것의 구동방법
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US9361975B2 (en) * 2013-03-11 2016-06-07 Adesto Technologies Corporation Sensing data in resistive switching memory devices
JP6163817B2 (ja) * 2013-03-26 2017-07-19 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP2015173224A (ja) 2014-03-12 2015-10-01 株式会社東芝 プログラマブルロジックデバイス
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US9466350B2 (en) 2015-03-09 2016-10-11 Kabushiki Kaisha Toshiba Magnetic memory device
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
CN107579087B (zh) * 2016-07-04 2020-04-07 中芯国际集成电路制造(上海)有限公司 一种存储器单元阵列结构和电子装置
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10991756B2 (en) 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
US10878872B2 (en) * 2018-10-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Random access memory
US11107859B2 (en) 2019-08-05 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with unipolar selectors
US11823738B2 (en) 2021-12-02 2023-11-21 Winbond Electronics Corp. Resistive memory apparatus
US20230267981A1 (en) 2022-02-22 2023-08-24 Sandisk Technologies Llc Cross-point array ihold read margin improvement

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5551345A (en) * 1978-10-11 1980-04-15 Matsushita Electric Ind Co Ltd Humidity detector
US6130814A (en) * 1998-07-28 2000-10-10 International Business Machines Corporation Current-induced magnetic switching device and memory including the same
US6262442B1 (en) * 1999-04-30 2001-07-17 Dmitri G. Kravtchenko Zener diode and RC network combination semiconductor device for use in integrated circuits
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4434527B2 (ja) * 2001-08-08 2010-03-17 株式会社東芝 半導体記憶装置
US6806526B2 (en) * 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
US6946712B2 (en) * 2001-11-07 2005-09-20 Kabushiki Kaisha Toshiba Magnetic memory device using SOI substrate
AU2003201760A1 (en) * 2002-04-04 2003-10-20 Kabushiki Kaisha Toshiba Phase-change memory device
US6847047B2 (en) 2002-11-04 2005-01-25 Advanced Micro Devices, Inc. Methods that facilitate control of memory arrays utilizing zener diode-like devices
JP4377817B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 プログラマブル抵抗メモリ装置
JP4118845B2 (ja) * 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
US7035141B1 (en) * 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
US7459717B2 (en) * 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US20080246082A1 (en) * 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell
JP2009037703A (ja) * 2007-08-02 2009-02-19 Toshiba Corp 抵抗変化メモリ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107301875A (zh) * 2016-04-14 2017-10-27 中芯国际集成电路制造(上海)有限公司 一种存储器单元、存储器单元结构以及存储器单元阵列
CN109427839B (zh) * 2017-08-23 2020-12-04 中芯国际集成电路制造(上海)有限公司 存储单元、器件、存储单元阵列及其操作方法
CN109712657A (zh) * 2017-10-25 2019-05-03 三星电子株式会社 可变电阻存储器器件
CN109712657B (zh) * 2017-10-25 2023-06-06 三星电子株式会社 可变电阻存储器器件
CN110047867A (zh) * 2018-01-17 2019-07-23 中芯国际集成电路制造(北京)有限公司 存储单元、器件、存储单元阵列及其操作方法
CN110047867B (zh) * 2018-01-17 2023-02-03 中芯国际集成电路制造(北京)有限公司 存储单元、器件、存储单元阵列及其操作方法
CN110288953A (zh) * 2019-06-28 2019-09-27 上海天马微电子有限公司 固态全反射显示面板、显示装置和驱动方法

Also Published As

Publication number Publication date
US20090180310A1 (en) 2009-07-16
US20110002157A1 (en) 2011-01-06
KR20090077702A (ko) 2009-07-15
KR101048906B1 (ko) 2011-07-12
JP2009170006A (ja) 2009-07-30
CN101483062A (zh) 2009-07-15
JP4482039B2 (ja) 2010-06-16
US8009456B2 (en) 2011-08-30

Similar Documents

Publication Publication Date Title
CN102157190A (zh) 电阻改变型存储器
US7936580B2 (en) MRAM diode array and access method
US7411811B2 (en) Semiconductor storage device
US7187577B1 (en) Method and system for providing current balanced writing for memory cells and magnetic devices
JP3906212B2 (ja) 磁気ランダムアクセスメモリ
US7414879B2 (en) Semiconductor memory device
KR102537248B1 (ko) 3차원 반도체 메모리 장치
US20090185410A1 (en) Method and system for providing spin transfer tunneling magnetic memories utilizing unidirectional polarity selection devices
JP4855821B2 (ja) 磁気記憶装置
US10937947B2 (en) Magnetic memory device with a nonmagnet between two ferromagnets of a magnetoresistive effect element
US20080094874A1 (en) Multiple-read resistance-variable memory cell structure and method of sensing a resistance thereof
US11676661B2 (en) Storage device
US7257019B2 (en) Systems and methods for a magnetic memory device that includes a single word line transistor
KR101077426B1 (ko) 반도체 메모리 장치
US11727975B2 (en) Nonvolatile memory device
CN111433852A (zh) 半导体电路和半导体电路系统
US20220208853A1 (en) Magnetic memory and reading/writing method thereof
US11238912B1 (en) Magnetoresistive random-access memory
CN115083483A (zh) 存储器件
CN117279392A (zh) 磁性存储装置
CN114694703A (zh) 磁性存储器及其读写方法
CN113539317A (zh) 存储器及存储器的读写方法
KR20100138047A (ko) 자기저항 램

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110817