JP4118845B2 - 半導体記憶装置 - Google Patents
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Description
本発明の第1の実施の形態に係る半導体記憶装置の基本構成は、図1に示すように、入力ノード1及び出力ノード2と、第1導電型のキャリアが流出する側のドレイン電極を出力ノード2に接続し、第1導電型のキャリアが流入する側のソース電極を第1高電位側電源VDDに接続し、制御電極を入力ノード1に接続する、第1導電型のキャリアを主電流とする第1MISトランジスタP1と、第2導電型のキャリアが流出する側のドレイン電極を出力ノード2に接続し、第2導電型のキャリアが流入する側のソース電極を第2低電位側電源VSSに接続し、制御電極を入力ノードに接続する、第2導電型のキャリアを主電流とする第2MISトランジスタN1と、入力ノード1と出力ノード2との間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子RV1とを備える。
抵抗変化素子RV1が高抵抗状態の場合は、図2に示すようにように、本発明の第1の実施の形態に係る半導体記憶装置の基本回路はインバータと同じように動作し、入力に対して反転した値を出力する。一方、抵抗変化素子RV1が低抵抗状態のときは、図3に示すように、本発明の第1の実施の形態に係る半導体記憶装置の基本回路は入力と出力が導通している状態とみなすことができ、入力電圧Viと同じ値の出力電圧Voを出力する。ここで、抵抗変化素子RV1の「高抵抗状態」、「低抵抗状態」とは、使用している第1MISトランジスタP1,第2MISトランジスタN1のコンタクトを含めたオン抵抗に対して、「高い状態」、「低い状態」を意味する。
書き込みに本発明の第1の実施の形態に係る半導体記憶装置の基本回路を利用する場合は、2端子の抵抗変化素子RV1として、端子間の印加電圧の方向により抵抗値が変化するような素子を想定している。現在知られているものでは、AgリッチなAg−Ge−Se系カルコゲナイド物質やCu2S等の固体電解質物質中のイオン伝導を利用したもの、ロタクサンやその他分子材料、絶縁膜中に金属層を挟んだ構造を持つ素子等、有機物系材料を利用したもの、Pr0.7Ca0.3MnO3等のCMR物質や、酸化物を利用したものなどが存在する。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置の基本構成は、図6に示すように、入力ノード1及び出力ノード2と、第1導電型のキャリアが流出する側のドレイン電極を出力ノード2に接続し、第1導電型のキャリアが流入する側のソース電極を第1高電位側電源VDDに接続し、制御電極を入力ノード1に接続する、第1導電型のキャリアを主電流とする第1MISトランジスタP2と、第2導電型のキャリアが流出する側のドレイン電極を出力ノード2に接続し、第2導電型のキャリアが流入する側のソース電極を第2低電位側電源VSSに接続し、制御電極を入力ノードに接続する、第2導電型のキャリアを主電流とする第2MISトランジスタN2と、入力ノード1と出力ノード2との間に配置され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子RV20,RV21,RV22…と、入力ノード1と出力ノード2との間に配置され、かつ複数の抵抗変化素子RV20,RV21,RV22…とそれぞれ直列接続される複数の選択用MISトランジスタNT20,NT21,NT22…とを備える。
図1に示す本発明の第1の実施の形態に係る半導体記憶装置の基本回路構成においては、第1高電位側電源VDDを投入している間は、抵抗変化素子RV1の値に応じた電圧値を出力し続ける。本発明の第1の実施の形態に係る半導体記憶装置の基本回路を低消費電力用途に使用する場合は、後段に出力値をラッチしておく回路を接続することができる。
図1に示す本発明の第1の実施の形態に係る半導体記憶装置の基本回路構成において、インバータ出力電圧のハイレベルとローレベルの値が、十分CMOSロジック回路を動作させるほどに差が開いていて、なおかつ、後段への駆動力が十分である場合は、参照電圧Vrefを用いずに、ラッチ型の回路を接続して、値を保持することが可能である。
図1に示す本発明の第1の実施の形態に係る半導体記憶装置の基本回路構成において、出力電圧のハイレベルとローレベルの値が、十分CMOSロジック回路を動作させるほどに差が開いていて、なおかつ、後段への駆動力が十分である場合は、直接ロジック回路に接続することも可能である。例えば、バッファを介してロジック回路に接続する構成を採用することができる。
図1に示す本発明の第1の実施の形態に係る半導体記憶装置の基本回路構成において、出力電圧のハイレベルとローレベルの値が、十分CMOSロジック回路を動作させるほどに差が開いていて、なおかつ、後段への駆動力が十分である場合は、直接ロジック回路に接続することも可能である。例えば、フリップフロップを介してロジック回路に接続する構成を採用することができる。
図1に示す本発明の第1の実施の形態に係る半導体記憶装置の基本回路構成は小型回路で書き込み読み出しが行えるため、たとえば、大容量のメモリを使用するリコンフィギャラブルロジックなどに適用すると有効である。例えば、ルックアップテーブル34を構成するための半導体記憶装置に使用する場合は図12のような構成をとることが可能である。
本発明の第1の実施の形態の変形例7に係る半導体記憶装置は、図13に示すように、ルックアップテーブル34と、ルックアップテーブル34に接続されたバッファインタフェース部32と、バッファインタフェース部32に接続されたセンスアンプ部36と、センスアンプ部36に接続され、図6に例示した複数の抵抗変化素子を備えるCMOSインバータ構成の半導体記憶装置とを備える。
本発明の第1の実施の形態の変形例8に係る半導体記憶装置は、図14に示すように、ルックアップテーブル34と、ルックアップテーブル34に接続されたバッファインタフェース部32と、バッファインタフェース部32に接続されたラッチ回路部38と、ラッチ回路部38に接続され、図6に例示した複数の抵抗変化素子を備えるCMOSインバータ構成の半導体記憶装置とを備える。
本発明の第1の実施の形態の変形例9に係る半導体記憶装置は、図15に示すように、ルックアップテーブル34と、ルックアップテーブル34に接続されたバッファインタフェース部32と、バッファインタフェース部32に接続されたフリップフロップ回路部40と、フリップフロップ回路部40に接続され、図6に例示した複数の抵抗変化素子を備えるCMOSインバータ構成の半導体記憶装置とを備える。
本発明の第2の実施の形態に係る半導体記憶装置は、図16に示すように、入力ノード1,出力ノード2及び書き込み読み出し切り替え信号ΦW/R を入力する切り替えノードと、第1導電型のキャリアが流入する側のソース電極を第1高電位側電源VDDに接続し、制御電極を入力ノード1に接続する、第1導電型のキャリアを主電流とする第1MISトランジスタP20と、第2導電型のキャリアが流入する側のソース電極を第2低電位側電源VSSに接続し、制御電極を入力ノード1に接続する、第2導電型のキャリアを主電流とする第2MISトランジスタN20と、一方の電極を第2MISトランジスタN20の第2導電型のキャリアが流出する側のドレイン電極に接続し、他方の電極を出力ノード2に接続し、制御電極を切り替えノードに接続する、第3MISトランジスタP30と、一方の電極を第1MISトランジスタP20の第1導電型のキャリアが流出する側のドレイン電極に接続し、他方の電極を出力ノード2に接続し、制御電極を切り替えノードに接続する第4MISトランジスタN30と、入力ノード1と出力ノード2との間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子RV200とを備える。
入力電圧Viをハイレベルとして出力電圧Voを読み出す場合には、書き込み読み出し切り替え信号ΦW/Rをハイレベルに設定する。入力電圧Viをローレベルとして出力電圧Voを読み出す場合には、書き込み読み出し切り替え信号ΦW/Rをローレベルに設定する。
入力ノード1にハイレベルの電圧をかけて書き込む場合には、書き込み読み出し切り替え信号ΦW/Rをローレベルに設定する。入力ノード1にローレベルの電圧をかけて書き込む場合には、書き込み読み出し切り替え信号ΦW/Rをハイレベルに設定する。
上記のように、本発明の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
2…出力ノード
12…センスアンプ
14…ラッチ回路
26…バッファ回路
30…フリップフロップ
34…ルックアップテーブル
P1〜P10,P20…第1MISトランジスタ
N1〜N10,N20…第2MISトランジスタ
P30…第3MISトランジスタ
N30…第4MISトランジスタ
VDD…第1高電位側電源
VSS…第2低電位側電源
RV1,RV20,RV21,RV22,RV200…抵抗変化素子
NT20,NT21,NT22…選択用MISトランジスタ
ΦW/R…書き込み読み出し切り替え信号
Claims (5)
- 入力ノード及び出力ノードと、
第1導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第1導電型のキャリアが流入する側の電極を前記第1の電源に接続し、制御電極を前記入力ノードに接続する、第1導電型のキャリアを主電流とする第1MISトランジスタと、
第2導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第2導電型のキャリアが流入する側の電極を第2の電源に接続し、制御電極を前記入力ノードに接続する、第2導電型のキャリアを主電流とする第2MISトランジスタと、
前記入力ノードと前記出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子
とを備えることを特徴とする半導体記憶装置。 - 入力ノード及び出力ノードと、
第1導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第1導電型のキャリアが流入する側の電極を第1の電源に接続し、制御電極を前記入力ノードに接続する、第1導電型のキャリアを主電流とする第1MISトランジスタと、
第2導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第2導電型のキャリアが流入する側の電極を第2の電源に接続し、制御電極を前記入力ノードに接続する、第2導電型のキャリアを主電流とする第2MISトランジスタと、
前記入力ノードと前記出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子と、
前記入力ノードと前記出力ノードとの間に配置され、かつ前記複数の抵抗変化素子とそれぞれ直列接続される複数の選択用トランジスタ
とを備えることを特徴とする半導体記憶装置。 - 前記抵抗変化素子の抵抗値は、高抵抗の値は前記第1MISトランジスタ又は前記第2MISトランジスタのオン抵抗よりも高く、低抵抗の値は前記第1MISトランジスタ又は前記第2MISトランジスタのオン抵抗よりも低いことを特徴とする請求項1又は請求項2に記載の半導体記憶装置。
- 前記出力ノードには、センスアンプ,ラッチ回路若しくはロジック回路を接続することを特徴とする請求項1乃至請求項3の内、いずれか1項に記載の半導体記憶装置。
- 入力ノード,出力ノード及び切り替えノードと、
第1導電型のキャリアが流入する側の電極を第1の電源に接続し、制御電極を前記入力ノードに接続する、第1導電型のキャリアを主電流とする第1MISトランジスタと、
第2導電型のキャリアが流入する側の電極を第2の電源に接続し、制御電極を前記入力ノードに接続する、第2導電型のキャリアを主電流とする第2MISトランジスタと、
一方の電極を前記第2MISトランジスタの第2導電型のキャリアが流出する側の電極に接続し、他方の電極を前記出力ノードに接続し、制御電極を前記切り替えノードに接続する第3MISトランジスタと、
一方の電極を前記第1MISトランジスタの第1導電型のキャリアが流出する側の電極に接続し、他方の電極を前記出力ノードに接続し、制御電極を前記切り替えノードに接続する第4MISトランジスタと、
前記入力ノードと前記出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子
とを備えることを特徴とする半導体記憶装置。
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