KR20120097998A - 집적 회로 - Google Patents

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Abstract

퓨즈와 유사한 동작을 수행하는 집적 회로에 관한 것으로, 제어 신호를 입력받는 적어도 하나의 트랜지스터를 구비하며, 프로그래밍 동작 모드에서 상기 제어 신호에 응답하여 자신의 저항값을 가변하기 위한 가변 저항부, 및 노말 동작 모드에서 상기 가변 저항부의 출력 전압에 응답하여 프로그래밍 정보를 검출하기 위한 정보 검출부를 구비하는 집적 회로를 제공한다.

Description

집적 회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 퓨즈와 유사한 동작을 수행하는 집적 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 여러 가지 동작을 수행하기 위하여 내부에 다양한 회로들을 구비하고 있으며 그중에는 퓨즈 회로가 있다. 퓨즈 회로는 원하는 정보를 저장하기 위한 동작을 수행하며, 이를 위하여 퓨즈 회로 내부에는 일반 퓨즈 또는 안티 퓨즈를 구비한다. 일반 퓨즈와 안티 퓨즈는 서로 반대되는 특성을 가진 소자로써 일반 퓨즈의 경우 초기 단락(short) 상태로 제작된 이후 목적에 따라 프로그래밍되어 개방(open) 상태가 되지만 안티 퓨즈의 경우 개방 상태로 제작된 이후 목적에 따라 프로그래밍되어 단락 상태가 된다. 여기서, 프로그래밍이란 일반 퓨즈 및 안티 퓨즈에 원하는 정보를 저장하기 위한 일련의 동작을 의미한다.
이어서, 일반 퓨즈의 경우 비교적 작은 면적으로 설계되는 장점이 있지만, 웨이퍼 상태에서 프로그래밍 되어야 하는 단점이 있다. 이에 반하여 안티 퓨즈는 패키지 상태에서 프로그래밍 전압을 인가하여 프로그래밍할 수 있는 장점이 있지만, 비교적 큰 면적을 차지하고 복잡하고 정교한 제어 기술이 필요하다는 단점이 있다.
본 발명의 실시 예는 일반 퓨즈 및 안티 퓨즈와 같은 퓨즈 회로를 사용하지 않고도 원하는 정보를 저장할 수 있는 집적 회로를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 집적 회로는, 제어 신호를 입력받는 적어도 하나의 트랜지스터를 구비하며, 프로그래밍 동작 모드에서 상기 제어 신호에 응답하여 자신의 저항값을 가변하기 위한 가변 저항부; 및 노말 동작 모드에서 상기 가변 저항부의 출력 전압에 응답하여 프로그래밍 정보를 검출하기 위한 정보 검출부를 구비한다.
특히, 상기 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 집적 회로는, 출력단을 공통 노드로 하며, 프로그래밍 동작 모드에서 제1 및 제2 제어 신호에 응답하여 각각 자신의 저항값을 가변하기 위한 제1 및 제2 트랜지스터; 상기 프로그래밍 동작 모드에서 제3 제어 신호에 응답하여 상기 제2 트랜지스터에 예정된 전원 전압을 전달하기 위한 전원 전달부; 및 노말 동작 모드에서 상기 출력단의 전압에 응답하여 프로그래밍 정보를 검출하기 위한 정보 검출부를 구비한다.
특히, 상기 프로그래밍 동작 모드에서 상기 제2 제어 신호와 상기 제3 제어 신호는 서로 활성화 구간이 겹치는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 집적 회로는, 제1 출력단을 공통 노드로 하며, 프로그래밍 동작 모드에서 제1 및 제2 제어 신호에 응답하여 각각 자신의 저항값을 가변하기 위한 제1 및 제2 트랜지스터를 구비하는 제1 가변 저항부; 제2 출력단을 공통 노드로 하며, 상기 프로그래밍 동작 모드에서 제3 및 제4 제어 신호에 응답하여 각각 자신의 저항값을 가변하기 위한 제3 및 제4 트랜지스터를 구비하는 제2 가변 저항부; 및 노말 동작 모드에서 상기 제1 및 제2 출력단의 전압을 비교하여 프로그래밍 정보를 검출하기 위한 정보 검출부를 구비한다.
특히, 입력 데이터에 응답하여 상기 제1 내지 제6 제어 신호를 생성하기 위한 제어 신호 생성부를 더 구비한다.
본 발명의 실시 예에 따른 집적 회로는 프로그래밍 동작 모드에서 트랜지스터의 각 입력단에 예정된 전압을 인가하여 트랜지스터의 문턱 전압 값을 조절하는 것이 가능하고, 이후 노말 동작 모드에서 프로그래밍 동작 모드시 조절된 문턱 전압 값을 검출하는 것이 가능하다. 결국, 이 조절된 문턱 전압 값은 일반적인 퓨즈 회로의 프로그래밍 값과 유사한 성질을 가지며, 이는 본 발명의 실시 예에 따른 집적 회로를 일반적인 퓨즈 회로로 대체하여 사용할 수 있음을 의미한다.
본 발명은 적은 면적을 차지하는 트랜지스터를 이용하여 패키지 상태에서 원하는 정보를 저장할 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 제1 실시 예에 따른 집적 회로를 설명하기 위한 도면.
도 2 는 본 발명의 제1 실시 예에 전원 공급부가 추가되는 경우를 설명하기 위한 도면.
도 3 는 본 발명의 제2 실시 예에 따른 집적 회로를 설명하기 위한 도면.
도 4 는 본 발명의 제3 실시 예에 따른 집적 회로를 설명하기 위한 블록도.
도 5 는 도 4 의 정보 검출부(440)를 설명하기 위한 회로도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 제1 실시 예에 따른 집적 회로를 설명하기 위한 도면이다.
도 1 을 참조하면, 제1 실시 예에 따른 집적 회로는 가변 저항부(110)와, 정보 검출부(120)를 구비한다.
가변 저항부(110)는 프로그래밍 동작 모드에서 제어 신호(CTR)에 응답하여 자신의 저항값을 가변하기 위한 것으로, PMOS 트랜지스터(PM)와 저항(R)을 구비한다. 여기서, PMOS 트랜지스터(PM)는 공급 전원 전압(VDD)단과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고 제어 신호(CTR)를 게이트로 입력받으며, 저항(R)은 출력단(OUT)과 접지 전원 전압(VSS)단 사이에 연결된 저항(R)을 구비한다. 여기서, 저항(R)은 고정 저항값을 갖는다.
본 발명의 실시 예에 따른 집적 회로는 프로그래밍 동작 모드와 노말 동작 모드를 가지고 있으며, 이하 프로그래밍 동작 모드에 대하여 알아보도록 한다.
프로그래밍 동작 모드에서 제어 신호(CTR)는 논리'로우(low)'에 대응하는 전압 레벨을 갖게 되며, 이에 따라 PMOS 트랜지스터(PM)는 턴 온(turn on) 된다. 이때, PMOS 트랜지스터(PM)의 Vgs 는 PMOS 트랜지스터(PM)의 문턱 전압 값보다 크게 되어 열화가 진행되고, 결국 PMOS 트랜지스터(PM)는 프로그래밍 동작 모드를 통해 턴 온 저항값이 커지게 된다.
다음으로, 노말 동작 모드에 대하여 알아보도록 한다.
노말 동작 모드에서 정보 검출부(120)는 출력단(OUT)의 전압 레벨을 검출하여 프로그래밍 정보(INF_PR)를 출력한다. 여기서, 프로그래밍 정보(INF_PR)는 PMOS 트랜지스터(PM)의 턴 온 저항값이 커진 상태와 그렇지 않은 상태에 대한 정보를 의미하며, 예컨대 PMOS 트랜지스터(PM)의 턴 온 저항값이 커진 상태는 마치 일반 퓨즈를 컷팅한 경우에 대응하고 그렇지 않은 상태는 일반 퓨즈를 컷팅하지 않은 경우에 대응한다. 즉, 노말 동작 모드 역시 제어 시호(CTR)는 논리'로우'가 되며, 출력단(OUT)의 전압 레벨은 PMOS 트랜지스터(PM)의 턴 온 저항값에 따라 달라진다.
한편, 정보 검출부(120)는 위에서 설명한 바와 같이 노말 동작 모드시 출력단(OUT)에 응답하여 프로그로밍 정보(INF_PR)를 검출한다. 제1 실시 예에서는 출력단(OUT)의 전압과 예정된 기준 전압(V_REF)을 비교하여 프로그로밍 정보(INF_PR)를 출력하는 것을 일례로 하였다. 즉, 정보 검출부(120)는 PMOS 트랜지스터(PM)의 턴 온 저항값에 대응하는 출력단(OUT)의 전압 레벨과 기준 전압(V_REF)의 전압 레벨을 비교하여 프로그로밍 정보(INF_PR)를 출력한다.
결국, 제1 실시 예에 따른 집적 회로는 프로그래밍 동작 모드에서 제어 신호(CTR)에 따라 PMOS 트랜지스터(PM)의 턴 온 저항값을 조절하고, 노말 동작 모드에서 조절된 턴 온 저항값에 대응하는 프로그래밍 정보(INF_PR)를 검출하는 것이 가능하다.
도 2 는 본 발명의 제1 실시 예에 전원 공급부가 추가되는 경우를 설명하기 위한 도면이다. 설명의 편의를 위하여 추가된 전원 공급부(210)에 대해서만 설명하기로 한다.
도 2 를 참조하면, 전원 공급부(210)는 모드 선택 신호(MOD_SEL)에 응답하여 PMOS 트랜지스터(PM)에 공급되는 전원 전압을 공급 전원 전압(VDD) 또는 펌핑 전원 전압(VPP)으로 가변하여 공급한다. 여기서, 모드 선택 신호(MOS_SEL)는 프로그래밍 동작 모드와 노말 동작 모드에 대응하는 신호이고, 펌핑 전원 전압(VPP)은 공급 전원 전압(VDD)보다 높은 전압 레벨을 가지는 전압이다.
한편, PMOS 트랜지스터(PM)의 경우 Vgs 와 문턱 전압 값의 차가 크면 클수록 열화 진행이 가속화된다. 따라서, 프로그래밍 동작 모드시 PMOS 트랜지스터(PM)에 펌핑 전원 전압(VPP)을 공급하는 경우 열화 진행이 가속화되며, 이는 PMOS 트랜지스터(PM)의 턴 온 저항값이 빠르게 커질 수 있음을 의미한다.
도 3 는 본 발명의 제2 실시 예에 따른 집적 회로를 설명하기 위한 도면으로써, 설명의 편의를 위하여 도 1 의 가변 저항부(110)에 대응하는 구성만 도시하였다.
도 3 를 참조하면, 제2 실시 예의 가변 저항부는 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3)를 구비한다.
제1 PMOS 트랜지스터(PM1)는 프로그래밍 동작 모드에서 제1 제어 신호(CTR1)에 응답하여 자신의 저항값을 가변하기 위한 것으로, 공급 전원 전압(VDD)단과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고 제1 제어 신호(CTR1)를 게이트로 입력받는다. 그리고, 제2 PMOS 트랜지스터(PM2)는 프로그래밍 동작 모드에서 제2 제어 신호(CTR2)에 응답하여 자신의 저항값을 가변하기 위한 것으로, 출력단(OUT)과 접지 전원 전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 제2 제어 신호(CTR2)를 게이트로 입력받는다. 마지막으로, 제3 PMOS 트랜지스터(PM3)는 프로그래밍 동작 모드에서 제3 제어 신호(CTR3)에 응답하여 제2 PMOS 트랜지스터(PM2)에 예정된 전원 전압을 전달하기 위한 전원 전달부가 된다.
본 발명의 제2 실시 예에 따른 가변 저항부는 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)에 따라 제1 PMOS 트랜지스터(PM1)의 턴 온 저항값을 조절하거나 제2 PMOS 트랜지스터(PM2)의 턴 온 저항값을 조절하는 것이 가능하다. 아래 [표 1] 은 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)에 따른 제1 및 제2 PMOS 트랜지스터(PM1, PM2)의 턴 온 저항값 상태를 나타낸다.
CTR1 CTR2 CTR3
L H H PM1 의 턴 온 저항값이 커짐
H L L PM2 의 턴 온 저항값이 커짐
[표 1] 에서 알 수 있듯이, 제1 PMOS 트랜지스터(PM1)의 턴 온 저항값을 크게 하기 위해서는 제1 제어 신호(CTR1)를 논리'로우'로 제어한다. 이 경우 제1 PMOS 트랜지스터(PM1)의 Vgs 는 제1 PMOS 트랜지스터(PM1)의 문턱 전압 값보다 크게 되어 열화가 진행되기 때문에 제1 PMOS 트랜지스터(PM1)의 턴 온 저항값이 커지게 된다. 이어서, 제2 PMOS 트랜지스터(PM2)의 턴 온 저항값을 크게 하기 위해서는 제2 및 제3 제어 신호(CTR2, CTR3)를 모두 논리'로우'로 제어한다. 이 경우 제3 PMOS 트랜지스터(PM3)는 공급 전원 전압(VDD)을 제2 PMOS 트랜지스터(PM2)로 공급하고, 제2 PMOS 트랜지스터(PM2)는 공급 전원 전압(VDD)과 제2 제어 신호(CTR2)에 의하여 열화가 진행되어 턴 온 저항값이 커지게 된다.
한편, 노말 동작 모드에서 제1 및 제2 제어 신호(CTR1, CTR2)는 논리'로우'가 되고 제3 제어 신호(CTR3)는 논리'하이'가 된다. 따라서, 출력단(OUT)의 전압 레벨은 프로그래밍 동작 모드시 제1 및 제2 PMOS 트랜지스터(PM1, PM2)의 턴 온 저항값에 따라 달라지게 된다.
위에서 살펴본 바와 같이 제1 및 제2 PMOS 트랜지스터(PM1, PM2)의 턴 온 저항값은 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)에 따라 달라진다. 여기서, 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)는 예정된 데이터에 따라 [표 1]과 같이 제어되는 것이 가능하다. 즉, 제1 및 제2 PMOS 트랜지스터(PM1, PM2) 중 어느 하나의 PMOS 트랜지스터는 데이터에 따라 턴 온 저항값이 커질 수 있으며, 이는 데이터가 제1 및 제2 PMOS 트랜지스터(PM1, PM2)에 저장될 수 있음을 의미한다.
도 4 는 본 발명의 제3 실시 예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 4 를 참조하면, 집적 회로는 제어 신호 생성부(410)와, 제1 가변 지연부(420)와, 제2 가변 지연부(430), 및 정보 검출부(440)를 구비한다.
제어 신호 생성부(410)는 입력 데이터(DAT_IN)에 응답하여 제1 내지 제6 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6)를 생성한다. 참고로, 제3 실시 예에서는 하나의 입력 데이터(DAT_IN)에 대응하여 여섯 개의 제1 내지 제6 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6)를 생성하였지만, 도 3 의 제2 실시 예와 같이 하나의 데이터에 대응하여 세 개의 제어 신호를 생성하는 것도 가능하며, 도 1 의 제1 실시 예와 같이 한 개의 제어 신호를 생성하는 것도 가능하다.
제1 가변 저항부(420)는 제1 및 제2 제어 신호(CTR1, CTR2)와 제5 제어 신호(CTR5)에 응답하여 자신의 저항값을 가변하기 위한 것으로, 도 3 의 제2 실시 예와 유사한 구성을 가질 수 있다. 마찬가지로 제2 가변 저항부(430)는 제3 및 제4 제어 신호(CTR3, CTR4)와 제6 제어 신호(CTR6)에 응답하여 자신의 저항값을 가변하기 위한 것으로 이 역시 제2 실시 예와 유사한 구성을 가질 수 있다.
따라서, 프로그래밍 동작 모드에서 예컨대 입력 데이터(DAT_IN)가 논리'하이'인 경우 제1 출력단(OUT1)의 전압 레벨이 제2 출력단(OUT2)의 전압 레벨 보다 높게 설정되는 것이 가능하며, 반대로 입력 데이터(DAT_IN)가 논리'로우'인 경우 제1 출력단(OUT1)의 전압 레벨이 제2 출력단(OUT2)의 전압 레벨 보다 낮게 설정되는 것이 가능하다. 다시 말하면, 프로그래밍 동작 모드에서 입력 데이터(DAT_IN)는 제1 및 제2 가변 저항부(420, 430)에 저장된다.
한편, 정보 검출부(440)는 노말 동작 모드에서 제1 및 제2 출력단(OUT1, OUT2)의 전압을 비교하여 프로그래밍 정보(INF_PR)를 검출한다.
도 5 는 도 4 의 정보 검출부(440)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 정보 검출부(440)는 비교부(510)와, 래칭부(520)를 구비한다.
비교부(510)는 모드 선택 신호(MOD_SEL)에 응답하여 노말 동작 모드에서 활성화되고 제1 및 제2 출력단(OUT1, OUT2)의 전압 레벨을 비교한다. 여기서, 모드 선택 신호(MOD_SEL)는 프로그래밍 동작 모드에서 논리'로우'가 되고 노말 동작 모드에서 논리'하이'가 되는 신호이다. 따라서, 비교부(510)는 프로그래밍 동작 모드에서 비활성화되고 노말 동작 모드에서 활성화된다. 이어서, 래칭부(520)는 비교부(510)의 출력 신호를 래칭하여 프로그래밍 정보(INF_PR)를 출력한다.
결국, 이렇게 생성된 프로그래밍 정보(INF_PR)는 입력 데이터(DAT_IN)에 대응하는 신호가 되며, 이는 곧 프로그래밍 동작 모드시 입력된 입력 데이터(DAT_IN)가 제1 및 제2 가변 저항부(420, 430)에 저장되어 있다가 노말 동작 모드시 출력될 수 있음을 의미한다.
한편, 본 발명의 제1 내지 제3 실시 예에 따른 집적 회로는 프로그래밍 동작 모드에서 제어 신호에 응답하여 해당하는 트랜지스터에 원하는 데이터를 저장하는 것이 가능하고, 노말 동작 모드에서 저장된 데이터를 검출하는 것이 가능하다. 이는 본 발명의 제1 내지 제3 실시 예가 패키지 상태에서 이러한 동작이 가능하다는 것을 의미한다. 즉, 기존의 퓨즈 회로를 사용하지 않으면서도 패키지 상태에서 원하는 데이터의 저장 동작을 수행할 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 PMOS 트랜지스터를 사용하는 경우를 일례로 하였지만, 본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 가변 저항부
120 : 정보 검출부

Claims (29)

  1. 제어 신호를 입력받는 적어도 하나의 트랜지스터를 구비하며, 프로그래밍 동작 모드에서 상기 제어 신호에 응답하여 자신의 저항값을 가변하기 위한 가변 저항부; 및
    노말 동작 모드에서 상기 가변 저항부의 출력 전압에 응답하여 프로그래밍 정보를 검출하기 위한 정보 검출부
    를 구비하는 집적 회로.
  2. 제1항에 있어서,
    상기 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    상기 CMOS 트랜지스터는 상기 제어 신호에 응답하여 턴 온 저항값이 가변하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 트랜지스터는 제1 전원 전압단과 상기 가변 저항부의 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제어 신호를 게이트로 입력받는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서,
    상기 출력단과 제2 전원 전압단 사이에 연결된 고정 저항부를 더 구비하는 집적 회로.
  6. 제1항에 있어서,
    상기 정보 검출부는 상기 가변 저항부의 출력 전압과 예정된 기준 전압을 비교하여 상기 프로그래밍 정보를 출력하는 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서,
    상기 프로그래밍 동작 모드와 상기 노말 동작 모드에 응답하여 상기 가변 저항부에 인가되는 전원 전압을 가변하여 공급하여 위한 전원 공급부를 더 구비하는 집적 회로.
  8. 출력단을 공통 노드로 하며, 프로그래밍 동작 모드에서 제1 및 제2 제어 신호에 응답하여 각각 자신의 저항값을 가변하기 위한 제1 및 제2 트랜지스터;
    상기 프로그래밍 동작 모드에서 제3 제어 신호에 응답하여 상기 제2 트랜지스터에 예정된 전원 전압을 전달하기 위한 전원 전달부; 및
    노말 동작 모드에서 상기 출력단의 전압에 응답하여 프로그래밍 정보를 검출하기 위한 정보 검출부
    를 구비하는 집적 회로.
  9. 제8항에 있어서,
    상기 제1 및 제2 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서,
    상기 CMOS 트랜지스터는 상기 제1 및 제2 제어 신호 각각에 응답하여 턴 온 저항값이 가변하는 것을 특징으로 하는 집적 회로.
  11. 제8항에 있어서,
    상기 제1 트랜지스터는 제1 전원 전압단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제1 제어 신호를 게이트로 입력받는 것을 특징으로 하는 집적 회로.
  12. 제8항에 있어서,
    상기 제2 트랜지스터는 상기 출력단과 제2 전원전압단 사이에 소오스-드레인 경로가 형성되고 상기 제2 제어 신호를 게이트로 입력받는 것을 특징으로 하는 집적 회로.
  13. 제8항에 있어서,
    상기 전원 전달부는 상기 제1 전원전압단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제3 제어 신호를 게이트로 입력받는 제3 트랜지스터를 구비하는 것을 특징으로 하는 집적 회로.
  14. 제8항에 있어서,
    상기 정보 검출부는 상기 가변 저항부의 출력 전압과 예정된 기준 전압을 비교하여 상기 프로그래밍 정보를 출력하는 것을 특징으로 하는 집적 회로.
  15. 제8항에 있어서,
    상기 프로그래밍 동작 모드에서 상기 제2 제어 신호와 상기 제3 제어 신호는 서로 활성화 구간이 겹치는 것을 특징으로 하는 집적 회로.
  16. 제8항에 있어서,
    상기 프로그래밍 동작 모드와 상기 노말 동작 모드에 응답하여 상기 제1 및 제2 트랜지스터에 인가되는 전원 전압을 가변하여 공급하여 위한 전원 공급부를 더 구비하는 집적 회로.
  17. 제8항에 있어서,
    입력 데이터에 응답하여 상기 제1 내지 제3 제어 신호를 생성하기 위한 제어 신호 생성부를 더 구비하는 집적 회로.
  18. 제1 출력단을 공통 노드로 하며, 프로그래밍 동작 모드에서 제1 및 제2 제어 신호에 응답하여 각각 자신의 저항값을 가변하기 위한 제1 및 제2 트랜지스터를 구비하는 제1 가변 저항부;
    제2 출력단을 공통 노드로 하며, 상기 프로그래밍 동작 모드에서 제3 및 제4 제어 신호에 응답하여 각각 자신의 저항값을 가변하기 위한 제3 및 제4 트랜지스터를 구비하는 제2 가변 저항부; 및
    노말 동작 모드에서 상기 제1 및 제2 출력단의 전압을 비교하여 프로그래밍 정보를 검출하기 위한 정보 검출부
    를 구비하는 집적 회로.
  19. 제18항에 있어서,
    상기 제1 가변 저항부는 상기 프로그래밍 동작 모드에서 제5 제어 신호에 응답하여 상기 제2 트랜지스터에 예정된 전원 전압을 전달하기 위한 제1 전원 전달부를 더 구비하고,
    상기 제2 가변 저항부는 상기 프로그래밍 동작 모드에서 제6 제어 신호에 응답하여 상기 제4 트랜지스터에 예정된 전압 전압을 전달하기 위한 제2 전원 전달부를 더 구비하는 것을 특징으로 하는 집적 회로.
  20. 제18항에 있어서,
    상기 제1 내지 제4 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  21. 제20항에 있어서,
    상기 CMOS 트랜지스터는 상기 제1 내지 제4 제어 신호 각각에 응답하여 턴 온 저항값이 가변하는 것을 특징으로 하는 집적 회로.
  22. 제18항에 있어서,
    상기 제1 트랜지스터는 제1 전원 전압단과 상기 제1 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제1 제어 신호를 게이트로 입력받고,
    상기 제2 트랜지스터는 상기 제1 출력단과 제2 전원전압단 사이에 소오스-드레인 경로가 형성되고 상기 제2 제어 신호를 게이트로 입력받는 것을 특징으로 하는 집적 회로.
  23. 제19항에 있어서,
    상기 제1 전원 전달부는 제1 전원전압단과 상기 제1 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제5 제어 신호를 게이트로 입력받는 제5 트랜지스터를 구비하는 것을 특징으로 하는 집적 회로.
  24. 제18항에 있어서,
    상기 제3 트랜지스터는 제1 전원 전압단과 상기 제2 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제3 제어 신호를 게이트로 입력받고,
    상기 제4 트랜지스터는 상기 제2 출력단과 제2 전원전압단 사이에 소오스-드레인 경로가 형성되고 상기 제4 제어 신호를 게이트로 입력받는 것을 특징으로 하는 집적 회로.
  25. 제19항에 있어서,
    상기 제2 전원 전달부는 제1 전원전압단과 상기 제2 출력단 사이에 소오스-드레인 경로가 형성되고 상기 제6 제어 신호를 게이트로 입력받는 제6 트랜지스터를 구비하는 것을 특징으로 하는 집적 회로.
  26. 제19항에 있어서,
    입력 데이터에 응답하여 상기 제1 내지 제6 제어 신호를 생성하기 위한 제어 신호 생성부를 더 구비하는 집적 회로.
  27. 제19항에 있어서,
    상기 프로그래밍 동작 모드에서 상기 제2 제어 신호와 상기 제5 제어 신호가 서로 활성화 구간이 겹치고, 상기 제4 제어 신호와 상기 제6 제어 신호가 활성화 구간이 겹치는 것을 특징으로 하는 집적 회로.
  28. 제18항에 있어서,
    상기 프로그래밍 동작 모드와 상기 노말 동작 모드에 응답하여 상기 제1 및 제2 가변 저항부에 인가되는 전원 전압을 가변하여 공급하여 위한 전원 공급부를 더 구비하는 집적 회로.
  29. 제18항에 있어서,
    상기 정보 검출부는,
    상기 노말 동작 모드에서 활성화되고, 상기 제1 및 제2 출력단의 전압 레벨을 비교하기 위한 비교부; 및
    상기 비교부의 출력 신호를 래칭하여 상기 프로그래밍 정보를 출력하기 위한 래칭부를 구비하는 것을 특징으로 하는 집적 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605594B1 (ko) * 2003-10-31 2006-07-28 주식회사 하이닉스반도체 파워업신호 발생 장치
JP4118845B2 (ja) * 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
KR100674992B1 (ko) * 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
US8085615B2 (en) * 2006-12-29 2011-12-27 Spansion Llc Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
KR100845407B1 (ko) 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
JP5173706B2 (ja) * 2008-09-26 2013-04-03 株式会社東芝 不揮発性半導体記憶装置およびその読み出し方法
KR20100107609A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법
FR2959367A1 (fr) * 2010-04-21 2011-10-28 St Microelectronics Sa Circuit tampon pour charge capacitive de forte valeur

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