FR2959367A1

FR2959367A1 - Circuit tampon pour charge capacitive de forte valeur

Info

Publication number: FR2959367A1
Application number: FR1053028A
Authority: FR
Inventors: Francois Agut
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2010-04-21
Filing date: 2010-04-21
Publication date: 2011-10-28
Also published as: US8476941B2; US20110260756A1

Abstract

L'invention concerne un circuit tampon comprenant une borne d'entrée (OUT1) adaptée à recevoir un signal d'entrée (VOUT1) et une borne de sortie (OUT2) adaptée à être connectée à une charge capacitive (C1), comprenant : un circuit de sortie (32) comportant au moins un premier et un deuxième transistor MOS (P1, N1) et dont la sortie constitue ladite borne de sortie du circuit tampon, des moyens de commande (36, 38) desdits premier et deuxième transistors recevant le signal d'entrée, et des moyens de comparaison (34) de la tension sur la borne de sortie du circuit (VOUT2) à au moins une tension de seuil (V1, V2), les moyens de comparaison étant connectés auxdits moyens de commande.

Description

B10158 - 09-GR1-517 1 CIRCUIT TAMPON POUR CHARGE CAPACITIVE DE FORTE VALEUR

Domaine de l'invention La présente invention concerne des circuits tampons destinés à adapter la sortie d'un circuit de transmission de données à une charge capacitive de forte valeur.

Exposé de l'art antérieur Les circuits tampons, plus couramment appelés dans la technique buffers, sont des circuits dont la sortie suit l'état de l'entrée en corrigeant des déformations de forme et/ou d'amplitude que pourrait présenter l'entrée. Les circuits tampons permettent ainsi une remise à niveau d'un signal qui risquerait d'être mal interprété si aucun buffer n'était utilisé. Les buffers considérés ici permettent de transformer une impédance d'entrée élevée en une impédance de sortie faible. Dans le cas de buffers destinés à alimenter une charge capacitive, à savoir les buffers que l'on va considérer ici, des problèmes peuvent apparaître si la charge capacitive présente une valeur élevée et si le signal à transmettre présente une fréquence également élevée. En effet, dans ce cas, la charge capacitive peut ne pas avoir le temps de se charger/décharger et donc de changer d'état à chaque changement d'état de l'entrée du circuit. Pour éviter cela, les circuits sont généralement prévus pour que la charge capacitive placée en sortie du circuit B10158 - 09-GR1-517

2 présente un temps de montée et de descente de l'ordre de la durée de transmission d'un bit. Pour qu'une transmission soit de bonne qualité, il faut cependant prévoir que les temps de détection des états haut 5 ou bas en sortie d'un buffer soient suffisants. La figure 1 représente un circuit tampon, ou buffer, connu recevant, sur une borne d'entrée OUT1, un signal provenant de la sortie d'un circuit de traitement de données (non représenté). Le circuit de la figure 1 comprend, entre deux 10 bornes d'application d'une tension d'alimentation, dans l'exemple représenté une première borne à une tension haute VDD et une seconde borne à une tension basse VSS, une association série, en partant de la borne de tension la plus élevée (VDD), d'un transistor MOS à canal P, P1, d'une première résistance de 15 valeur variable R1, d'une seconde résistance de valeur variable R2 et d'un transistor MOS à canal N, N1. La grille du transistor P1 est connectée à un point A d'application d'une tension de commande du transistor P1 et la grille du transistor N1 est connectée à un point B d'application d'une tension de commande 20 du transistor N1. La sortie du circuit tampon, OUT2, est connectée au point de connexion entre les résistances R1 et R2. Les valeurs des résistances R1 et R2 sont généralement prévues de façon que la résistance de part et d'autre de la sortie OUT2, entre les bornes d'alimentation VDD et VSS et lorsque les 25 transistors P1 et N1 sont passants, soit égale (les résistances à l'état passant des transistors P1 et N1 étant le plus souvent distinctes). La sortie OUT2 alimente une charge capacitive C (représentée en pointillés en figure 1). La borne d'entrée OUT1 du circuit est connectée à une 30 première borne d'entrée d'un premier circuit de commande PR1 dont la sortie est connectée au point A et à une première borne d'entrée d'un second circuit de commande PR2 dont la sortie est connectée au point B. Les circuits de commande PR1 et PR2 reçoivent en outre, sur une seconde borne d'entrée, un signal 35 d'activation du circuit EN. Les circuits de commande PR1 et PR2 B10158 - 09-GR1-517

3 sont prévus pour transmettre une commande sur les grilles des transistors P1 et N1 adaptée à rendre passant l'un ou l'autre de ces transistors, et ainsi connecter la sortie OUT2 alternativement à la tension élevée VDD ou à la tension basse VSS, en fonction de la valeur des signaux d'entrée OUT1 et d'activation EN. Le signal d'activation EN peut être à un premier état lorsque le circuit n'est pas en utilisation, par exemple lors de phases où l'on sait qu'aucune transmission de données n'est réalisée. Dans ce cas, les circuits PR1 et PR2 bloquent les transistors P1 et N1. Lorsque le circuit est en utilisation (signal EN à un second état) et la tension d'entrée OUT1 est à l'état haut, le circuit de commande PR1 force la tension au point A à zéro. Ceci rend le transistor P1 passant et connecte la sortie OUT2 à la tension VDD. Pendant ce temps, le circuit de commande PR2 impose une tension au point B à l'état bas pour que le transistor N1 soit bloqué. Inversement, lorsque le signal d'entrée OUT1 est à l'état bas, les tensions aux points A et B sont à l'état haut.

La figure 2 illustre un ensemble de courbes du signal sur la sortie OUT2 en fonction de différentes valeurs de l'entrée OUT1 sur une durée égale à deux durées de bit (environ 2 ns). On nomme classiquement diagramme de l'oeil cette forme particulière de représentation d'un chronogramme. Dans l'exemple de la figure 2, une charge capacitive C d'environ 10 pF est connectée sur la sortie OUT2, et la fréquence de transmission des données est de l'ordre de 530 MHz. De façon classique, on appelle la durée de bit la moitié de la période de transmission de données, lorsque le système de transmission est utilisé en débit de données doublé (DDR, de l'anglais Double Data Rate). Pour une fréquence de transmission des données de l'ordre de 530 MHz, la durée de bit est donc légèrement inférieure à une nanoseconde. Dans les courbes illustrées en figure 2, on peut tout 35 d'abord distinguer un premier ensemble de courbes 10 dont la B10158 - 09-GR1-517

4 valeur de la sortie VOUT2 reste constante et égale à VDD, dans l'exemple représenté à 1,2 V. Ce premier ensemble de courbes illustre le cas où l'entrée OUT1 reste pendant plusieurs durées de bit à l'état haut. On peut également distinguer un deuxième ensemble de courbes 12 correspondant à une tension de sortie VOUT2 égale à la tension basse d'alimentation VSS, dans l'exemple représenté égal à 0 V. Ce deuxième ensemble de courbes illustre le cas où l'entrée OUT1 reste pendant plusieurs durées de bit à l'état bas.

Un troisième ensemble de courbes 14 correspond au signal sur la sortie OUT2 dans le cas où, avant un instant t = 0, l'entrée OUT1 est l'état bas puis passe à l'état haut sur l'ensemble de la durée représentée, à savoir sur deux durées de bit. Dans ce cas, la courbe de la sortie OUT2 suit une courbe de charge d'un condensateur de forte valeur, c'est-à-dire que, à la fin de la première durée de bit (t 1 ns), le condensateur en sortie du circuit de la figure 1 n'est pas complètement chargé (VOUT2 < VDD). De façon symétrique, un quatrième ensemble de courbes 16 correspond au cas où, avant l'instant t = 0, l'entrée OUT1 est à l'état haut puis passe à l'état bas sur au moins deux durées de bit. Dans ce cas, les courbes 16 suivent une courbe de décharge d'un condensateur de forte valeur, c'est-à-dire que, à la fin de la première durée de bit, le condensateur n'est pas complètement déchargé (VOUT2 > VSS).

Un cinquième ensemble de courbes 18 correspond au cas où le condensateur est initialement déchargé à l'instant t = 0 puis où l'entrée OUT1 passe à un état haut puis à un état bas dans les deux durées de bits suivantes. Dans ce cas, le condensateur se charge jusqu'à un certain point à la fin de la première durée de bit puis se décharge. On notera que, dans ce cas, la valeur maximale atteinte par la tension de sortie VOUT2 est inférieure à la tension d'alimentation haute VDD. De façon symétrique, un sixième ensemble de courbes 20 représente le cas où l'entrée OUT1 passe d'un état haut à un état bas puis de nouveau à un état haut. Dans ce cas, la tension VOUT2 n'arrive B10158 - 09-GR1-517

pas jusqu'à la tension basse de l'alimentation VSS et atteint au minimum une valeur de l'ordre de 0,2 V. Ainsi, en fonction du passé de l'état de la tension VOUT2, des courbes distinctes apparaissent. De plus, dans un 5 même ensemble de courbes, de légères différences de tracé apparaissent. Ces différences sont également liées au passé du circuit, par exemple à la durée pendant laquelle l'entrée du circuit est dans un premier état avant de passer à un second état.

A partir des courbes illustrées en figure 2, on définit plusieurs paramètres permettant de qualifier la qualité de la transmission obtenue par le circuit de la figure 1. En effet, pour que l'état de sortie sur la borne de sortie OUT2 soit clairement déterminable par un circuit placé en aval du circuit de la figure 1, il faut que la tension sur la sortie OUT2, à l'état haut ou à l'état bas, puisse être détectée pendant un temps assez long. Le circuit placé en aval du circuit de la figure 1 comprend généralement des comparateurs de la tension VOUT2 avec des tensions de référence hautes et basses.

Dans l'exemple de la figure 2, on a appelé V+ une tension de détection haute, qui est dans l'exemple représenté égale à 0,9 V, et V_ une tension de détection basse, qui est dans l'exemple représenté égale à 0,3 V. Lorsque la tension sur la borne de sortie OUT2 est comprise entre V+ et V_, aucune détection ne peut être faite. Lorsque la tension VOUT2 est supérieure à V+, un état haut est détecté, et inversement lorsque la tension VOUT2 est inférieure à la tension V_, un état bas est détecté. Pour qualifier la qualité d'un buffer, on appelle "ouverture de l'oeil" la durée minimale pendant laquelle on peut mesurer un '1' ou un '0' logique. Dans l'exemple de la figure 2, cette durée correspond à la durée pendant laquelle, dans le cas critique des courbes 18, un '1' peut être détecté (durée Ti) et, dans le cas inverse, pour les courbes critiques 20, le temps minimum T2 pendant lequel un '0' peut être détecté en sortie du B10158 - 09-GR1-517

6 circuit. Plus l'ouverture de l'oeil (TI ou T2) est importante, plus la transmission et le buffer sont de bonne qualité. On définit également la gigue du circuit qui correspond à la durée T3 entre le moment où une première des courbes de la figure 2 passe à la valeur moyenne d'alimentation (VDD-VSS)/2 et le moment où la dernière des courbes passe à cette même valeur pendant une durée de bit. Plus la gigue d'un circuit est faible, moins il y a de chance qu'une donnée soit mal détectée en sortie du circuit.

Les figures 3A, 3B et 3C sont des chronogrammes illustrant, respectivement, un signal d'entrée OUT1 et des signaux correspondants au point A (VA) et au point B (VB) fournis par les circuits de commande PR1 et PR2, dans le cas où le circuit est activé (le signal EN n'influence pas les circuits de commande PR1 et PR2). Lorsque la tension d'entrée OUT1 change de valeur, les tensions VA et VB changent également de valeur avec un certain retard non représenté dans les chronogrammes des figures 3A à 3C. De préférence, les signaux aux points A et B ne changent pas de valeur brutalement mais présentent une pente de valeur constante avant d'arriver à la valeur finale pour éviter des appels de courant importants dans la branche d'alimentation de la charge placée sur la sortie OUT2 lors de la mise en conduction du transistor P1 ou N1. Il existe un besoin d'un circuit tampon, ou buffer, adapté à alimenter une charge capacitive de forte valeur présentant une gigue faible et une ouverture de l'oeil importante. Résumé Un objet d'un mode de réalisation de la présente 30 invention est de prévoir un buffer permettant une transmission de données améliorée. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un buffer présentant une ouverture de l'oeil importante et une gigue faible.

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7 Pour obtenir un circuit tampon ou buffer présentant une ouverture de l'oeil importante et une gigue faible, les transistors constitutifs d'un buffer connectant une charge capacitive de sortie à une alimentation haute ou basse sont déconnectés lorsque la tension de sortie dépasse un seuil prédéterminé. Ainsi, un mode de réalisation de la présente invention prévoit un circuit tampon comprenant une borne d'entrée adaptée à recevoir un signal d'entrée et une borne de sortie adaptée à être connectée à une charge capacitive, comprenant : un circuit de sortie comportant au moins un premier et un deuxième transistor MOS et dont la sortie constitue la borne de sortie du circuit tampon, des moyens de commande des premier et deuxième transistors recevant le signal d'entrée, et des moyens de comparaison de la tension sur la borne de sortie du circuit à au moins une tension de seuil, les moyens de comparaison étant connectés aux moyens de commande. Selon un mode de réalisation de la présente invention, le circuit de sortie comprend la connexion en série, entre deux bornes d'application d'une tension d'alimentation, du premier transistor MOS, d'une première et d'une deuxième résistance de valeurs variables et du deuxième transistor MOS, la sortie du circuit étant connectée au point de connexion des première et deuxième résistances.

Selon un mode de réalisation de la présente invention, les moyens de comparaison comprennent un premier et un deuxième comparateur recevant chacun, sur une de leurs bornes d'entrée, le signal de la sortie du circuit et, sur une deuxième borne d'entrée, respectivement, une première et une deuxième tension de seuil. Selon un mode de réalisation de la présente invention, les moyens de commande comprennent un premier et un deuxième circuit de commande dont la sortie est connectée, respec- tivement, à la grille respective des premier et deuxième transistors MOS, et dont au moins une première entrée est B10158 - 09-GR1-517

8 connectée à la borne d'entrée du circuit et dont une deuxième entrée est connectée, respectivement, à la sortie du premier et du deuxième comparateur. Selon un mode de réalisation de la présente invention, le premier circuit de commande est prévu pour rendre le premier transistor MOS passant lorsque le signal sur la borne d'entrée est à un état haut et pour bloquer le premier transistor MOS lorsque la sortie du premier comparateur est dans un état correspondant à une tension en sortie du circuit supérieure à la première tension de seuil. Selon un mode de réalisation de la présente invention, le deuxième circuit de commande est prévu pour rendre le deuxième transistor MOS passant lorsque le signal sur la borne d'entrée est à un état bas et pour bloquer le deuxième transistor MOS lorsque la sortie du deuxième comparateur est dans un état correspondant à une tension en sortie du circuit inférieure à la deuxième tension de seuil. Selon un mode de réalisation de la présente invention, les première et deuxième tensions de seuil sont égales.

Selon un mode de réalisation de la présente invention, le circuit tampon comprend en outre une seconde borne d'entrée, destinée à recevoir un signal d'activation du circuit, connectée en entrée des premier et deuxième moyens de commande, les premier et deuxième moyens de commande étant prévus de façon à fonctionner normalement lorsque le signal d'activation est dans un premier état et à bloquer les premier et deuxième transistors lorsque le signal d'activation est dans un second état. Selon un mode de réalisation de la présente invention, le signal d'entrée sur la borne d'entrée a une fréquence de 530 MHz. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : B10158 - 09-GR1-517

9 la figure 1, précédemment décrite, illustre un buffer connu et son circuit de commande ; la figure 2, précédemment décrite, illustre diverses courbes de la tension de sortie du circuit de la figure 1 ; les figures 3A à 3C, précédemment décrites, illustrent des signaux de commande des transistors du circuit de la figure 1 en fonction de variations de la tension d'entrée du circuit ; la figure 4 est un schéma sous forme de blocs d'un circuit tampon selon un mode de réalisation de la présente invention ; la figure 5 illustre un circuit tampon selon un mode de réalisation de la présente invention ; les figures 6A à 6H sont des chronogrammes illustrant le fonctionnement du circuit tampon de la figure 5 ; la figure 7 illustre diverses courbes de la tension de sortie du circuit tampon de la figure 5 ; et la figure 8 illustre une variante de réalisation du circuit tampon de la figure 5. Description détaillée La figure 4 est un schéma bloc d'un circuit selon un mode de réalisation de la présente invention. En figure 4, le circuit tampon reçoit le signal de sortie OUT1 d'un circuit électronique non représenté. Le signal OUT1 est appliqué à un système de commande 30 (CONTROL) d'un circuit de sortie 32 (OUT). La sortie OUT2 du circuit de sortie 32 est destinée à alimenter une charge capacitive de valeur élevée. Un système de comparaison 34 (COMP) reçoit, sur une de ses entrées, la sortie OUT2 du circuit et, sur une ou plusieurs autres entrées, une ou plusieurs valeurs de référence V1, V2. La sortie du système de comparaison 34 est connectée au système de commande 30. Le dispositif de la figure 4 fonctionne comme suit. Lorsque la valeur de l'entrée OUT1 varie, la valeur de la sortie OUT2 varie également, avec un retard dû au passage dans les 35 différents composants du système de commande 30 et du circuit de B10158 - 09-GR1-517

10 sortie 32. Du fait de la forte valeur de la charge capacitive placée en sortie du circuit, la sortie OUT2 varie relativement lentement. Le comparateur 34 détecte le moment où la tension de la sortie OUT2 dépasse un premier seuil V1, dans le cas d'une charge, ou passe en dessous d'une valeur V2, dans le cas d'une décharge de la capacité placée en sortie du circuit. Lorsque le comparateur 34 détecte que le signal de sortie VOUT2 du circuit a dépassé un premier seuil (V1) lors de la charge ou est passé en dessous du deuxième seuil (V2) lors de la décharge, les moyens de commande 30 bloquent les transistors du circuit de sortie 32, et donc la valeur sur la sortie OUT2. En spécifiant de façon adaptée les valeurs des tensions de seuil V1 et V2, on peut ainsi bloquer le système à une tension de sortie OUT2 inférieure à VDD (tension d'alimentation haute) dans le cas d'une charge et supérieure à VSS (tension d'alimentation basse) dans le cas d'une décharge. On veillera cependant à ce que la tension de sortie VOUT2 soit adaptée à représenter un '0' ou un '1' logique de façon à être détectée par un circuit placé en aval du circuit de sortie 32.

Ceci permet, comme nous le verrons par la suite, d'augmenter l'ouverture de l'oeil du dispositif et de diminuer fortement la gigue de ce circuit. La figure 5 illustre un exemple de réalisation d'un circuit de sortie selon un mode de réalisation de la présente 25 invention. Le circuit de sortie 32 comprend, de façon classique, la connexion en série, entre deux bornes d'application VDD et VSS d'une tension d'alimentation continue, d'un premier transistor P1 à canal P, d'une première résistance variable R1, 30 d'une seconde résistance variable R2 et d'un second transistor N1 à canal N. On notera que l'on pourra également prévoir des transistors présentant des canaux de type de conductivité différent, les signaux de commande appliqués aux grilles de ces transistors étant alors adaptés en conséquence. La sortie OUT2 35 du circuit tampon est connectée entre les résistances R1 et R2.

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11 La grille du transistor P1 est connectée à un point A correspondant à la sortie d'un premier circuit de commande 36, PR1', et la grille du transistor N1 est connectée à un point B correspondant à la sortie d'un second circuit de commande 38, PR2'. Les circuits de commande PR1' et PR2' reçoivent, sur une première de leurs entrées, le signal OUT1. Le système de comparaison 34 de la figure 4 est constitué, dans l'exemple de la figure 5, de deux comparateurs 40 et 42 recevant sur une première de leurs entrées la tension de la sortie OUT2. Une seconde de leurs entrées reçoit, respectivement, des tensions de référence V1 et V2. Les sorties des comparateurs 40 et 42, respectivement C et D, sont connectées à une entrée respective des circuits de commande 36 et 38. En fonction de la comparaison réalisée entre la valeur du signal sur la sortie VOUT2 et les tensions de seuil V1 et V2, les signaux aux points C et D varient. Comme nous le verrons par la suite, la variation des signaux sur les points C et D provoque le blocage des transistors P1 ou N1. Comme dans le cas de la figure 1, une entrée d'activation EN pourra également être prévue sur le circuit de la figure 5. Cette entrée sera connectée aux circuits de commande 36 et 38 et pourra par exemple permettre de désactiver l'ensemble du circuit tampon lorsqu'aucune transmission n'est réalisée par celui-ci.

Les figures 6A à 6H sont des chronogrammes illustrant respectivement, l'état de l'entrée OUT1, la tension VA au point A, l'état du transistor P1, la tension VC au point C, la tension VB au point B, l'état du transistor N1, la tension VD au point D et le signal sur la sortie OUT2 du circuit. Dans cet exemple, on considérera des valeurs V1 et V2 (voir figure 5) égales à (VDD - VSS) / 2, VSS étant connecté à la masse (tension égale à zéro). A un instant t1, la tension d'entrée OUT1 passe de 0 à 1. Ceci provoque, à un instant postérieur t2, le passage à l'état bas de la tension VA au point A (signal de commande du B10158 - 09-GR1-517

12 transistor P1). Ceci provoque le passage à l'état passant (ON) du transistor P1, à un instant t3 postérieur à l'instant t2. Ainsi, à partir de l'instant t3, la charge placée en sortie du circuit est connectée à la tension VDD, au travers du transistor P1, ce qui provoque la charge du condensateur Cl. A un instant t4, postérieur à l'instant t3, la tension de sortie OUT2 du circuit devient supérieure à VDD/2 (tension de référence V1), ce qui provoque le passage à l'état haut de la tension VC au point C. Ce passage à l'état haut intervient à l'instant t5 postérieur à l'instant t4. Le circuit de commande PR1' est prévu de façon que le passage à l'état haut de la tension au point C provoque le passage à l'état haut de la tension au point A de commande du transistor P1, à un instant t6. Ceci provoque alors le blocage, à un instant t7, du transistor P1. Ainsi, à partir de l'instant t7, et jusqu'à un nouveau changement de la tension d'entrée OUT1, la tension de sortie OUT2 du circuit reste constante, à la valeur qu'elle a atteint à l'instant t7. De façon symétrique, à un instant t'1, la tension d'entrée OUT1 change d'état et passe à un état bas. Ceci provoque le passage, à un instant t'2, de la tension au point B à un état haut, et donc le passage, à un instant t'3, du transistor N1 à un état passant (ON). A partir de l'instant t'3, la sortie OUT2 du circuit est connectée à la masse (VSS) par l'intermédiaire du transistor N1. Ceci provoque la décharge de la capacité Cl placée en sortie du circuit. A un instant t'4, la tension de sortie du circuit passe à une valeur inférieure à VDD/2 (V2). Ceci provoque le passage, à un instant t'S, de la tension au point D à un état haut, et provoque, à un instant t'6, le passage à un état bas de la tension du point B. Ainsi, à partir d'un moment t'7 postérieur à l'instant t'6, le transistor N1 devient bloqué (OFF). Ainsi, la tension sur la borne de sortie OUT2 du circuit reste constante, à la valeur qu'elle a atteint à l'instant t'7, B10158 - 09-GR1-517

13 puisque le condensateur Cl présente une capacité élevée, jusqu'à un nouveau changement de l'entrée OUT1. On notera que, comme cela est illustré à la fin de la seconde période des chronogrammes des figures 6A à 6H, le maintien de la donnée OUT1 à une tension fixe pendant plusieurs durées de bit implique une tension sur la sortie OUT2 constante, supérieure à la tension VSS dans le cas où la tension d'entrée V0UT1 est à zéro et inférieure à VDD dans le cas où la tension d'entrée V0UT1 est à l'état haut.

Dans l'exemple des figures 6A à 6H, les tensions aux points A et B ont été représentées comme présentant des changements de valeurs instantanées. De façon classique, les circuits de commande PR1' et PR2' pourront être adaptés à fournir des signaux de commande progressifs tels que ceux illustrés en figures 3A à 3C. De plus, on a choisi arbitrairement de fixer la tension au point C à un état haut lorsque la tension de sortie est supérieure à VDD/2 et la tension au point D à un état haut lorsque la tension de sortie est inférieure à VDD/2. On notera que les circuits de commande PR1' et PR2' pourront être adaptés au cas où les tensions au point C et D sont inverses de celles représentées ici, et également où les tensions V1 et V2 sont distinctes. Dans les chronogrammes des figures 6A à 6H, on a représenté le fonctionnement du circuit de la figure 5 en considérant un temps de commutation des transistors N1 et P1 non nul et inférieur au temps de commutation des comparateurs 40 et 42. On a également considéré un temps de commutation des circuits de commande 36 et 38 non nul et supérieur au temps de commutation des comparateurs 40 et 42. De façon générale, ces temps de commutation pourront être plus ou moins importants. En pratique, les transistors P1 et N1 pourront présenter un temps de commutation de l'ordre de 50 ps, les comparateurs 40 et 42 pourront présenter un temps de commutation de l'ordre de 150 ps B10158 - 09-GR1-517

14 et les comparateurs 36 et 38 un temps de commutation compris entre 150 et 250 ps. Pour que le circuit de la figure 5 fonctionne correctement, la durée de transmission d'un bit doit être supérieure ou égale à l'ensemble des retards que peut prendre le circuit lors d'un cycle de commutation. Avec les valeurs numériques ci-dessus, on peut prévoir une durée de bit légèrement inférieure à une nanoseconde. La figure 7 illustre un ensemble de courbes, en fonction du temps et sur une période de transmission (deux durées de bit), de la sortie VOUT2 du circuit de la figure 5 dans différentes configurations et changements de valeurs du signal d'entrée OUT1 (similaire à la figure 2). On remarque, dans cette figure, que l'ouverture de l'oeil T1' à l'état haut et T2' à l'état bas est bien supérieure à celle obtenue avec le circuit de la figure 1 (voir figure 2). Ainsi, la limitation à une valeur prédéterminée de l'excursion en tension de la sortie OUT2 permet d'augmenter l'ouverture de l'oeil du circuit. On notera également que la gigue T'3 du circuit est également fortement atténuée par rapport au cas de la figure 2. L'invention permet de faire en sorte que, à chaque fin d'une durée de bit, la tension de sortie du circuit atteint une tension fixe, dans l'exemple de la figure 7 à environ 0,95 V dans le cas d'un état haut en entrée et à environ 0,25 V dans le cas d'un état bas en entrée du circuit. Ainsi, à chaque variation de l'entrée du circuit, le circuit part d'états similaires. L'excursion en tension de la sortie OUT2 est obtenue en jouant sur les valeurs V1 et V2 de référence des comparateurs 40 et 42. En modifiant ces valeurs, on peut donc obtenir des signaux asymétriques ou encore, dans le cas où les temps de commutation des transistors P1 et N1 sont différents, des signaux symétriques en jouant sur les valeurs de V1 et V2 pour atténuer les différences entre les temps de commutation des transistors P1 et N1.

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15 La figure 8 illustre une variante de réalisation dans laquelle les résistances variables R1 et R2 sont remplacées par un dispositif comprenant une ou plusieurs branches parallèles (deux branches sont représentées en figure 8) comprenant chacune une association d'une première résistance (R10, R11) et d'une seconde résistance (R20, R21), le point de connexion entre les première et deuxième résistances étant connecté à la sortie OUT2. Chacune des résistances du circuit de sortie est associée à un transistor MOS formant interrupteur (un transistor de type P, P10, P11, respectivement pour les premières résistances R10, R11, et un transistor de type N, N20, N21, respectivement pour les secondes résistances R20, R21) qui permet de fixer la résistance de sortie du circuit à une valeur prédéterminée, ou encore d'équilibrer le circuit dans le cas où les résistances à l'état passant des transistors P1 et N1 ne seraient pas égales. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que d'autres variantes connues dans le cas de buffers tels que celui de la figure 1 pourront également être appliquées au circuit de la figure 5.

Claims

REVENDICATIONS1. Circuit tampon comprenant une borne d'entrée (OUT1) adaptée à recevoir un signal d'entrée (V0UT1) et une borne de sortie (OUT2) adaptée à être connectée à une charge capacitive (Cl), comprenant : un circuit de sortie (32) comportant au moins un premier et un deuxième transistor MOS (P1, N1) et dont la sortie constitue ladite borne de sortie du circuit tampon, des moyens de commande (36, 38) desdits premier et deuxième transistors recevant le signal d'entrée, et des moyens de comparaison (34) de la tension sur la borne de sortie du circuit (VOUT2) à au moins une tension de seuil (V1, V2), lesdits moyens de comparaison étant connectés auxdits moyens de commande.
2. Circuit selon la revendication 1, dans lequel le 15 circuit de sortie comprend la connexion en série, entre deux bornes d'application d'une tension d'alimentation (VDD, VSS), du premier transistor MOS (P1), d'une première et d'une deuxième résistance de valeurs variables (R1, R2) et du deuxième transistor MOS (Ni), la sortie du circuit (OUT2) étant connectée 20 au point de connexion des première et deuxième résistances.
3. Circuit selon la revendication 1 ou 2, dans lequel les moyens de comparaison (34) comprennent un premier et un deuxième comparateur (40, 42) recevant chacun, sur une de leurs bornes d'entrée, le signal (VOUT2) de la sortie du circuit 25 (OUT2) et, sur une deuxième borne d'entrée, respectivement, une première et une deuxième tension de seuil (V1, V2).
4. Circuit selon la revendication 3, dans lequel les moyens de commande (30) comprennent un premier et un deuxième circuit de commande (PR1', PR2') dont la sortie est connectée, 30 respectivement, à la grille respective des premier et deuxième transistors MOS (P1, N1), et dont au moins une première entrée est connectée à la borne d'entrée du circuit (OUT1) et dont une deuxième entrée est connectée, respectivement, à la sortie du premier et du deuxième comparateur (40, 42). 10B10158 - 09-GR1-517 17
5. Circuit selon la revendication 4, dans lequel le premier circuit de commande (PR1') est prévu pour rendre le premier transistor MOS (P1) passant lorsque le signal sur la borne d'entrée (OUT1) est à un état haut et pour bloquer le premier transistor MOS lorsque la sortie du premier comparateur (40) est dans un état correspondant à une tension en sortie du circuit (VOUT2) supérieure à la première tension de seuil (V1).
6. Circuit selon la revendication 5, dans lequel le deuxième circuit de commande (PR2') est prévu pour rendre le deuxième transistor MOS (Ni) passant lorsque le signal sur la borne d'entrée (OUT1) est à un état bas et pour bloquer le deuxième transistor MOS lorsque la sortie du deuxième comparateur (42) est dans un état correspondant à une tension en sortie du circuit (VOUT2) inférieure à la deuxième tension de seuil (V2).
7. Circuit selon la revendication 6, dans lequel les première et deuxième tensions de seuil (V1, V2) sont égales.
8. Circuit selon l'une quelconque des revendications 1 à 7, comprenant en outre une seconde borne d'entrée, destinée à recevoir un signal d'activation du circuit (EN), connectée en entrée des premier et deuxième moyens de commande (PR1', PR2'), lesdits premier et deuxième moyens de commande étant prévus de façon à fonctionner normalement lorsque ledit signal d'activation est dans un premier état et à bloquer les premier et deuxième transistors (P1, N1) lorsque ledit signal d'activation est dans un second état.
9. Circuit selon l'une quelconque des revendications 1 à 8, dans lequel le signal d'entrée (VOUT1) sur la borne d'entrée (OUT1) a une fréquence de 530 MHz.